KR20110012465A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는, 경로 제어 신호에 응답하여 제 1 글로벌 데이터 버스와 제 1 글로벌 데이터 버스를 제 1 전송 라인과 제 2 전송 라인에 연결하는 경로 제어부, 상기 제 1 전송 라인과 제 1 데이터 패드 그룹 사이에 배치되는 제 1 데이터 버퍼 블록, 및 상기 제 2 전송 라인과 제 2 데이터 패드 그룹 사이에 배치되는 제 2 데이터 버퍼 블록을 포함한다.
반도체 메모리 장치, 데이터 버스, 데이터 패드

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 입출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수 개의 입출력 패드와 그에 각각 연결되는 복수 개의 데이터 버퍼를 구비한다. 반도체 메모리 장치의 데이터 출력 동작은 내부의 코어 회로(Core Circuit) 영역으로부터 복수 개의 글로벌 데이터 버스를 통해 독출되는 데이터들을 상기 데이터 버퍼를 이용하여 버퍼링하고, 이들을 각각의 입출력 패드를 통해 외부의 메모리 제어 장치에 전송함에 의해 수행되며, 반도체 메모리 장치의 데이터 입력 동작은 이와 반대의 형태로 구현된다.
일반적으로 반도체 메모리 장치의 입출력 모드는 외부의 메모리 제어 장치에 접속되는 입출력 핀의 수에 따라 X8 입출력 모드, X16 입출력 모드 및 X32 입출력 모드로 구성될 수 있다. 이러한 입출력 모드에 따라 반도체 메모리 장치는 한 번에 처리할 수 있는 데이터 대역폭(Data Bandwidth)이 결정된다.
도 1은 종래의 반도체 메모리 장치의 데이터 입출력 회로의 개략적인 구성도 이다.
도시한 바와 같이, 반도체 메모리 장치는 데이터 버퍼 블록(1)을 포함하는데, 상기 데이터 버퍼 블록(1)은 복수 개(여기에서는 32개, 미도시)의 개별 데이터 버퍼를 포함하는 구성이다. 상기 데이터 버퍼 블록(1)은 내부적으로 제 1 내지 제 32 글로벌 라인(GIO1 ~ GIO32)에 접속되며, 외부적으로 제 1 내지 제 32 데이터 패드(P1 ~ P32)에 접속된다.
즉, 각각의 데이터 버퍼는 하나의 글로벌 라인과 하나의 데이터 패드에 접속되는 형태로 구비되며, 따라서 각각의 글로벌 라인(GIO1 ~ GIO32)과 각각의 데이터 패드(P1 ~ P32)는 일대일 대응된다.
이와 같은 반도체 메모리 장치가 X32 입출력 모드로 동작하게 되면, 각 글로벌 라인(GIO1 ~ GIO32)을 통해 전송되는 데이터가 버퍼링 된 후 각 데이터 패드(P1 ~ P32)를 통해 출력된다. 그러나, 상기 반도체 메모리 장치가 X16 입출력 모드로 동작하게 되면, 상기 제 1 내지 제 32 글로벌 라인(GIO1 ~ GIO32) 중 제 9 내지 제 24 글로벌 라인(GIO9 ~ GIO24)만이 활성화되며, 이에 따라 상기 제 1 내지 제 32 데이터 패드(P1 ~ P32) 중 제 9 내지 제 24 데이터 패드(P9 ~ P24)만이 활성화되어 유효 데이터를 출력하고, 제 1 내지 제 8 데이터 패드(P1 ~ P8)와 제 25 내지 제 32 데이터 패드(P25 ~ P32)는 비활성화된다. X8 입출력 모드에서도 마찬가지로 기 설정된 8개의 데이터 패드만을 통해서 데이터가 출력되고, 나머지의 데이터 패드는 비활성화되도록 제어된다.
이처럼, 종래의 반도체 메모리 장치에서는, 각 입출력 모드에 따라 활성화되는 데이터 패드들이 정해져 있었고, 반도체 메모리 장치는 이러한 데이터 패드들을 통해 외부의 메모리 제어 장치와 데이터 입출력 동작을 수행하였다. 그러나, 이와 같이 X16 입출력 모드 또는 X8 입출력 모드에서 특정한 데이터 패드들만이 활성화되는 구조에서는, 반도체 메모리 장치와 메모리 제어 장치의 배치에 있어서 공간 효율이 저하된다는 문제점이 발생한다. 예를 들어, 반도체 메모리 장치의 활성화되는 데이터 패드들과 메모리 제어 장치의 거리가 먼 경우에는 데이터 전송 라인의 길이가 길어질 수 밖에 없는데, 실질적으로 배치 구조를 변경하여 이러한 길이를 짧게 하는 것은 용이하지 않다. 이처럼, 종래의 반도체 메모리 장치는 각 입출력 모드에 따라 활성화되는 데이터 패드들이 정해져 있었으며, 이에 따라 메모리 제어 장치와의 효율적인 배치를 구현하는 데에 어려움이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 외부의 메모리 제어 장치와의 효율적인 배치 구조를 가능하게 하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 경로 제어 신호에 응답하여 제 1 글로벌 데이터 버스와 제 1 글로벌 데이터 버스를 제 1 전송 라인과 제 2 전송 라인에 연결하는 경로 제어부; 상기 제 1 전송 라인과 제 1 데이터 패드 그룹 사이에 배치되는 제 1 데이터 버퍼 블록; 및 상기 제 2 전송 라인과 제 2 데이터 패드 그룹 사이에 배치되는 제 2 데이터 버퍼 블록;을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제 1 전송 라인으로부터 전달되는 복수의 데이터를 버퍼링하여 각각의 데이터 패드를 통해 출력하는 제 1 데이터 버퍼 블록; 제 2 전송 라인으로부터 전달되는 복수의 데이터를 버퍼링하여 각각의 데이터 패드를 통해 출력하는 제 2 데이터 버퍼 블록; 및 경로 제어 신호에 응답하여 복수의 글로벌 데이터를 상기 제 1 전송 라인 또는 상기 제 2 전송 라인에 선택적으로 전달하는 경로 제어부;를 포함한다.
본 발명의 반도체 메모리 장치는, 일부의 데이터 패드들만 활성화되는 입출 력 모드시, 외부의 메모리 제어 장치와 가까운 거리의 데이터 패드들을 활성화시킬 수 있도록 함으로써, 반도체 메모리 장치를 효율적으로 배치 가능하게 하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입출력 회로의 개략적인 구성도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입출력 회로는, 제 1 경로 제어 신호(PCTRL1)에 응답하여, 제 1 글로벌 데이터 버스(GDB1)와 제 2 글로벌 데이터 버스(GDB2)의 제 1 전송 라인(TL1) 및 제 2 전송 라인(TL2)과의 연결 상태를 제어하는 제 1 경로 제어부(10); 상기 제 1 전송 라인(TL1)과 제 1 데이터 패드 그룹(P1 ~ P8) 사이에 배치되는 제 1 데이터 버퍼 블록(20); 상기 제 2 전송 라인(TL2)과 제 2 데이터 패드 그룹(P9 ~ P16) 사이에 배치되는 제 2 데이터 버퍼 블록(30); 제 2 경로 제어 신호(PCTRL2)에 응답하여, 제 3 글로벌 데이터 버스(GDB3)와 제 4 글로벌 데이터 버스(GDB4)의 제 3 전송 라인(TL3) 및 제 4 전송 라인(TL4)과의 연결 상태를 제어하는 제 2 경로 제어부(40); 상기 제 3 전송 라인(TL3)과 제 3 데이터 패드 그룹(P17 ~ P24) 사이에 배치되는 제 3 데이터 버퍼 블록(50); 및 상기 제 4 전송 라인(TL4)과 제 4 데이터 패드 그룹(P25 ~ P32) 사이에 배치되는 제 4 데이터 버퍼 블록(60);을 포함한다.
여기에서, 상기 제 1 내지 제 4 글로벌 데이터 버스(GDB1 ~ GDB4)는 각각 복수 개(여기에서는 8개)의 글로벌 라인을 포함하는, 신호 라인들의 집합으로서 명명된 것이다. 마찬가지로, 상기 제 1 내지 제 4 전송 라인(TL1 ~ TL4) 또한 각각 복수 개(여기에서는 8개)의 라인을 포함한다. 상기 제 1 내지 제 4 글로벌 데이터 버스(GDB1 ~ GDB4)는 각각 제 1 내지 제 4 글로벌 데이터(GDATA1 ~ GDATA4)를 전송하는데, 여기에서 각각의 글로벌 데이터(GDATA1 ~ GDATA4)는 복수 개(여기에서는 8개)의 데이터를 포함한다.
상기 제 1 경로 제어부(10)는 상기 제 1 경로 제어 신호(PCTRL1)가 제 1 상태이면(예를 들어, 전위 레벨이 하이 레벨(High Level)이면), 상기 제 1 글로벌 데이터 버스(GDB1)를 상기 제 1 전송 라인(TL1)에 연결하고 상기 제 2 글로벌 데이터 버스(GDB2)를 상기 제 2 전송 라인(TL2)에 연결한다. 반대로, 상기 제 1 경로 제어부(10)는 상기 제 1 경로 제어 신호(PCTRL1)가 제 2 상태이면(예를 들어, 전위 레벨이 로우 레벨(Low Level)이면), 상기 제 1 글로벌 데이터 버스(GDB1)를 상기 제 2 전송 라인(TL2)에 연결하고 상기 제 2 글로벌 데이터 버스(GDB2)를 상기 제 1 전송 라인(TL1)에 연결한다.
상기 반도체 메모리 장치는 입출력 모드에 따라 상기 제 1 글로벌 데이터 버스(GDB1)와 상기 제 2 글로벌 데이터 버스(GDB2) 중 어느 하나만 활성화될 수 있다. 이처럼 어느 하나의 글로벌 데이터 버스만이 활성화되는 데이터 출력 동작의 경우, 상기 제 1 경로 제어부(10)는 상기 제 1 경로 제어 신호(PCTRL1)에 응답하여 활성화된 글로벌 데이터 버스(GDB1 또는 GDB2)를 통해 전달되는 글로벌 데이 터(GDATA1 또는 GDATA2)를 상기 제 1 전송 라인(TL1) 또는 상기 제 2 전송 라인(TL2)에 선택적으로 전달할 수 있다.
상기 제 2 경로 제어부(40)의 구성 및 동작은 상기 제 1 경로 제어부(10)의 구성 및 동작과 유사하며, 상기 제 2 경로 제어 신호(PCTRL2)에 응답하여, 상기 제 3 글로벌 데이터 버스(GDB3)와 상기 제 4 글로벌 데이터 버스(GDB4)의 상기 제 3 전송 라인(TL3) 및 상기 제 4 전송 라인(TL4)과의 연결 상태를 제어한다.
한편, 상기 제 1 내지 제 4 데이터 버퍼 블록(20, 30, 50, 60)은 각각 복수 개(여기에서는 8개, 미도시)의 데이터 버퍼를 포함하는 구성이다. 각각의 데이터 버퍼는 입력 데이터 또는 출력 데이터를 버퍼링하는 기능을 수행한다.
데이터 출력 동작시, 상기 제 1 데이터 버퍼 블록(20)은 상기 제 1 전송 라인(TL1)으로부터 전달되는 복수의 데이터를 버퍼링하여 각각의 데이터를 상기 제 1 데이터 패드 그룹(P1 ~ P8)의 각 패드를 통해 출력하는 기능을 수행한다. 상기 제 2 내지 제 4 데이터 버퍼 블록(30, 50, 60) 또한 상기 제 1 데이터 버퍼 블록(20)과 같은 기능을 수행한다.
이와 같은 구성에 의해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 X32 입출력 모드에서는 상기 제 1 내지 제 4 글로벌 데이터 버스(GDB1 ~ GDB4) 내의 각 라인들과 상기 제 1 내지 제 4 데이터 패드 그룹(P1 ~ P32) 내의 각 패드들을 일대일 대응시켜 데이터 입출력 동작을 수행할 수 있다. 그리고, X16 입출력 모드와 X8 입출력 모드와 같이 일부의 글로벌 데이터 버스와 일부의 데이터 패드 그룹만이 활성화되는 동작 모드에서는 활성화되는 데이터 패드 그룹을 선택할 수 있 다. 예를 들어, X16 입출력 모드시 상기 제 1 경로 제어 신호(PCTRL1)와 상기 제 2 경로 제어 신호(PCTRL2)의 제어에 따라, 상기 제 1 데이터 패드 그룹(P1 ~ P8)과 상기 제 4 데이터 패드 그룹(P25 ~ P32)이 활성화되게 할 수도 있고, 상기 제 2 데이터 패드 그룹(P9 ~ P16)과 상기 제 3 데이터 패드 그룹(P17 ~ P24)이 활성화되게 할 수도 있다. 이에 따라, 외부의 메모리 제어 장치와 가까운 거리의 데이터 패드들을 활성화시키는 것이 가능하게 되며, 결과적으로 반도체 메모리 장치를 효율적으로 배치할 수 있다는 이점을 획득할 수 있다.
참고로, 상기 제 1 경로 제어 신호(PCTRL1)와 상기 제 2 경로 제어 신호(PCTRL2)는 테스트 신호와 같이 외부로부터 입력되는 신호에 의해 구현될 수 있다. 또한, 이 신호들은 퓨즈 옵션(Fuse Option)을 이용함에 의해 구현될 수 있다. 즉, 상기 제 1 경로 제어 신호(PCTRL1)와 상기 제 2 경로 제어 신호(PCTRL2)는 설계자가 설정하고자 하는 데이터 입출력 경로에 따라 각각의 전위 레벨이 제어된다.
도 3은 도 2에 도시한 제 1 경로 제어부의 구성도로서, 설명의 편의상 일부의 구성만을 간략하게 나타낸 것이다.
도 3을 참조하면, 상기 제 1 글로벌 데이터 버스(GDB1)를 통해 전송되는 하나의 글로벌 데이터(GDATA1-1)와 상기 제 2 글로벌 데이터 버스(GDB2)를 통해 전송되는 하나의 글로벌 데이터(GDATA2-1)가 상기 제 1 경로 제어부(10)를 통해 상기 제 1 전송 라인(TL1)에 포함되는 하나의 라인(TL1-1)과 상기 제 2 전송 라인(TL2-1)에 어떻게 전달되는지를 살펴볼 수 있다. 상기 제 1 경로 제어부(10)는, 도시한 바와 같이, 제 1 내지 제 5 인버터(IV1 ~ IV5)와 제 1 내지 제 4 제어 인버터 (CIV1 ~ CIV4)를 포함하여, 상기 제 1 경로 제어 신호(PCTRL1)에 의해 제어되는 스위칭 회로의 구조로 구성된다.
이와 같은 구성에서, 상기 제 1 경로 제어 신호(PCTRL1)의 전위가 하이 레벨이면, 제 1-1 글로벌 데이터(GDATA1-1)는 제 1-1 전송 라인(TL1-1)에 전달되고, 제 2-1 글로벌 데이터(GDATA2-1)는 제 2-1 전송 라인(TL2-1)에 전달된다. 반대로, 상기 제 1 경로 제어 신호(PCTRL1)의 전위가 로우 레벨이면, 상기 제 1-1 글로벌 데이터(GDATA1-1)는 상기 제 2-1 전송 라인(TL2-1)에 전달되고, 상기 제 2-1 글로벌 데이터(GDATA2-1)는 상기 제 1-1 전송 라인(TL1-1)에 전달된다.
이처럼, 상기 제 1 경로 제어부(10)는 상기 제 1 경로 제어 신호(PCTRL1)에 응답하여 글로벌 데이터의 전송 라인을 결정할 수 있다. 여기에서는, 상기 제 1 경로 제어부(10)가 상기 제 1-1 글로벌 데이터(GDATA1-1)와 상기 제 2-1 글로벌 데이터(GDATA2-1)의 경로를 제어하는 것만을 예로써 나타내었지만, 점선으로 표현한 부분에 이와 같은 구성이 더 많이 구비된다는 것은 용이하게 이해 가능한 사항이다. 또한, 도시하지는 않았지만, 상기 제 2 경로 제어부(40)의 동작도 상기 제 1 경로 제어부(10)의 동작을 통해 용이하게 이해 가능할 것이다.
도 4는 도 2에 도시한 반도체 메모리 장치의 배치를 나타낸 일 예시도이다.
도 4에는, 두 개의 반도체 메모리 장치(100, 200)를 병치하여 하나의 반도체 메모리 장치로서 사용하는 경우, 상기 두 개의 반도체 메모리 장치(100, 200)와 메모리 제어 장치(300)와의 연결 관계를 나타내었다. 상기 두 개의 반도체 메모리 장치(100, 200)는 각각 제 1 내지 제 4 데이터 패드 그룹(PG1-1 ~ PG1-4, PG2-1 ~ PG2-4)을 포함하며, 이를 통해 상기 메모리 제어 장치(300)와 접속된다.
종래에는 X16 입출력 모드인 경우, 상기 반도체 메모리 장치들(100, 200)의 제 2 및 제 3 데이터 패드 그룹(PG1-2, PG1-3, PG2-2, PG2-3)만 활성화될 수 있었다. 따라서, 상기 반도체 메모리 장치들(100, 200)과 상기 메모리 제어 장치(300)를 접속하는 데에 있어, 신호 라인의 효율적인 배치가 용이하지 않았다. 그러나, 본 발명의 구현으로 인해, 하나의 반도체 메모리 장치(100)는 제 1 및 제 4 데이터 패드 그룹(PG1-1, PG1-4)을 활성화시키고, 다른 하나의 반도체 메모리 장치(200)는 제 2 및 제 3 데이터 패드 그룹(PG2-2, PG2-3)을 활성화시키는 것이 가능하게 되며, 이에 따라 외부의 메모리 제어 장치(300)와의 신호 라인을 보다 효율적으로 배치할 수 있게 된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는 일부의 데이터 패드만이 활성화되는 입출력 모드에서, 외부의 메모리 제어 장치와의 배치에 따라 데이터의 출력 경로를 선택할 수 있다. 이에 따라, 외부의 메모리 제어 장치와 가까운 거리의 데이터 패드들을 활성화시키는 것이 가능하게 되며, 결과적으로 반도체 메모리 장치 및 그 신호 라인들을 효율적으로 배치할 수 있게 되어, 공간 효율을 향상시킬 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 데이터 입출력 회로의 개략적인 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입출력 회로의 개략적인 구성도,
도 3은 도 2에 도시한 제 1 경로 제어부의 구성도,
도 4는 도 2에 도시한 반도체 메모리 장치의 배치를 나타낸 일 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제 1 경로 제어부 20 : 제 1 데이터 버퍼 블록
30 : 제 2 데이터 버퍼 블록

Claims (5)

  1. 경로 제어 신호에 응답하여 제 1 글로벌 데이터 버스와 제 1 글로벌 데이터 버스를 제 1 전송 라인과 제 2 전송 라인에 연결하는 경로 제어부;
    상기 제 1 전송 라인과 제 1 데이터 패드 그룹 사이에 배치되는 제 1 데이터 버퍼 블록; 및
    상기 제 2 전송 라인과 제 2 데이터 패드 그룹 사이에 배치되는 제 2 데이터 버퍼 블록;
    을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 경로 제어부는, 상기 경로 제어 신호가 제 1 상태이면, 상기 제 1 글로벌 데이터 버스를 상기 제 1 전송 라인에 연결하고, 상기 제 2 글로벌 데이터 버스를 상기 제 2 전송 라인에 연결하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 경로 제어부는, 상기 경로 제어 신호가 제 2 상태이면, 상기 제 1 글로벌 데이터 버스를 상기 제 2 전송 라인에 연결하고, 상기 제 1 글로벌 데이터 버스를 상기 제 1 전송 라인에 연결하도록 구성됨을 특징으로 하는 반도체 메모리 장 치.
  4. 제 1 전송 라인으로부터 전달되는 복수의 데이터를 버퍼링하여 각각의 데이터 패드를 통해 출력하는 제 1 데이터 버퍼 블록;
    제 2 전송 라인으로부터 전달되는 복수의 데이터를 버퍼링하여 각각의 데이터 패드를 통해 출력하는 제 2 데이터 버퍼 블록; 및
    경로 제어 신호에 응답하여 복수의 글로벌 데이터를 상기 제 1 전송 라인 또는 상기 제 2 전송 라인에 선택적으로 전달하는 경로 제어부;
    를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 데이터 버퍼 블록과 상기 제 2 데이터 버퍼 블록 중 상기 경로 제어부로부터 데이터를 전달 받는 데이터 버퍼 블록은 외부의 메모리 제어 장치와 접속되고, 상기 경로 제어부로부터 데이터를 전달 받지 않는 데이터 버퍼 블록은 상기 외부의 메모리 제어 장치와의 접속이 차단되는 것을 특징으로 하는 반도체 메모리 장치.
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