JP2008181182A

JP2008181182A - 同期シリアルバスシステムおよびその二次局制御方法

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Publication number: JP2008181182A
Application number: JP2007012371A
Authority: JP
Inventors: Takeshi Arie; 健有江
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2007-01-23
Filing date: 2007-01-23
Publication date: 2008-08-07

Abstract

【課題】通信用スレーブＩＣにて接続されている周辺回路を直接制御できるようにすることにより、必要最小限の部品で様々な形態の二次局を構成することができる同期シリアルバスシステムを提供する。
【解決手段】通信用スレーブＩＣ１は、様々な周辺回路を直接制御するための複数のインターフェース回路１０、１１、１ｎと、動作モードを設定する動作モード設定入力により、動作モードを設定し、複数のインターフェース回路１０、１１、１ｎに対する動作の有効・無効を設定する動作判別回路７を備え、動作モードの設定により、第二送受信メモリ２のメモリマップを有効となっているインターフェース回路１０、１１、１ｎに最適になるようにマッピングし、通信用スレーブＩＣ１と接続されている周辺回路に直接アクセスする。
【選択図】図１

Description

本発明は、本発明は一次局と複数の二次局との間で、所定のフレームフォーマットを用いて一定周期の通信を行う同期シリアルバスシステムおよびその二次局制御方法に関する。

従来の一次局と複数の二次局の間で伝送路を用いて通信を行う同期シリアルバスシステムは、一次局側にメイン演算部であるマスタＣＰＵと、マスタＣＰＵデータバス上に接続された通信用マスタＩＣを持ち、二次局側に通信用スレーブＩＣと、一次局より受信したデータの演算処理を行うと共に、一次局に対して送信するデータの処理を行うためのスレーブＣＰＵを持ち、一次局と複数の二次局を接続される伝送ラインにて構成されている。（例えば、特許文献１参照）
図１１は従来の同期シリアルバスシステムの構成を示すブロック図である。図１１において、１００は一次局の上位コントローラであり、１０１、１０２、１０ｎは複数の二次局の下位コントローラ、１１１、１１２、１１ｎはこれらの局を接続する伝送路である。この構成で一次局１００が二次局１０１、１０２、１０ｎに対して指令データを送信すると、各二次局１０１、１０２、１０ｎが応答データを一次局１００に対して応答データを出力する。
図１２は従来の一次局の構成を示すブロック図である。図１２において、５１は送受信データの演算を行い通信を制御するマスタＣＰＵ、２５はデータバス、２１は通信用マスタＩＣであり、指令データと応答データを格納するための送受信メモリ２２、送受信メモリ２２から指令データと応答データを読み出したり書き込んだりするＤＭＡ制御回路２３、マスタＣＰＵ５１からのバス制御信号を受け送受信メモリ２２に対してデータのリード、ライトを行うためＣＰＵバスインターフェース２４、データ送信回路３１、３２、３ｎ、データ受信回路４１、４２、４ｎにより構成されている。
マスタＣＰＵ５１から送受信メモリ２２に書き込まれた指令データは、ＤＭＡ制御回路２３によりデータ送信回路３１、３２、３ｎに転送され、複数の二次局に対してデータの送信が行われる。また、複数の二次局より送信される応答データはデータ受信回路４１、４２、４ｎにて受信処理を行い、ＤＭＡ制御回路２３によりデータ受信回路４１、４２、４ｎから送受信メモリ２２に転送される。

図１３は従来の二次局の構成を示すブロック図である。図１３において、５２は一次局１００より送信された指令データの処理を行いデータバス２６上に接続された周辺回路５３の制御を行うスレーブＣＰＵ、１ａは通信用スレーブＩＣであり、指令データと応答データを格納するための送受信メモリ２、送受信メモリ２から指令データと応答データを読み出したり書き込んだりするＤＭＡ制御回路３、スレーブＣＰＵ５２からのバス制御信号を受け送受信メモリ２に対してデータのリード、ライトを行うためＣＰＵバスインターフェース６、データ送信回路４、データ受信回路５により構成されている。一次局１００より送信された指令データは、データ受信回路５にて受信処理を行い、ＤＭＡ制御回路３によりデータ受信回路５から送受信メモリ２に転送される。スレーブＣＰＵ５２は、ＣＰＵバスインターフェース６を介して送受信メモリ２に転送された指令データを読み出し周辺回路５３に対して処理を行い、また、一次局１００に対する応答データを送受信メモリ２に書き込む。
スレーブＣＰＵ５２から送受信メモリ２に書き込まれた応答データは、ＤＭＡ制御回路３によりデータ送信回路４に転送され一次局１００に対して応答データの送信を行う。
このように、従来の一次局と複数の二次局の間で伝送路を用いて通信を行う同期シリアルバスシステムでは、一次局より送信された指令データを二次局側に実装されたスレーブＣＰＵにて演算処理を行ったのち周辺回路に対する処理を行い、また、スレーブＣＰＵで演算処理を行った送信データを一次局に対する応答データとして送信するのである。
特開２００５−５１７００号公報（図３）

従来のシリアルバスシステムでは、一次局より送信された指令データに基づき二次局に実装された周辺回路に対する制御を行い、また、一次局に対する応答データの処理を行い一次局に対してデータの送信するためのスレーブＣＰＵが必ず必要となるため、部品点数が増え、機器の小型化が困難であるという問題があった。
本発明はこのような問題に鑑みてなされたものであり、通信用スレーブＩＣにて接続されている周辺回路を直接制御できるようにすることにより、必要最小限の部品で様々な形態の二次局を構成することができる同期シリアルバスシステムを提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、一次局と複数の二次局間とが複数の通信路で接続され、前記一次局は、前記複数の二次局に対し指令データを送信する複数の第一データ送信回路と、前記複数の二次局より送信される応答データを受信する複数の第一データ受信回路と、前記指令データと前記応答データを格納する第一送受信メモリと、前記第一送受信メモリに書き込まれた前記指令データと前記応答データを読み出したり書き込んだりする第一ＤＭＡ制御回路とを有する通信用マスタＩＣと、演算処理を行いシステム全体の制御を行うためのマスタＣＰＵとを有し、前記二次局は、前記一次局からの指令データを受信するための第二データ受信回路と、前記一次局に対して応答データを送信するための第二データ送信回路と、前記指令データと前記応答データを格納する第二送受信メモリと、前記第二送受信メモリに書き込まれた指令データと応答データを読み出したり書き込んだりする第二ＤＭＡ制御回路とを有する通信用スレーブＩＣと、前記通信用スレーブＩＣに接続された周辺回路とを有し、前記一次局から複数の二次局に対してシリアルクロックと該シリアルクロックに同期して前記指令データを送信し、前記複数の二次局から一次局に対して前記シリアルクロックに同期して前記応答データを送信する同期シリアルバスシステムにおいて、前記通信用スレーブＩＣは、様々な周辺回路を直接制御するための複数のインターフェース回路と、前記インターフェース回路の動作モードを設定する動作モード設定入力により、動作モードを設定し、前記複数のインターフェース回路に対する動作の有効・無効を設定する動作判別回路を備え、前記動作モードの設定により、前記第二送受信メモリのメモリマップを有効となっているインターフェース回路に最適になるようにマッピングし、前記通信用スレーブＩＣと接続されている周辺回路に直接アクセスすることを特徴とするものである。
請求項２に記載の発明は、請求項１記載の同期シリアルバスシステムにおいて、前記動作モードは第一、第二、第三の動作モードの３種類であることを特徴とするものである。
請求項３に記載の発明は、請求項１記載の同期シリアルバスシステムにおいて、前記動作モードが第一の動作モードのときには、前記二次局の周辺回路としてＣＰＵを接続し、前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路からの制御信号を受け前記第二送受信メモリに対してデータの読み書きを行う回路を備え、前記インターフェース回路により、制御データのみで前記周辺回路に対してアクセスすることを特徴とするものである。
請求項４に記載の発明は、請求項１記載の同期シリアルバスシステムにおいて、前記動作モードが第二の動作モードのときには、前記二次局の周辺回路としてバスインターフェースを持つデバイスを接続し、前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、リード信号、ライト信号を生成する回路を備え、前記インターフェース回路により、制御アドレスと制御データの対で前記周辺回路に対してアクセスすることを特徴とするものである。
請求項５に記載の発明は、請求項１記載の同期シリアルバスシステムにおいて、前記動作モードが第三の動作モードのときには、前記二次局の周辺回路としてシリアルインターフェースを持つデバイスを接続し、前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、シリアルクロック、シリアルデータを送受信するための回路を備え、前記インターフェース回路により、シリアルインターフェース設定データおよびシリアル送信データにより周辺回路に対してアクセスを行うことを特徴とするものである。
請求項６に記載の発明は、請求項１記載の同期シリアルバスシステムにおいて、前記一次局が複数の二次局に対して送信する指令データに前記通信用スレーブＩＣの動作モード設定入力の設定を読み出すための動作モード読み出し信号を出力し、前記通信用スレーブＩＣは、前記動作モード読み出し信号を受信したときは、全てのインターフェース回路を無効とし、前記一次局に対して動作モード設定入力の設定を応答データとして送信することを特徴とするものである。

請求項７に記載の発明は、一次局と複数の二次局間とが複数の通信路で接続され、前記一次局は、前記複数の二次局に対し指令データを送信する複数の第一データ送信回路と、前記複数の二次局より送信される応答データを受信する複数の第一データ受信回路と、前記指令データと前記応答データを格納する第一送受信メモリと、前記第一送受信メモリに書き込まれた前記指令データと前記応答データを読み出したり書き込んだりする第一ＤＭＡ制御回路とを有する通信用マスタＩＣと、演算処理を行いシステム全体の制御を行うためのマスタＣＰＵとを有し、前記二次局は、前記一次局からの指令データを受信するための第二データ受信回路と、前記一次局に対して応答データを送信するための第二データ送信回路と、前記指令データと前記応答データを格納する第二送受信メモリと、前記第二送受信メモリに書き込まれた指令データと応答データを読み出したり書き込んだりする第二ＤＭＡ制御回路とを有する通信用スレーブＩＣと、前記通信用スレーブＩＣに接続された周辺回路とを有し、前記一次局から複数の二次局に対してシリアルクロックと該シリアルクロックに同期して前記指令データを送信し、前記複数の二次局から一次局に対して前記シリアルクロックに同期して前記応答データを送信する同期シリアルバスシステムの二次局制御方法において、前記通信用スレーブＩＣは、様々な周辺回路を直接制御するための複数のインターフェース回路を切り替えるため動作モードを設定し、前記複数のインターフェース回路の有効・無効を設定し、前記動作モードの設定により、前記第二送受信メモリのメモリマップを有効となっているインターフェース回路に最適になるようにマッピングし、前記通信用スレーブＩＣにて接続されている周辺回路に直接アクセスすることを特徴とするものである。
請求項８に記載の発明は、請求項７記載の二次局制御方法において、前記動作モードは第一、第二、第三の動作モードの３種類であることを特徴とするものである。
請求項９に記載の発明は、請求項７記載の二次局制御方法において、前記動作モードが第一の動作モードのときには、前記二次局の周辺回路としてＣＰＵを接続し、前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路からの制御信号を受け前記第二送受信メモリに対してデータの読み書きを行い、制御データのみで前記周辺回路に対してアクセスすることを特徴とするものである。
請求項１０に記載の発明は、請求項７記載の二次局制御方法において、前記動作モードが第二の動作モードのときには、前記二次局の周辺回路としてバスインターフェースを持つデバイスを接続し、前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、リード信号、ライト信号を生成し、制御アドレスと制御データの対で前記周辺回路に対してアクセスすることを特徴とするものである。
請求項１１に記載の発明は、請求項７記載の二次局制御方法において、前記動作モードが第三の動作モードのときには、前記二次局の周辺回路としてシリアルインターフェースを持つデバイスを接続し、前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、シリアルクロック、シリアルデータを送受信し、シリアルインターフェース設定データおよびシリアル送信データにより周辺回路に対してアクセスを行うことを特徴とするものである。
請求項１２に記載の発明は、請求項７記載の二次局制御方法において、前記一次局が複数の二次局に対して送信する指令データに前記通信用スレーブＩＣの動作モード設定入力の設定を読み出すための動作モード読み出し信号を出力し、前記通信用スレーブＩＣは、前記動作モード読み出し信号を受信したときは、全てのインターフェース回路を無効とし、前記一次局に対して動作モード設定入力の設定を応答データとして送信することを特徴とするものである。

請求項１、２、７、８に記載の発明によると、二次局の周辺回路の構成により有効とするインターフェース回路を切り替えるとともに、送受信メモリを有効となっているインターフェース回路毎に最適なマッピングとすることにより、スレーブＩＣに接続されている周辺回路を直接制御することができ、必要最小限の部品で様々な形態の二次局を構成することができる。
請求項３、９に記載の発明によると、二次局の周辺回路としてＣＰＵを接続することができる。
請求項４、１０に記載の発明によると、二次局の周辺回路としてバスインターフェースを持つデバイスを接続することができる。
請求項５、１１に記載の発明によると、二次局の周辺回路としてシリアルインターフェースを持つデバイスを接続することができる。
請求項６、１２に記載の発明によると、システムの起動時等、一次局に接続されている二次局の動作モードが不明である場合に、誤った送受信メモリの内容で二次局の周辺回路に対し動作を行うことを防ぐことができる。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の通信用スレーブＩＣの構成を示すブロック図である。
図１において、送受信メモリ２、ＤＭＡ制御回路３、データ送信回路４、データ受信回路５は従来技術の図１２と同一であるので、ここでは説明を省略する。１０、１１、１ｎは様々な周辺回路を制御するためのインターフェース回路、７は動作判別回路であり、通信用スレーブＩＣ１の動作モードを設定する動作モード設定入力の状態を判別し、動作モードを設定し、使用するインターフェース回路１０、１１、１ｎを有効とするインターフェース回路有効信号１、２、ｎを出力する。インターフェース回路１０、１１、１ｎは動作判別回路７より出力されるインターフェース回路有効信号１、２、ｎがイネーブルとなっている場合のみ動作を行う。
動作モード設定入力は二次局を構成する周辺機器ごとに変更する入力信号であり、通信用スレーブＩＣの外部でＨｉｇｈレベルもしくはＬｏｗレベルに固定され、動作中には設定値は変更されない。
ここで、インターフェース回路１０が有効な場合を第一の動作モード、インターフェース回路１１が有効な場合を第二の動作モード、インターフェース回路１ｎが有効な場合を第三の動作モードとする。
また、ここでは第一の動作モードの場合は周辺機器としてＣＰＵを接続し、第二の動作モードの場合は周辺機器としてバスインターフェースを持つデバイスを接続し、第三の動作モードの場合は周辺機器としてシリアルインターフェースを持つデバイスを接続するものとするが、ある動作モードのときにどういう周辺機器を接続するかは、インターフェース回路１０、１１、１ｎの内容をどう設定するかにより、任意に変更が可能である。
一次局１００より送信された指令データは、データ受信回路５にて受信処理を行い、ＤＭＡ制御回路３によりデータ受信回路５から送受信メモリ２に転送される。このとき、インターフェース回路有効信号１、２、ｎにて有効となっているインターフェース回路１０、１１、１ｎが送受信メモリ２に転送された指令データに従い周辺回路に対して処理を行う。また、一次局１００に対する応答データを送受信メモリ２に書き込む。有効となっているインターフェース回路１０、１１、１ｎから送受信メモリ２に書き込まれた応答データは、ＤＭＡ制御回路３によりデータ送信回路４に転送され一次局１００に対して応答データとして送信される。

次に、動作モードによる送受信メモリ２のマッピングについて説明する。
図２は、通信用スレーブＩＣ１の各動作モード設定時の送受信メモリ２のメモリマップである。第一の動作モード設定時には周辺回路としてＣＰＵを接続するため、制御データのみにより構成される。第二の動作モード設定時には周辺回路としてバスインターフェースを持つデバイスを接続するため、制御アドレスと制御データの対で構成される。第三の動作モード設定時には周辺回路としてシリアルインターフェースを持つデバイスを接続するため、シリアルインターフェースの設定データとシリアル送信データにより構成される。
このように、動作モードごとに送受信メモリのマップを変更することにより、通信用スレーブＩＣ１にて周辺回路に直接アクセスすることが可能となり、必要最小限の部品により二次局を構成することができる。
なお、送受信メモリ２のマッピングは、電源投入時に動作モード設定入力の値を読み込んで行う。
本発明が、特許文献１と異なる部分は、通信用スレーブＩＣ１に様々な周辺回路を制御するためのインターフェース回路１０、１１、１ｎと動作判別回路７とを備えた部分と、通信用スレーブＩＣ１の動作モード毎に送受信メモリ２のメモリマップを変更する部分である。

次に第一の動作モードとして、周辺機器としてＣＰＵを接続する場合の説明をする。
図３は第一の動作モードの二次局の構成を示すブロック図であり、通信用スレーブＩＣ１とスレーブＣＰＵ５２はアドレスバス２００、データバス２０１、チップセレクト信号、ライト信号、リード信号にて接続されている。
図４は第一の動作モードのインターフェース回路１０の構成を示すブロック図である。図４において、２１０はアクセス制御回路であり、ライトアクセス時にはスレーブＣＰＵ５２から入力されたアドレスバス２００、チップセレクト信号、ライト信号により送受信メモリライトパルスの生成を行うとともに、データバス２０１から入力されたライトデータを出力し、一次局１００への応答データとして送受信メモリ２に書き込みを行う。また、リードアクセス時には、リードデータセレクタ２１２にて一次局１００より受信し送受信メモリ２に格納された制御データ０、１、ｎをリードデータとしてデータバス２０１に出力する。

次に第二の動作モードとして、周辺機器にバスインターフェースを持つデバイスを接続する場合の説明をする。
図５は第二の動作モードの二次局の構成を示すブロック図であり、通信用スレーブＩＣ１と周辺回路５３はアドレスバス２００、データバス２０１、チップセレクト信号２０２、ライト信号２０３、リード信号２０４にて接続されている。
図６は第二の動作モードのインターフェース回路１００の構成を示すブロック図である。図６において、２１５はバス制御信号生成回路であり、アクセスカウンタ２１６の値によりチップセレクト信号２０２、ライト信号２０３、リード信号２０４の生成を行う。２１７はライトデータセレクタであり、ライトアクセス時にアクセスカウンタ２１６の値により送受信メモリ９２に格納された制御データ２２０、２２１、２２ｎを切り替えてデータバス２０１に出力する。２１８はアドレスセレクタであり、アクセスカウンタ２１６の値により送受信メモリ９２に格納された制御アドレス２３０、２３１、２３ｎを切り替えてアドレスバス２００に出力する。また、リードアクセス時にはデータバス２０１から入力されるリードデータ２１９を一次局１への応答データとして送受信メモリ９２に書き込みを行う。

次に第三の動作モードとして、周辺機器にシリアルインターフェースを持つデバイスを接続する場合を説明する。
図７は第三の動作モードの二次局の構成を示すブロック図であり、通信用スレーブＩＣ１と周辺回路５３はコントロール信号、シリアルクロック、シリアル出力データ、シリアル入力データにて接続されている。
図８は第三の動作モードのインターフェース回路１ｎの構成を示すブロック図である。図８において、２２０はコントロール信号生成回路であり、周辺回路５３に対するコントロール信号の生成を行う。２２１はシリアルクロック生成回路であり、周辺回路５３に対するシリアルクロック２２１の生成を行う。コントロール信号生成回路２２０、及び、シリアルクロック生成回路は２２１は、一次局１００より受信し送受信メモリ２に格納されたシリアルインターフェース設定データにより、コントロール信号の出力タイミングや極性、シリアルクロックの周波数等の設定が可能となっている。２５２はパラレル／シリアル変換回路であり、送受信メモリ２に格納されたシリアル送信データをシリアルクロックに同期してシリアル出力データとして周辺回路５３に出力する。２５３はシリアル／パラレル変換回路であり、周辺回路５３からシリアルクロックに同期して入力されたシリアル入力データをパラレル変換し、パラレル変換データを一次局１００への応答データとして送受信メモリ２に書き込みを行う。

次に、一次局からの動作モード設定入力読み出しについて説明する。
この動作モード設定入力読み出しの操作は、システムの起動時等、一次局に接続されている二次局の動作モードが不明のときに行い、二次局の動作モードに合わせ、一次局の対応する送受信メモリのマッピングを行い、正しい送受信ができるようにする。
また、この動作モード設定入力読み出し中は、一次局と二次局で動作モードについて整合性が取れていないことがあるので、二次局のスレーブＩＣは、全てのインターフェース回路を無効とし、誤動作を防ぐ。
図９は、動作モード設定入力読み出し時の通信用マスタＩＣ２１の動作を示すフローチャートである。以下、図９のフローチャートを用いて動作モード設定入力読み出し時の通信用マスタＩＣ２１の動作を説明する。
ステップＳ１で一次局１００は全ての二次局１０１、１０２、１０ｎに対して動作モード読み出し信号を出力する。ステップＳ２で二次局からの応答データを受信し、応答があった場合はステップＳ３に進み、一次局の送受信メモリの該当する二次局の部分のメモリマップを受信した動作モード設定入力にあわせてマッピングする。また、ステップＳ２で応答のなかった場合は、二次局が接続されていないと判断し、ステップＳ４に進み、該当する二次局に対するデータ送信回路、データ受信回路を無効化し、以降該当する二次局へのデータの送受信を行わないようにする。
図１０は、一次局１００からの指令データ受信時の通信用スレーブＩＣ１の動作を示すフローチャートである。以下、図１０のフローチャートを用いて動作モード設定入力読みだし時と通常時の通信用スレーブＩＣ１の動作を説明する。
ステップＳ５で一次局１００から送信される指令データの受信が完了すると、ステップＳ６で動作モード読み出し信号による動作モード設定入力読み出し要求かどうかを判別する。動作モード設定入力読み出し要求時には、ステップＳ７に進み、全インターフェース回路を無効化し、応答データとして動作モード設定入力を準備する。そしてステップＳ８で動作モード設定入力の設定を一次局１００に送信する。こうすることにより、一次局１００は通信用スレーブＩＣ１の動作モード設定入力を読み出すことが可能となる。
通常時の手順は次の通りである。ステップＳ５で一次局１００からの指令データの受信が完了すると、ステップＳ６からステップＳ８に進み、動作モード設定入力により選択されているインターフェース回路１０、１１、１ｎを有効とするインターフェース回路有効信号１、２、ｎを出力し周辺回路の動作を有効とする。次にステップＳ９に進み、インターフェース回路１０、１１、１ｎから送受信メモリ２に書き込まれたデータを応答データとして一次局１００に対して送信する。

このように、通信用スレーブＩＣは様々な周辺回路を直接制御できるようなインターフェース回路と、二次局の通信用スレーブＩＣに各二次局の周辺回路により有効とするインターフェース回路を切り替えるための動作判別回路をもち、また、送受信メモリを有効となっているインターフェース回路毎に最適なマッピングとする構成となっているため、二次局を構成する周辺回路に合わせて通信用スレーブＩＣのインターフェース回路を切り替えることにより、スレーブＩＣに接続されている周辺回路を直接制御することができ、必要最小限の部品で様々な形態の二次局を構成することができる。

本発明の通信用スレーブＩＣの構成を示すブロック図本発明の通信用スレーブＩＣの各動作モード設定時の送受信メモリのメモリマップ本発明の第一の動作モード時の二次局の構成を示すブロック図本発明の第一の動作モード時のインターフェース回路の構成を示すブロック図本発明の第二の動作モード時の二次局の構成を示すブロック図本発明の第二の動作モード時のインターフェース回路の構成を示すブロック図本発明の第三の動作モード時の二次局の構成を示すブロック図本発明の第三の動作モード時のインターフェース回路の構成を示すブロック図本発明の動作モード設定入力読み出し時の通信用マスタＩＣの動作を示すフローチャート本発明の一次局からの指令受信時の通信用スレーブＩＣの動作を示すフローチャート従来の同期シリアルバスシステムの構成を示すブロック図従来の同期シリアルバスシステムの一次局の構成を示すブロック図従来の同期シリアルバスシステムの二次局の構成を示すブロック図

符号の説明

１通信用スレーブＩＣ
２、２２送受信メモリ
３、２３ＤＭＡ制御回路
４、３１、３２、３ｎデータ送信回路
５、４１、４２、４ｎデータ受信回路
６、２４ＣＰＵバスインターフェース
７動作判別回路
１０、１１、１ｎインターフェース回路
２１通信用マスタＩＣ
２４ＣＰＵバスインターフェース
２５、２６、２０１データバス
５１マスタＣＰＵ
５２スレーブＣＰＵ
５３周辺回路
１００一次局
１０１、１０２、１０ｎ二次局
１１１、１１２、１１ｎ伝送路
２００アドレスバス
２１０アクセス制御回路
２１１データバッファ
２１２リードデータセレクタ
２１３バス制御信号生成回路
２１４アクセスカウンタ
２１５ライトデータセレクタ
２１６アドレスセレクタ
２２０コントロール信号生成回路
２２１シリアルクロック生成回路
２２２パラレル／シリアル変換回路
２２３シリアル／パラレル変換回路

Claims

一次局と複数の二次局間とが複数の通信路で接続され、
前記一次局は、前記複数の二次局に対し指令データを送信する複数の第一データ送信回路と、前記複数の二次局より送信される応答データを受信する複数の第一データ受信回路と、前記指令データと前記応答データを格納する第一送受信メモリと、前記第一送受信メモリに書き込まれた前記指令データと前記応答データを読み出したり書き込んだりする第一ＤＭＡ制御回路とを有する通信用マスタＩＣと、演算処理を行いシステム全体の制御を行うためのマスタＣＰＵとを有し、
前記二次局は、前記一次局からの指令データを受信するための第二データ受信回路と、前記一次局に対して応答データを送信するための第二データ送信回路と、前記指令データと前記応答データを格納する第二送受信メモリと、前記第二送受信メモリに書き込まれた指令データと応答データを読み出したり書き込んだりする第二ＤＭＡ制御回路とを有する通信用スレーブＩＣと、前記通信用スレーブＩＣに接続された周辺回路とを有し、
前記一次局から複数の二次局に対してシリアルクロックと該シリアルクロックに同期して前記指令データを送信し、前記複数の二次局から一次局に対して前記シリアルクロックに同期して前記応答データを送信する同期シリアルバスシステムにおいて、
前記通信用スレーブＩＣは、様々な周辺回路を直接制御するための複数のインターフェース回路と、
前記インターフェース回路の動作モードを設定する動作モード設定入力により、動作モードを設定し、前記複数のインターフェース回路に対する動作の有効・無効を設定する動作判別回路を備え、
前記動作モードの設定により、前記第二送受信メモリのメモリマップを有効となっているインターフェース回路に最適になるようにマッピングし、前記通信用スレーブＩＣと接続されている周辺回路に直接アクセスすることを特徴とする同期シリアルバスシステム。
前記動作モードは第一、第二、第三の動作モードの３種類であることを特徴とする請求項１記載の同期シリアルバスシステム。
前記動作モードが第一の動作モードのときには、
前記二次局の周辺回路としてＣＰＵを接続し、
前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路からの制御信号を受け前記第二送受信メモリに対してデータの読み書きを行う回路を備え、
前記インターフェース回路により、制御データのみで前記周辺回路に対してアクセスすることを特徴とする請求項１記載の同期シリアルバスシステム。
前記動作モードが第二の動作モードのときには、
前記二次局の周辺回路としてバスインターフェースを持つデバイスを接続し、
前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、リード信号、ライト信号を生成する回路を備え、
前記インターフェース回路により、制御アドレスと制御データの対で前記周辺回路に対してアクセスすることを特徴とする請求項１記載の同期シリアルバスシステム。
前記動作モードが第三の動作モードのときには、
前記二次局の周辺回路としてシリアルインターフェースを持つデバイスを接続し、
前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、シリアルクロック、シリアルデータを送受信するための回路を備え、
前記インターフェース回路により、シリアルインターフェース設定データおよびシリアル送信データにより周辺回路に対してアクセスを行うことを特徴とする請求項１記載の同期シリアルバスシステム。
前記一次局が複数の二次局に対して送信する指令データに前記通信用スレーブＩＣの動作モード設定入力の設定を読み出すための動作モード読み出し信号を出力し、
前記通信用スレーブＩＣは、前記動作モード読み出し信号を受信したときは、全てのインターフェース回路を無効とし、前記一次局に対して動作モード設定入力の設定を応答データとして送信することを特徴とする請求項１記載の同期シリアルバスシステム。
一次局と複数の二次局間とが複数の通信路で接続され、
前記一次局は、前記複数の二次局に対し指令データを送信する複数の第一データ送信回路と、前記複数の二次局より送信される応答データを受信する複数の第一データ受信回路と、前記指令データと前記応答データを格納する第一送受信メモリと、前記第一送受信メモリに書き込まれた前記指令データと前記応答データを読み出したり書き込んだりする第一ＤＭＡ制御回路とを有する通信用マスタＩＣと、演算処理を行いシステム全体の制御を行うためのマスタＣＰＵとを有し、
前記二次局は、前記一次局からの指令データを受信するための第二データ受信回路と、前記一次局に対して応答データを送信するための第二データ送信回路と、前記指令データと前記応答データを格納する第二送受信メモリと、前記第二送受信メモリに書き込まれた指令データと応答データを読み出したり書き込んだりする第二ＤＭＡ制御回路とを有する通信用スレーブＩＣと、前記通信用スレーブＩＣに接続された周辺回路とを有し、
前記一次局から複数の二次局に対してシリアルクロックと該シリアルクロックに同期して前記指令データを送信し、前記複数の二次局から一次局に対して前記シリアルクロックに同期して前記応答データを送信する同期シリアルバスシステムの二次局制御方法において、
前記通信用スレーブＩＣは、様々な周辺回路を直接制御するための複数のインターフェース回路を切り替えるため動作モードを設定し、
前記複数のインターフェース回路の有効・無効を設定し、
前記動作モードの設定により、前記第二送受信メモリのメモリマップを有効となっているインターフェース回路に最適になるようにマッピングし、
前記通信用スレーブＩＣにて接続されている周辺回路に直接アクセスすることを特徴とする同期シリアスバスシステムの二次局制御方法。
前記動作モードは第一、第二、第三の動作モードの３種類であることを特徴とする請求項７記載の同期シリアルバスシステムの二次局制御方法。
前記動作モードが第一の動作モードのときには、
前記二次局の周辺回路としてＣＰＵを接続し、
前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路からの制御信号を受け前記第二送受信メモリに対してデータの読み書きを行い、
制御データのみで前記周辺回路に対してアクセスすることを特徴とする請求項７記載の同期シリアルバスシステムの二次局制御方法。
前記動作モードが第二の動作モードのときには、
前記二次局の周辺回路としてバスインターフェースを持つデバイスを接続し、
前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、リード信号、ライト信号を生成し、
制御アドレスと制御データの対で前記周辺回路に対してアクセスすることを特徴とする請求項７記載の同期シリアルバスシステムの二次局制御方法。
前記動作モードが第三の動作モードのときには、
前記二次局の周辺回路としてシリアルインターフェースを持つデバイスを接続し、
前記通信用スレーブＩＣのインターフェース回路は、前記周辺回路を制御するためのコントロール信号、シリアルクロック、シリアルデータを送受信し、
シリアルインターフェース設定データおよびシリアル送信データにより周辺回路に対してアクセスを行うことを特徴とする請求項７記載の同期シリアルバスシステムの二次局制御方法。
前記一次局が複数の二次局に対して送信する指令データに前記通信用スレーブＩＣの動作モード設定入力の設定を読み出すための動作モード読み出し信号を出力し、
前記通信用スレーブＩＣは、前記動作モード読み出し信号を受信したときは、全てのインターフェース回路を無効とし、前記一次局に対して動作モード設定入力の設定を応答データとして送信することを特徴とする請求項７記載の同期シリアルバスシステムの二次局制御方法。