KR20130111028A - 반도체모듈 - Google Patents

반도체모듈 Download PDF

Info

Publication number
KR20130111028A
KR20130111028A KR1020120033486A KR20120033486A KR20130111028A KR 20130111028 A KR20130111028 A KR 20130111028A KR 1020120033486 A KR1020120033486 A KR 1020120033486A KR 20120033486 A KR20120033486 A KR 20120033486A KR 20130111028 A KR20130111028 A KR 20130111028A
Authority
KR
South Korea
Prior art keywords
control signal
signal
odt
semiconductor module
information
Prior art date
Application number
KR1020120033486A
Other languages
English (en)
Other versions
KR101919145B1 (ko
Inventor
강태진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120033486A priority Critical patent/KR101919145B1/ko
Priority to US13/615,373 priority patent/US8896340B2/en
Publication of KR20130111028A publication Critical patent/KR20130111028A/ko
Application granted granted Critical
Publication of KR101919145B1 publication Critical patent/KR101919145B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005Modifications of input or output impedance
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

반도체모듈은 반도체칩들이 함께 동작하는 단위인 랭크 수에 따라 레벨이 설정되는 제1 정보신호를 저장하는 모드레지스터; 및 상기 제1 정보신호에 응답하여 ODT 회로를 활성화시키기 위한 내부제어신호를 생성하는 ODT 제어부를 포함하되, 상기 내부제어신호는 상기 리드동작에서만 디스에이블되거나 상기 라이트동작에서만 인에이블되도록 설정된다.

Description

반도체모듈{SEMICONDUCTOR MODULE}
본 발명은 반도체모듈에 관한 것으로, 좀 더 구체적으로는 내부적으로 ODT 회로의 활성화를 제어할 수 있도록 한 반도체모듈에 관한 것이다.
일반적으로 반도체모듈은 다수의 반도체칩들을 포함한다. 반도체모듈에 포함된 반도체칩들이 함께 동작하는 단위를 랭크(rank)라고 지칭하는 데, 랭크의 수에 따라 싱글랭크 반도체모듈과 N랭크 반도체모듈(여기서, N은 2이상의 자연수)로 구분될 수 있다. 싱글랭크 반도체모듈에서는 내부의 반도체칩들이 함께 동작하고, N랭크 반도체모듈에서는 내부의 반도체칩들이 N 개의 그룹으로 구분되어 그룹별로 함께 동작한다.
한편, 반도체모듈의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체모듈의 내부에 설치되는 형태의 ODT(On Die Termination)회로가 주로 사용되고 있다. 일반적으로 ODT 회로는 ODT 패드를 통해 입력되는 제어신호에 의해 활성화가 제어된다.
그런데, ODT 회로의 활성화를 제어하는 제어신호를 외부에서 입력받기 위해서는 반도체모듈에 제어신호가 입력되는 입력핀(INPUT PIN)이 필요하다. 반도체모듈에서 입력핀(INPUT PIN)의 수가 증가할수록 패키지 비용이 증가하므로, 입력핀(INPUT PIN)을 사용하지 않고 내부적으로 ODT 회로의 활성화를 제어하는 기술에 대한 개발이 요청되고 있다.
본 발명은 내부적으로 반도체모듈의 랭크 수에 따라 ODT 회로의 활성화를 다양하게 제어할 수 있도록 한 반도체모듈을 제공하는 것을 목적으로 한다.
이를 위해 본 발명은 반도체칩들이 함께 동작하는 단위인 랭크 수에 따라 레벨이 설정되는 제1 정보신호를 저장하는 모드레지스터; 및 상기 제1 정보신호에 응답하여 ODT 회로를 활성화시키기 위한 내부제어신호를 생성하는 ODT 제어부를 포함하되, 상기 내부제어신호는 상기 리드동작에서만 디스에이블되거나 상기 라이트동작에서만 인에이블되도록 설정되는 반도체모듈을 제공한다.
또한, 본 발명은 내부어드레스로부터 제1 및 제2 정보신호를 추출하여 저장하는 모드레지스터; 상기 제2 정보신호에 응답하여 ODT 패드를 통해 입력되는 외부제어신호를 수신하는 제어신호수신부; 및 상기 제1 및 제2 정보신호에 응답하여 내부제어신호를 생성하고, 상기 내부제어신호 또는 상기 외부제어신호로부터 ODT 회로를 활성화시키는 ODT 인에이블신호를 생성하는 ODT 제어부를 포함하는 반도체모듈을 제공한다.
본 발명에 의하면 내부적으로 ODT 회로의 활성화를 제어할 수 있도록 함으로써, 반도체모듈의 입력핀 수를 감소시킬 수 있어 패키징 비용을 절감할 수 있는 효과가 있다.
또한, 본 발명에 의하면 반도체모듈의 랭크 수에 따라 ODT 회로의 활성화를 다양하게 제어할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 제어신호생성회로를 포함하는 반도체모듈의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제어신호생성회로에 포함된 ODT 제어부의 구성을 도시한 블럭도이다.
도 3은 반도체모듈의 랭크를 설명하기 위한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 제어신호생성회로를 포함하는 반도체모듈의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체모듈은 제어신호생성회로(1), ODT 패드(2) 및 ODT 회로(3)로 구성된다. 제어신호생성회로(1)는 입력버퍼(11), 커맨드디코더(12), 모드레지스터(13), 제어신호수신부(14) 및 ODT 제어부(15)로 구성된다.
입력버퍼(11)는 외부에서 입력되는 커맨드 및 어드레스(CMD/ADD)를 버퍼링하여 내부커맨드(ICMD) 및 내부어드레스(IADD)를 생성한다. 내부어드레스(IADD)에는 제1 정보신호(OP<1>) 및 제2 정보신호(OP<2>)가 포함된다. 여기서, 제1 정보신호(OP<1>)는 반도체칩들이 함께 동작하는 단위인 랭크 수에 따라 레벨이 설정된다. 예를 들어, 제1 정보신호(OP<1>)는 싱글랭크 반도체모듈에서는 로직로우레벨, N랭크 반도체모듈(N은 2이상의 자연수)에서는 로직하이레벨로 설정될 수 있다. 또한, 제2 정보신호(OP<2>)는 ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)의 수신 여부를 제어하기 위해 레벨이 설정된다. 예를 들어, 제2 정보신호(OP<2>)는 외부제어신호(CTRL_EX)를 수신하는 경우에는 로직하이레벨, 외부제어신호(CTRL_EX)의 수신을 차단하는 경우에는 로직로우레벨로 설정될 수 있다.
커맨드디코더(12)는 내부커맨드(ICMD)를 디코딩하여 라이트인에이블신호(WT_EN) 및 리드인에이블신호(RD_EN)를 생성한다. 라이트인에이블신호(WT_EN)는 라이트동작에서 로직하이레벨로 인에이블되고, 리드인에이블신호(RD_EN)는 리드동작에서 로직하이레벨로 인에이블되도록 설정할 수 있다.
모드레지스터(13)는 내부어드레스(IADD)에 포함된 제1 정보신호(OP<1>) 및 제2 정보신호(OP<2>)를 추출하여 저장한다. 모드레지스터(13)에 저장된 제1 정보신호(OP<1>) 및 제2 정보신호(OP<2>)는 제어신호수신부(14) 및 ODT 제어부(15)에 전달된다.
제어신호수신부(14)는 제2 정보신호(OP<2>)에 응답하여 ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)의 수신 여부를 제어한다. 예를 들어, 제2 정보신호(OP<2>)가 로직하이레벨인 경우 외부제어신호(CTRL_EX)를 수신하고, 로직로우레벨인 경우에는 외부제어신호(CTRL_EX)의 수신을 차단한다.
ODT 제어부(15)는 제1 정보신호(OP<1>) 및 제2 정보신호(OP<2>)에 응답하여 라이트인에이블신호(WT_EN), 리드인에이블신호(RD_EN) 및 외부제어신호(CTRL_EX)로부터 ODT회로(3)를 활성화시키는 ODT 인에이블신호(ODT_EN)를 생성한다. ODT 제어부(15)의 구성 및 동작을 도 2를 참고하여 보다 구체적으로 살펴보면 다음과 같다.
도 2에 도시된 바와 같이, ODT 제어부(15)는 내부제어신호생성부(151) 및 선택전달부(152)로 구성된다.
내부제어신호생성부(151)는 제1 정보신호(OP<1>) 및 제2 정보신호(OP<2>)에 응답하여 라이트인에이블신호(WT_EN) 및 리드인에이블신호(RD_EN)로 부터 내부제어신호(CTRL_IN)를 생성한다. 좀 더 구체적으로, 내부제어신호생성부(151)는 제2 정보신호(OP<2>)가 로직로우레벨인 상태에서 제1 정보신호(OP<1>)가 로직하이레벨인 경우 라이트동작에서만 로직로우레벨로 인에이블되는 내부제어신호(CTRL_IN)를 생성한다. 한편, 내부제어신호생성부(151)는 제2 정보신호(OP<2>)가 로직로우레벨인 상태에서 제1 정보신호(OP<1>)가 로직로우레벨인 경우 리드동작에서만 로직하이레벨로 디스에이블되는 내부제어신호(CTRL_IN)를 생성한다.
선택전달부(152)는 제2 정보신호(OP<2>)에 응답하여 내부제어신호(CTRL_IN) 또는 외부제어신호(CTRL_EX)를 버퍼링하여 ODT 인에이블신호(ODT_EN)를 생성한다. 좀 더 구체적으로, 선택전달부(152)는 제2 정보신호(OP<2>)가 로직하이레벨인 상태에서 로직하이레벨로 디스에이블된 내부제어신호(CTRL_IN)에 응답하여 로직하이레벨로 인에이블된 외부제어신호(CTRL_EX)를 버퍼링하여 로직하이레벨로 인에이블된 ODT 인에이블신호(ODT_EN)를 생성한다. 한편, 선택전달부(152)는 제2 정보신호(OP<2>)가 로직로우레벨인 상태에서 로직하이레벨로 디스에이블된 반전외부제어신호(CTRL_EX)에 따라 로직로우레벨로 디스에이블된 내부제어신호(CTRL_IN)를 버퍼링하여 로직하이레벨로 인에이블된 ODT 인에이블신호(ODT_EN)를 생성한다.
도 3은 반도체모듈의 랭크를 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 제1 내지 제4 반도체칩(41~44)을 포함하는 반도체모듈(4)이 싱글랭크(single rank)인 경우 제1 내지 제4 반도체칩(41~44)은 함께 리드동작 및 라이트동작이 수행된다. 한편, 반도체모듈(4)이 듀얼랭크(dual rank)인 경우 제1 내지 제4 반도체칩(41~44)이 두 개의 그룹으로 구분되고, 그룹별로 리드동작 및 라이트동작이 수행된다. 예를 들어, 듀얼랭크에서는 제1 반도체칩(41) 및 제2 반도체칩(42)이 제1 그룹, 제3 반도체칩(43) 및 제4 반도체칩(44)이 제2 그룹으로 구분되고, 제1 그룹의 제1 반도체칩(41) 및 제2 반도체칩(42)의 리드동작 및 라이트동작이 함께 수행되고, 제2 그룹의 제3 반도체칩(43) 및 제4 반도체칩(44)의 리드동작 및 라이트동작이 함께 수행되도록 설정될 수 있다. N랭크 반도체모듈의 경우 반도체모듈에 포함된 반도체칩들이 N개의 그룹으로 구분되고, N개의 그룹별로 리드동작 및 라이트동작이 함께 수행되도록 설정된다.
이상 살펴본 반도체모듈의 동작을 살펴보되, 싱글랭크 반도체모듈과 N랭크 반도체모듈의 경우로 나누어 살펴보면 다음과 같다.
이하, 싱글랭크 반도체모듈에서의 동작을 살펴본다.
우선, ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)를 수신하는 경우 제2 정보신호(OP<2>)는 로직하이레벨이 된다. 따라서, ODT 인에이블신호(ODT_EN)는 외부제어신호(CTRL_EX)가 버퍼링되어 생성된다.
다음으로, ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)의 수신을 차단하는 경우 제2 정보신호(OP<2>)는 로직로우레벨이 된다. 이와 같은 상태에서 제1 정보신호(OP<1>)는 싱글랭크 반도체모듈에서 로직로우레벨로 설정되므로, 리드동작에서만 로직하이레벨로 디스에이블되는 내부제어신호(CTRL_IN)를 생성한다. 따라서, ODT 인에이블신호(ODT_EN)는 리드동작에서만 로직로우레벨로 디스에이블된다.
이하, N랭크 반도체모듈에서의 동작을 살펴본다.
우선, ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)를 수신하는 경우 제2 정보신호(OP<2>)는 로직하이레벨이 된다. 따라서, ODT 인에이블신호(ODT_EN)는 외부제어신호(CTRL_EX)가 버퍼링되어 생성된다.
다음으로, ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)의 수신을 차단하는 경우 제2 정보신호(OP<2>)는 로직로우레벨이 된다. 이와 같은 상태에서 제1 정보신호(OP<1>)는 N랭크 반도체모듈에서 로직하이레벨로 설정되므로, 라이트동작에서만 로직로우레벨로 인에이블되는 내부제어신호(CTRL_IN)를 생성한다. 따라서, ODT 인에이블신호(ODT_EN)는 라이트동작에서만 로직하이레벨로 인에이블된다.
이상 살펴본 바와 같이, 본 실시예의 반도체모듈은 ODT 패드(2)를 통해 외부로부터 입력되는 외부제어신호(CTRL_EX)의 수신을 차단하고, 내부적으로 내부제어신호(CTRL_IN)를 생성하여 ODT 회로(3)의 활성화를 제어하는 ODT 인에이블신호(ODT_EN)를 생성할 수 있다. 따라서, 반도체모듈에서 외부제어신호(CTRL_EX)가 입력되는 입력핀을 제거할 수 있어 패키지 비용을 절감할 수 있다.
또한, 반도체모듈의 랭크 수에 따라 ODT 회로(3)의 활성화를 다양하게 제어할 수 있다. 즉, 싱글랭크 반도체모듈에서는 리드동작에서만 ODT 회로(3)가 비활성화되도록 제어하고, N랭크 반도체모듈에서는 라이트동작에서만 ODT 회로(3)가 활성화되도록 제어할 수 있다.
1: 제어신호생성회로 2: ODT 패드
3: ODT 회로 11: 입력버퍼
12: 커맨드디코더 13: 모드레지스터
14: 제어신호수신부 15: ODT 제어부
151: 내부제어신호생성부 152: 선택전달부

Claims (15)

  1. 반도체칩들이 함께 동작하는 단위인 랭크 수에 따라 레벨이 설정되는 제1 정보신호를 저장하는 모드레지스터; 및
    상기 제1 정보신호에 응답하여 ODT 회로를 활성화시키기 위한 내부제어신호를 생성하는 ODT 제어부를 포함하되, 상기 내부제어신호는 상기 리드동작에서만 디스에이블되거나 상기 라이트동작에서만 인에이블되도록 설정되는 반도체모듈.
  2. 제 1 항에 있어서, 상기 제1 정보신호는 상기 반도체칩들의 리드동작 및 라이트동작이 함께 수행되는 경우 제1 레벨로 설정되고, 상기 반도체칩들이 적어도 2개의 그룹으로 구분되고 상기 그룹별로 상기 리드동작 및 상기 라이트동작이 함께 수행되는 경우 제2 레벨로 설정되는 반도체모듈.
  3. 제 2 항에 있어서, 상기 내부제어신호는 상기 제1 정보신호가 상기 제1 레벨인 경우 상기 리드동작에서만 디스에이블되고, 상기 제1 정보신호가 상기 제2 레벨인 경우 상기 라이트동작에서만 인에이블되도록 설정되는 반도체모듈.
  4. 제 1 항에 있어서, 상기 모드레지스터는 상기 ODT 회로를 활성화시키기 위해 외부에서 입력되는 외부제어신호의 수신 여부에 관한 정보를 포함하는 제2 정보신호를 저장하는 반도체모듈.
  5. 제 4 항에 있어서,
    상기 제2 정보신호에 응답하여 상기 외부제어신호를 수신하는 제어신호수신부를 더 포함하는 반도체모듈.
  6. 제 4 항에 있어서, 상기 ODT 제어부는
    상기 제1 및 제2 정보신호에 응답하여 리드인에이블신호 및 라이트인에이블신호로부터 상기 내부제어신호를 생성하는 내부제어신호생성부; 및
    상기 제2 정보신호에 응답하여 상기 내부제어신호 또는 상기 외부제어신호로부터 상기 ODT 회로를 활성화시키는 ODT 인에이블신호를 생성하는 선택전달부를 포함하는 반도체모듈.
  7. 제 6 항에 있어서, 상기 리드인에이블신호는 상기 리드동작에서 인에이블되고, 상기 라이트인에이블신호는 상기 라이트동작에서 인에이블되는 반도체모듈.
  8. 제 6 항에 있어서, 상기 선택전달부는 상기 제2 정보신호가 제1 레벨인 경우 상기 내부제어신호를 버퍼링하여 상기 ODT 인에이블신호로 전달하고, 상기 제2 정보신호가 제2 레벨인 경우 상기 외부제어신호를 버퍼링하여 상기 ODT 인에이블신호로 전달하는 반도체모듈.
  9. 내부어드레스로부터 제1 및 제2 정보신호를 추출하여 저장하는 모드레지스터;
    상기 제2 정보신호에 응답하여 ODT 패드를 통해 입력되는 외부제어신호를 수신하는 제어신호수신부; 및
    상기 제1 및 제2 정보신호에 응답하여 내부제어신호를 생성하고, 상기 내부제어신호 또는 상기 외부제어신호로부터 ODT 회로를 활성화시키는 ODT 인에이블신호를 생성하는 ODT 제어부를 포함하는 반도체모듈.
  10. 제 9 항에 있어서, 상기 제1 정보신호는 리드동작 및 라이트동작이 반도체칩들의 수에 따라 레벨이 설정되는 반도체모듈.
  11. 제 10 항에 있어서, 상기 제1 정보신호는 상기 반도체칩들의 리드동작 및 라이트동작이 함께 수행되는 경우 제1 레벨로 설정되고, 상기 반도체칩들이 적어도 2개의 그룹으로 구분되고 상기 그룹별로 상기 리드동작 및 상기 라이트동작이 함께 수행되는 경우 제2 레벨로 설정되는 반도체모듈.
  12. 제 11 항에 있어서, 상기 내부제어신호는 상기 제1 정보신호가 상기 제1 레벨인 경우 상기 리드동작에서만 디스에이블되고, 상기 제1 정보신호가 상기 제2 레벨인 경우 상기 라이트동작에서만 인에이블되도록 설정되는 반도체모듈.
  13. 제 9 항에 있어서, 상기 ODT 제어부는
    상기 제1 및 제2 정보신호에 응답하여 리드인에이블신호 및 라이트인에이블신호로부터 상기 내부제어신호를 생성하는 내부제어신호생성부; 및
    상기 제2 정보신호에 응답하여 상기 내부제어신호 또는 상기 외부제어신호로부터 상기 ODT 인에이블신호를 생성하는 선택전달부를 포함하는 반도체모듈.
  14. 제 13 항에 있어서, 상기 리드인에이블신호는 리드동작에서 인에이블되고, 상기 라이트인에이블신호는 라이트동작에서 인에이블되는 반도체모듈.
  15. 제 13 항에 있어서, 상기 선택전달부는 상기 제2 정보신호가 제1 레벨인 경우 상기 내부제어신호를 버퍼링하여 상기 ODT 인에이블신호로 전달하고, 상기 제2 정보신호가 제2 레벨인 경우 상기 외부제어신호를 버퍼링하여 상기 ODT 인에이블신호로 전달하는 반도체모듈.
KR1020120033486A 2012-03-30 2012-03-30 반도체모듈 KR101919145B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120033486A KR101919145B1 (ko) 2012-03-30 2012-03-30 반도체모듈
US13/615,373 US8896340B2 (en) 2012-03-30 2012-09-13 Semiconductor modules

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120033486A KR101919145B1 (ko) 2012-03-30 2012-03-30 반도체모듈

Publications (2)

Publication Number Publication Date
KR20130111028A true KR20130111028A (ko) 2013-10-10
KR101919145B1 KR101919145B1 (ko) 2018-11-15

Family

ID=49234082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120033486A KR101919145B1 (ko) 2012-03-30 2012-03-30 반도체모듈

Country Status (2)

Country Link
US (1) US8896340B2 (ko)
KR (1) KR101919145B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111414324A (zh) * 2019-01-08 2020-07-14 爱思开海力士有限公司 半导体系统

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141935B2 (en) 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system
US10181346B2 (en) * 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
KR102646905B1 (ko) 2016-07-21 2024-03-12 삼성전자주식회사 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541045B1 (ko) 2003-05-13 2006-01-10 삼성전자주식회사 듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
US7138823B2 (en) * 2005-01-20 2006-11-21 Micron Technology, Inc. Apparatus and method for independent control of on-die termination for output buffers of a memory device
JP2010192031A (ja) 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111414324A (zh) * 2019-01-08 2020-07-14 爱思开海力士有限公司 半导体系统

Also Published As

Publication number Publication date
KR101919145B1 (ko) 2018-11-15
US20130257474A1 (en) 2013-10-03
US8896340B2 (en) 2014-11-25

Similar Documents

Publication Publication Date Title
KR102084553B1 (ko) 메모리 시스템
KR101894469B1 (ko) 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
US8917110B2 (en) Semiconductor package including multiple chips and memory system having the same
US10672436B2 (en) Memory device including on-die-termination circuit
US20090248969A1 (en) Registered dimm memory system
KR20120049735A (ko) 디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법
KR20130111028A (ko) 반도체모듈
US20160086920A1 (en) Semiconductor devices and semiconductor systems including the same
US20140055162A1 (en) On-die termination circuit
US10318464B1 (en) Memory system and method for accessing memory system
US10579280B2 (en) On-die termination control for memory systems
KR101157031B1 (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
CN102237867B (zh) 包括模块控制电路的半导体模块及其控制方法
KR100843707B1 (ko) 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템
US8610457B2 (en) Termination control circuit and semiconductor device including the same
US9166572B2 (en) Semiconductor device, semiconductor system including the semiconductor device, and method for driving the semiconductor system
KR20110027387A (ko) 송수신 시스템, 이 시스템의 반도체 장치, 및 이 시스템의 데이터 송수신 방법
US9128511B2 (en) Semiconductor device and operation method thereof
US9825004B2 (en) Semiconductor device
US8699276B2 (en) Data transmission circuits and semiconductor memory devices including the same
US8635418B2 (en) Memory system and method for passing configuration commands
US20150286417A1 (en) Memory system and semiconductor system
US10157651B2 (en) Semiconductor device for driving data line by using different voltages
KR20150015751A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right