JP3312162B2

JP3312162B2 - 半導体メモリ装置

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Publication number: JP3312162B2
Application number: JP06893094A
Authority: JP
Inventors: 信太郎柴田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1994-03-15
Filing date: 1994-03-15
Publication date: 2002-08-05
Anticipated expiration: 2017-08-05
Also published as: JPH07254284A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に非活性状態における消費電力を増加させること
なく高速動作を実現する半導体メモリ装置に関するもの
である。

【０００２】

【従来の技術】従来の半導体メモリ装置は、図９に示す
ような構成となっている。同図において、１は複数のメ
モリセル４が縦横に配置されたメモリセルアレイ、２は
所定のメモリセル５を選択し、データの書き込みおよび
読み出し動作を制御する周辺回路、ＷＬはメモリセル５
０選択するための選択信号を伝送するワード線、ＢＬは
選択されたメモリセル５との間でデータを伝送するビッ
ト線、３はメモリセルアレイ１および周辺回路２に共通
に供給されている電源電圧Ｖ_CCの電源線、４は接地電位
に接続されている接地線である。今、任意のアドレス信
号が半導体メモリ装置に入力された場合、周辺回路２か
ら入力されたアドレス信号に基づき所定のワード線ＷＬ
に選択信号が出力され、これにより選択状態となったメ
モリセル５に対してビット線ＢＬを介してデータの書き
込みおよび読み出しが実施される。

【０００３】図１０は、一般的なメモリセルを示す回路
図であり、同図において、６，７は互いの入出力が交差
するように逆向きに並列接続されることにより１ビット
のデータを記憶するフリップ・フロップを構成するイン
バータ、Ｑ１，Ｑ２はこれらインバータ６，７の両端と
一対のビット線ＢＬ０，ＢＬ１とをワード線ＷＬからの
選択信号に基づき接続制御するＮchＭＯＳトランジスタ
であり、ビット線ＢＬ０，ＢＬ１はそれぞれプリチャー
ジトランジスタまたは負荷素子によって電源電圧Ｖ_CC側
にプルアップされている。今、インバータ６の出力が低
レベル「Ｌ」、またインバータ７の出力が高レベル
「Ｈ」となっている場合、ワード線ＷＬからの選択信号
「Ｈ」に基づいてＮchＭＯＳトランジスタＱ１，Ｑ２が
導通状態となり、ビット線ＢＬ１からＮchＭＯＳトラン
ジスタＱ２を介してインバータ６に電流Ｉが流入し、ビ
ット線ＢＬ１の電圧レベルが低下する。

【０００４】一方、インバータ７の出力は「Ｈ」である
ため電源電圧Ｖ_CC側にプルアップされているビット線Ｂ
Ｌ０の電圧レベルは変化しない。これにより、インバー
タ６，７の出力がそれぞれビット線ＢＬ１，ＢＬ０に差
動信号として出力され、周辺回路２はビット線ＢＬ０，
ＢＬ１の電圧レベルの差を検出することにより記憶デー
タを読み出すものとなる。また、書き込み動作時には、
ワード線ＷＬの選択信号によりＮchＭＯＳトランジスタ
Ｑ１，Ｑ２を導通状態とするとともに、ビット線ＢＬ
０，ＢＬ１に異なるレベルの差動信号を出力し、これに
よりインバータ６，７からなるフリップ・フロップはい
ずれかの安定状態に設定されて１ビットのデータを記憶
するものとなる。

【０００５】また近年、ユーザーの希望に応じた記憶ワ
ード数や入出力データ幅を有する半導体メモリ装置を構
成する方法として、半導体メモリ装置を構成する回路群
をリーフセルと呼ばれる機能単位に分割して所望する記
憶ワード数や入出力データ幅に応じた必要数だけレイア
ウトすることによりマクロセルを構成する方法が提案さ
れている（例えば、N.Shibata,Y.Goto and S.Date, "Hi
gh-Performance Memory Macrocells with Row and Colu
mn Sliceable Architecture", Trans. IEICE,vol.E76-
C,no.11,pp1641-1648,Nov.1993 ）。図１１は、リーフ
セルを用いた半導体メモリ装置を示す説明図であり、同
図において、１はメモリセルアレイ、２１は内部制御信
号に応じて所定のワード線ＷＬを選択するワード線選択
回路、２５は複数のビット線ＢＬのうちのいずれかを選
択し１ビット分のデータを入出力するデータ入出力回
路、２３は半導体メモリ装置に入力されるアドレス信号
や書き込み制御信号（ＷＥ０信号）に基づいて各種動作
に必要な内部制御信号を生成する制御回路である。

【０００６】ワード線選択回路２１、制御回路２３およ
びデータ入出力回路２５は、図９における周辺回路２に
相当し、ワード線選択回路２１の高さｈ’とデータ入出
力回路２５の幅ｗ’は、それぞれメモリセルアレイ１の
高さｈおよび幅ｗに整合するようにレイアウトされてお
り、４種類の各リーフセルを隙間なく配置するだけで、
最小規模の半導体メモリ装置が実現される。また図１２
は、リーフセルを用いた半導体メモリ装置のメモリ規模
の拡張法を示す説明図であり、ワード数を拡張する場合
には、メモリセルアレイ１とワード線選択回路２１とを
Ｙ方向に増設し、入出力データ幅を拡張する場合には、
メモリセルアレイ１とデータ入出力回路２５とをＸ方向
に増設することにより、所望のワード数および入出力デ
ータ幅を有する半導体メモリ装置を構成することが可能
となる。

【０００７】従来、このような半導体メモリ装置におい
て、携帯端末などに搭載されるような場合には、電池の
重量や容積などから低い電源電圧における動作が要求さ
れており、ＭＯＳトランジスタから構成される半導体メ
モリ装置の持つ特性、すなわち書き込みまたは読み出し
動作の速度が、電源電圧とＭＯＳトランジスタのしきい
値電圧と密接な関係があり、電源電圧が高くなるほど、
またしきい値電圧がその絶対値において小さくなればな
るほど高速化されるという特性から、低電源電圧におい
て十分な動作速度を得るために、低しきい値電圧を有す
るＭＯＳトランジスタを用いて半導体メモリ装置を構成
するものとなっていた。

【０００８】

【発明が解決しようとする課題】従って、このような従
来の半導体メモリ装置では、単に低しきい値電圧を有す
るＭＯＳトランジスタにより構成するものであり、低し
きい値電圧のＭＯＳトランジスタのリーク電流により、
消費電流が増大するという問題点があった。すなわち、
ＭＯＳトランジスタは、非導通時においてソース−ドレ
イン間にリーク電流が発生するものであり、このリーク
電流はＭＯＳトランジスタのしきい値の低下に応じて指
数関数的に増加するため、半導体メモリ装置において書
き込み／読み出し動作が行われていない非活性状態であ
っても消費電力が著しく増大し、電池の寿命を低下させ
るという問題点があった。本発明はこのような課題を解
決するためのものであり、書き込み／読み出し時には高
速動作できるとともに、非活性状態における消費電力を
低減できる半導体メモリ装置を提供することを目的とし
ている。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、本発明による半導体メモリ装置は、高しきい
値電圧を有するＭＯＳトランジスタからなる複数のメモ
リセルが縦横に配置されたメモリセルアレイと、低しき
い値電圧を有するＭＯＳトランジスタから構成され、外
部からのアドレス信号に基づきメモリセルアレイ内の所
定のメモリセルを選択するとともに、このメモリセルに
対してデータの書き込みまたは読み出しを行う周辺回路
と、装置の活性状態に応じて周辺回路に電源を供給し、
非活性状態に応じて電源供給を遮断するスイッチ手段と
を備え、周辺回路は、所定の機能単位ごとに構成された
複数のリーフセルからなり、スイッチ手段は、各リーフ
セル内に個々に設けたものである。また、リーフセルの
うちの所定のリーフセルに対して電源を供給する疑似電
源線と、この疑似電源線と電源線との間に配設され所定
リーフセルに対する電源供給の一部またはすべてを制御
するスイッチ手段とを有する給電リーフセルを備えるも
のである。

【００１０】

【作用】従って、スイッチ手段により、装置の活性状態
に応じて周辺回路に電源が供給され、非活性状態に応じ
て周辺回路への電源供給が遮断される。そして、各リー
フセル内に個々に設けられスイッチ手段により、周辺回
路に対する電源供給が制御される。また、給電リーフセ
ルにより、リーフセルのうちの所定のリーフセルに対す
る電源供給の一部またはすべてが制御される。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である半導体メモリ装置を
示すブロック構成図である。同図において、１はメモリ
セルアレイ、２は周辺回路、３は電源電圧Ｖ_CCに接続さ
れている電源線、３１は周辺回路２の疑似電源線であ
り、スイッチＳＷ１を介して電源線３に接続される。４
は接地線、ＷＬはワード線、ＢＬはビット線である。メ
モリセル５は、前述の図１０で示した構成と同様であ
り、非活性状態で電源電圧Ｖ_CCから接地電位に流れるリ
ーク電流を抑制するため、ワード線ＷＬの選択信号に応
じて導通状態となるＭＯＳトランジスタＱ１およびＱ２
には、しきい値電圧がその絶対値において高いＭＯＳト
ランジスタが用いられている。

【００１２】また周辺回路２は、データ書き込み／読み
込み時における高速動作を実現するため、しきい値電圧
の低いＭＯＳトランジスタで構成されている。電源電圧
Ｖ_CCは、メモリセルアレイ１側と周辺回路２側に分割供
給されており、メモリセルアレイ１にはデータ記憶保持
のため電源線３により常時電源電圧が供給されている。
一方、周辺回路２側には、周辺回路２内の電源線である
疑似電源線３１との間にスイッチＳＷ１が設けられてお
り、このスイッチＳＷ１を導通状態に制御することによ
り、周辺回路２へ電源電圧Ｖ_CCが供給され、半導体メモ
リ装置は非活性状態から活性状態となり、データの書き
込み／読み出し動作が可能となる。

【００１３】従って、活性状態においては、スイッチＳ
Ｗ１が導通状態となって周辺回路２に電源電圧Ｖ_CCが供
給されて、しきい値電圧の低いＭＯＳトランジスタで構
成された周辺回路２により高速に書き込み／読み出しが
行われ、また非活性状態においては、スイッチＳＷ１が
非導通状態となって周辺回路２への電源電圧Ｖ_CCの供給
が停止されるため、リーク電流が比較的大きい低しきい
値電圧のＭＯＳトランジスタで構成された周辺回路２に
おける消費電力が抑制される。

【００１４】次に、図２を参照して本発明の第２の実施
例について説明する。図２は、本発明の第２の実施例で
ある半導体メモリ装置を示すブロック構成図であり、同
図において、前述の説明（図１参照）と同じまたは同等
部分には同一符号を付してある。図２において、４１は
周辺回路２側の疑似接地線であり、スイッチＳＷ２を介
して接地線４に接続されている。

【００１５】これは、非活性状態における周辺回路２へ
の電源供給を停止する手段として、前述（図１）では電
源電圧Ｖ_CC側にスイッチＳＷ１を設けたのに対して、活
性状態で導通状態となり、非活性状態で非導通状態とな
るスイッチＳＷ２を接地電位側に設けたものである。従
って、前述と同様に、活性状態においては、スイッチＳ
Ｗ２が導通状態となって周辺回路２に接地電位が供給さ
れて、しきい値電圧の低いＭＯＳトランジスタで構成さ
れた周辺回路２により高速に書き込み／読み出しが行わ
れ、また非活性状態においては、スイッチＳＷ２が非導
通状態となって周辺回路２への接地電位の供給が停止さ
れるため、リーク電流が比較的大きい低しきい値電圧の
ＭＯＳトランジスタで構成された周辺回路２における消
費電力が抑制される。

【００１６】なお図３は、前述の説明（図１および図
２）におけるスイッチＳＷ１，ＳＷ２を示す説明図であ
り、同図において、（ａ）はＰchＭＯＳトランジスタ、
（ｂ）はＮchＭＯＳトランジスタ、（ｃ）はＰＮＰ形バ
イポーラトランジスタ、（ｄ）はＮＰＮ形バイポーラト
ランジスタである。φ０，φ１は各トランジスタを制御
する制御信号であり、ＰchＭＯＳトランジスタ（ａ）お
よびＰＮＰ形バイポーラトランジスタ（ｃ）では、制御
信号φ０が「Ｌ」のときに導通状態となり、ＮchＭＯＳ
トランジスタ（ｂ）およびＮＰＮ形バイポーラトランジ
スタ（ｄ）では、制御信号φ１が「Ｈ」のとき導通状態
となる。

【００１７】スイッチＳＷ１，ＳＷ２をＭＯＳトランジ
スタで構成する場合には、バイポーラトランジスタに比
較して非導通時におけるリーク電流が大きいが、周辺回
路２を構成する低しきい値電圧のＭＯＳトランジスタに
比較して、その絶対値において十分高いしきい値電圧を
有するＭＯＳトランジスタを使用することにより、非導
通状態におけるリーク電流すなわち非活性状態における
周辺回路２の消費電流を抑制することができる。なお、
高しきい値電圧のＭＯＳトランジスタは、活性／非活性
状態を切換制御する場合にのみ動作し、データ書き込み
／読み込み動作を行う活性状態においては、常に導通状
態に制御されるため、スイッチＳＷ１，ＳＷ２として高
しきい値電圧のＭＯＳトランジスタを用いても、従来の
ように周辺回路２の動作速度が低下するという問題は発
生しない。

【００１８】次に、図４を参照して、本発明の第３の実
施例について説明する。図４は、読み出し専用の半導体
メモリ装置（ＲＯＭ）におけるメモリセルを示す回路図
であり、同図において、５１はメモリセルであり、ゲー
トがワード線ＷＬ、ソースが接地電位、ドレインがプロ
グラミング箇所Ｐを介してビット線ＢＬにそれぞれ接続
され、高しきい値電圧を有するＮchＭＯＳトランジスタ
から構成されている。ビット線ＢＬは電源電圧側にプル
アップされており、ワード線ＷＬからの選択信号「Ｈ」
によりＮchＭＯＳトランジスタＱ４が導通状態となる。

【００１９】ここで、プログラミング箇所Ｐが短絡され
ている場合には、ビット線ＢＬからＮchＭＯＳトランジ
スタＱ４を介して接地電位に電流Ｉが流れてビット線Ｂ
Ｌの電圧レベルが低下する。一方、プログラミング箇所
Ｐが切断されている場合には、ＮchＭＯＳトランジスタ
Ｑ４が導通状態となっても電流Ｉは流れず、ビット線Ｂ
Ｌの電圧レベルはプルアップ電位のままとなり、これら
ビット線ＢＬのレベルが周辺回路２で検出され記憶デー
タとして出力される。

【００２０】このような読み出し専用の半導体メモリ装
置は、メモリセルアレイ１が図４に示すような回路を有
するメモリセル５１となり、周辺回路２として書き込み
動作のための回路を備えていないということ以外は、前
述の図１および図２に示す半導体メモリ装置と同様の構
成となっており、従って、非活性状態において周辺回路
２への電源供給を遮断するスイッチＳＷ１またはＳＷ２
を設けることにより、前述と同様の作用効果を奏するも
のとなる。

【００２１】なお、読み出し専用の半導体メモリ装置で
は、メモリセル５１内のＭＯＳトランジスタ（Ｑ４）を
高速動作に有利な低しきい値電圧のＭＯＳトランジスタ
で実現することも可能であり、この場合メモリセルアレ
イ１のＭＯＳトランジスタのリーク電流によって活性状
態における消費電力が若干増加する。しかし、メモリセ
ル５１内のデータの記憶状態は電源供給の有無に依存し
ないため、電源電圧Ｖ_CCまたは接地電位とメモリセルア
レイ１との間にスイッチＳＷ１またはＳＷ２と同様のス
イッチを設けて、非活性状態には非導通状態に制御して
メモリセルアレイ１への電源供給を遮断するようにして
もよく、これにより非活性状態における消費電力を低減
することが可能となる。

【００２２】次に、図５を参照して、本発明の第４の実
施例について説明する。図５は、リーフセルを用いた半
導体メモリ装置を示すブロック構成図であり、同図にお
いて、１はメモリセルアレイ、５はメモリセル、２１Ａ
はワード線選択回路、２３Ａは制御回路、２５Ａはデー
タ入出力回路、３Ａはワード線選択回路２１Ａ、制御回
路２３Ａおよびデータ入出力回路２５Ａを構成する各リ
ーフセル内にそれぞれ別個に設けられた疑似電源線、Ｓ
Ｗ１Ａ，ＳＷ３Ａ，ＳＷ５Ａは、ワード線選択回路２１
Ａ、制御回路２３Ａおよびデータ入出力回路２５Ａ内の
各疑似電源線３Ａと電源電圧Ｖ_CCとを接続するスイッチ
である。各スイッチＳＷ１Ａ，ＳＷ３Ａ，ＳＷ５Ａは、
活性状態において導通状態に制御され、それぞれのリー
フセル内の疑似電源線３Ａに電源電圧Ｖ_CCを供給し、非
活性状態において非導通状態に制御され、それぞれの疑
似電源線３Ａへの電源供給を遮断する。

【００２３】ここで、このように電源供給を遮断するス
イッチは、それぞれ前述の図３に示すようなトランジス
タで構成した場合、疑似電源線の適正な電圧値を維持す
るため、導通状態にあるトランジスタによる電圧低下が
所定値以下になるように、半導体メモリ装置の規模によ
り決定される消費電力に応じて導通抵抗を最適化する必
要がある。従って、リーフセルを用いた半導体メモリ装
置において、前述の図１または図２のように電源供給遮
断用のスイッチを１つに集約した場合、所望される各種
規模・構成の異なるマクロセルについて装置全体の消費
電力に応じた導通抵抗の最適化がそれぞれ必要となる
が、図５に示すように周辺回路を構成する個々のリーフ
セルごとにスイッチを設けて導通抵抗の適正化をしてお
くことにより、生成されるマクロセルの規模・構成に応
じてスイッチが分散配置されることになり、マクロセル
全体として実効的な導通抵抗が自動的に最適化され、ス
イッチの導通抵抗の最適化作業が不要となる。

【００２４】次に、図６を参照して、本発明における第
５の実施例について説明する。図６は、リーフセルを用
いた半導体メモリ装置を示すブロック構成図であり、特
に独立した２つのアドレスポートＡ，Ｂを有するもので
ある。同図において、１Ｂは、２つのワード線ＷＬによ
り選択されるメモリセル５Ｂからなるメモリセルアレ
イ、２１Ｂ，２２ＢはＡポート側およびＢポート側のワ
ード線選択回路、２３Ｂ，２４ＢはＡポート側およびＢ
ポート側の制御回路、２５Ｂは両ポートに共通のデータ
入出力回路、３Ｂは各リーフセルに個々に設けられた疑
似電源線、ＳＷ１Ｂ〜ＳＷ５Ｂは各リーフセルの疑似電
源線３Ｂと電源電圧Ｖ_CCとを接続するスイッチである。

【００２５】２つの独立したポートを有する半導体メモ
リ装置においても、各回路を構成するリーフセル内に非
活性状態において電源供給を遮断するスイッチを設け
て、その導通抵抗を予め適正化しておくことにより、前
述の図５に示したリーフセルを用いた半導体メモリ装置
と同様に、生成されるマクロセルの規模・構成に応じて
スイッチが分散配置されることになり、マクロセル全体
として実効的な導通抵抗が自動的に最適化され、スイッ
チの導通抵抗の最適化作業が不要となる。なお、図５お
よび図６の説明において、消費電力の少ないリーフセ
ル、例えばワード線選択回路２１Ａ，２１Ｂ，２２Ｂな
どについては、隣接するリーフセル、例えば制御回路２
３Ａ，２３Ｂ，２４Ｂから疑似電源線３Ａ，３Ｂを介し
て給電するようにしてもよく、これにより消費電力の少
ないリーフセルに設けられた電源供給遮断用のスイッ
チ、例えばスイッチＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ２Ｂを省
略することが可能となる。

【００２６】次に、図７および図８を参照して、本発明
の第６の実施例について説明する。図７は、リーフセル
を用いた半導体メモリ装置を示すブロック構成図であ
り、特に給電用のリーフセルを有する２ポートメモリを
示しており、また図８は、図７の半導体メモリ装置のリ
ーフセル配置を示す説明図である。図７において、１Ｃ
は、２つのワード線ＷＬにより選択されるメモリセル５
Ｃからなるメモリセルアレイ、２１Ｃ，２２ＣはＡポー
ト側およびＢポート側のワード線選択回路、２３Ｃ，２
４ＣはＡポート側およびＢポート側の制御回路、２５Ｃ
は両ポートに共通のデータ入出力回路、３Ｃは各リーフ
セルに個々に設けられた疑似電源線、ＳＷ１Ｃ〜ＳＷ８
Ｃは各リーフセルの疑似電源線３Ｃと電源電圧Ｖ_CCとを
接続するスイッチ、２６Ｃ〜２８Ｃは疑似電源線３Ｃと
スイッチＳＷ６Ｂ，ＳＷ７Ｂ，ＳＷ８Ｂとからそれぞれ
構成され、データ入出力回路２５Ｃ、制御回路２３Ｃお
よび２４Ｃへ電源を供給する給電回路である。

【００２７】各リーフセル内のスイッチＳＷ１Ｃ〜ＳＷ
５Ｃは、非活性状態において非導通状態に制御され、そ
れぞれのリーフセルへの電源供給を遮断するとともに、
スイッチＳＷ６Ｃ〜ＳＷ８Ｃは、それぞれデータ入出力
回路２５Ｃ、制御回路２３Ｃおよび２４Ｃへの電源供給
を遮断するものとなる。また、給電回路２６Ｃ〜２８Ｃ
により、データ入出力回路２５Ｃ、制御回路２３Ｃおよ
び２４Ｃへの電源供給の一部のみを担うのではなく、デ
ータ入出力回路２５Ｃ、制御回路２３Ｃおよび２４Ｃで
消費されるすべて電源を供給するようにしてもよい。

【００２８】従って、データ入出力回路２５Ｃに設けら
れているスイッチＳＷ５Ｃの導通抵抗が高く、スイッチ
ＳＷ５Ｃだけでは動作に必要とされる十分な電流容量を
確保できない場合、あるいはレイアウトの都合によりデ
ータ入出力回路２５Ｃ内にスイッチＳＷ５Ｃを配置する
のが困難な場合に、別個のリーフセルとして設けられた
給電回路２６Ｃのスイッチ６Ｃにより、実効的にスイッ
チＳＷ５Ｃの電流容量を大きくすることができるととも
に、データ入出力回路２５Ｃの構成規模に応じて柔軟に
対応することが可能となる。

【００２９】この場合のリーフセルの配置は、図８に示
すように、メモリセルアレイ５Ｃの周囲に各種周辺回路
を構成するリーフセルが環状に配置され、ワード数を増
加させる場合にはＹ方向にメモリセルアレイ１Ｃおよび
ワード選択回路２１Ｃ，２２Ｃがそれぞれ拡張され、入
出力データ幅を増加させる場合にはＸ方向にメモリセル
アレイ１Ｃおよびデータ入出力回路２５Ｃ、給電回路２
６Ｃがそれぞれ拡張される。

【００３０】なお、前述の説明（実施例４〜６）におい
て、電源供給遮断用のスイッチを電源電圧側に設けた場
合について説明したが、制御信号の論理レベルやレイア
ウトの都合などに応じて、これらスイッチの一部あるい
はすべてを接地電位側に設けて、非活性状態において非
導通状態に制御することにより電源供給を遮断するよう
にしてもよく、前述と同様の作用効果を奏するものであ
る。

【００３１】

【発明の効果】以上説明したように、本発明は、スイッ
チ手段を設けて、低しきい値電圧を有するＭＯＳトラン
ジスタから構成された周辺回路に対して、装置の活性状
態に応じて電源を供給し非活性状態に応じて電源供給を
遮断するとともに、周辺回路を構成する複数のリーフセ
ル内にスイッチ手段を個々に設けたので、非活性状態に
おいて周辺回路で消費される電力を抑制することがで
き、高速動作を目的として比較的リーク電力の大きい低
しきい値電圧ＭＯＳトランジスタによって周辺回路を構
成した場合でも、非活性状態において低消費電力となる
半導体メモリ装置を実現することが可能となるととも
に、ワード数および入出力データ数に応じてリーフセル
を拡張することにより所望の半導体メモリ装置を構成す
る場合、各リーフセルについて予めスイッチ手段に対す
る導通抵抗の最適化作業を実施しておくことにより、所
望のマクロセルの規模・構成に応じてスイッチ手段が分
散配置されることになり、マクロセル全体として実効的
な導通抵抗が自動的に最適化され、装置全体の消費電力
に基づくスイッチ手段の導通抵抗の最適化作業が不要と
なり、マクロセル設計に要する時間を短縮することがで
きる。

【００３２】また、疑似電源線と、この疑似電源線と電
源線との間に配設されたスイッチ手段とを有する給電リ
ーフセルを設けて、周辺回路を構成するリーフセルのう
ちの所定リーフセルに対する電源供給の一部またはすべ
てを制御するようにしたので、消費電力が大きくスイッ
チ手段の導通抵抗に起因する電源電圧の低下が大きいリ
ーフセルや、スイッチ手段を配設する面積を確保できな
いリーフセルに対して、実効的にスイッチ手段の電流容
量を大きくすることが可能となるとともに、リーフセル
の構成に応じて柔軟に対応することが可能となり、マク
ロセル設計に要する時間をさらに短縮することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体メモリ装置の
構成図である。

【図２】本発明の第２の実施例による半導体メモリ装
置の構成図である。

【図３】電源供給遮断用のスイッチを示す説明図であ
る。

【図４】読み出し専用のメモリセルを示す回路図であ
る。

【図５】本発明の第４の実施例による半導体メモリ装
置の構成図である。

【図６】本発明の第５の実施例による半導体メモリ装
置の構成図である。

【図７】本発明の第６の実施例による半導体メモリ装
置の構成図である。

【図８】図７の半導体メモリ装置のリーフセル配置を
示す説明図である。

【図９】従来の半導体メモリ装置の構成図である。

【図１０】一般的なメモリセルを示す回路図である。

【図１１】従来の他の半導体メモリ装置の構成図であ
る。

【図１２】図１１の半導体メモリ装置のリーフセル配
置を示す説明図である。

【符号の説明】

１，１Ｂ，１Ｃ…メモリセルアレイ、２…周辺回路、２
１Ａ，２１Ｂ，２１Ｃ，２２Ｂ，２２Ｃ…ワード線選択
回路、２３Ａ，２３Ｂ，２３Ｃ，２４Ｂ，２４Ｃ…制御
回路、２５Ａ，２５Ｂ，２５Ｃ…データ入出力回路、２
６Ｃ，２７Ｃ，２８Ｃ…給電回路、３，３Ａ，３Ｂ，３
Ｃ…電源線、３１…疑似電源線、４…接地線、４１…疑
似接地線、５，５１，５Ｂ，５Ｃ…メモリセル、ＳＷ
１，ＳＷ２，ＳＷ１Ａ，ＳＷ３Ａ，ＳＷ５Ａ，ＳＷ１Ｂ
〜ＳＷ５Ｂ，ＳＷ１Ｃ〜ＳＷ８Ｃ…スイッチ、ＷＬ…ワ
ード線、ＢＬ…ビット線、Ｑ４…ＮchＭＯＳトランジス
タ、Ｐ…プログラミング箇所、φ０，φ１…制御信号、
Ｖ_CC…電源電圧。

Claims

(57)【特許請求の範囲】

【請求項１】高しきい値電圧を有するＭＯＳトランジ
スタからなる複数のメモリセルが縦横に配置されたメモ
リセルアレイと、低しきい値電圧を有するＭＯＳトランジスタから構成さ
れ、外部からのアドレス信号に基づき前記メモリセルア
レイ内の所定のメモリセルを選択するとともに、このメ
モリセルに対してデータの書き込みまたは読み出しを行
う周辺回路と、装置の活性状態に応じて前記周辺回路に電源を供給し、
非活性状態に応じて電源供給を遮断するスイッチ手段と
を備え、前記周辺回路は、所定の機能単位ごとに構成された複数
のリーフセルからなり、前記スイッチ手段は、前記各リ
ーフセル内に個々に設けられていることを特徴とする半
導体メモリ装置。
【請求項２】請求項１記載の半導体メモリ装置におい
て、前記リーフセルのうちの所定のリーフセルに対して電源
を供給する疑似電源線と、前記疑似電源線と電源線との
間に配設され前記所定リーフセルに対する電源供給の一
部またはすべてを制御するスイッチ手段とを有する給電
リーフセルを備えることを特徴とする半導体メモリ装
置。