JPH0950403A - キャッシュメモリおよびそれを用いたマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】高速動作と低消費電力での低速動作とを切り替
え可能にする。 【解決手段】アドレスアレイ１００の各ウェイでのヒッ
トチェックが確定する前には、ヒット信号φｈｉｔをハ
イレベルであり、ミスヒットが確定したときにローレベ
ルになるように比較器１０９を構成スル。クロック周波
数が高いとき、アドレスアレイをクロック信号φ１で起
動した後、アドレスアレイ１００でのヒットチェックが
確定する前の時刻にクロック信号φ２でデータアレイ１
０１の全てのウェイを起動し、ヒットチェックが確定し
たときに、データアレイ内のヒットしたウェイから読み
出されたデータを直ちにデータ線に出力し、ミスヒット
したウェイにおける動作を停止する。これにより、高速
動作が可能である。クロック周波数が低いとき、ヒット
チェックの完了後にデータアレイ内のヒットしたウェイ
のみを起動する。これにより、低速動作時には、消費電
力が低くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、キャッシュメモ
リ、特にマイクロプロセッサ内に組み込むのに好適なキ
ャッシュメモリに関する。

【０００２】

【従来の技術】キャッシュメモリは主記憶に比べて容量
は小さいが、メインメモリより高速のアクセスが可能な
メモリで、プロセッサ、例えば、マイクロプロセッサ内
の中央処理装置（ＣＰＵ）に、メインメモリ内のデータ
を高速に供給する目的で、そのＣＰＵのごく近くにおか
れる。キャッシュメモリに関するいろいろの問題が、AC
M, Computing Surveys, Vol.14, No.3, 1994, pp.473-5
30あるいは"Computer Organization & Design - The Ha
rdware/Software Interface," Morgan KaufmannPublish
ers, pp.454-527, 1994で詳しく論じられている。キャ
ッシュメモリの主たる問題には、アクセス時間と消費電
力がある。

【０００３】消費電力が比較的小さい従来のキャッシュ
メモリの例が、日経エレクトロニクス、１９９４年２月
１４日号第７９頁−第９２頁（以下、第１の従来技術と
呼ぶ）に示されている。図２は、このキャッシュメモリ
の概略構造を示す。

【０００４】この従来技術によるキャッシュメモリは、
４ウェイセットアソシアティブキャッシュメモリであ
る。セットアソシアティブキヤッシュメモリとは、キャ
ッシュメモリのそれぞれブロックと言われる大きさのデ
ータを保持可能な複数の領域を、複数のローと複数のカ
ラムに分割し、メインメモリ（図示せず）の、それぞれ
ブロックを保持可能な領域を、このカラム数を周期とす
る複数のカラムにグループ分けし、主記憶の同一カラム
内の複数のブロック記憶領域を、そのカラムに対応する
キャッシュメモリのカラム内の任意のブロック記憶領域
に対応させるものである。

【０００５】具体的には、この従来技術によるキャッシ
ュメモリは、図２に示すように、アドレスアレイ２００
は４つのメモリマット（ウェイともいう）２０６（ウェ
イ０、ウェイ１、ウェイ２、ウェイ３）と、それらに共
通に設けられたデコーダ２０５、それぞれ各ウェイに対
応して設けられた、プリチャージ・イコライザ回路２０
７、センスアンプ２０８と比較器２０９とからなる。同
様にデータアレイ２０１も４つのメモリマット（ウェイ
とも言う）２１８（ウェイ０、ウェイ１、ウェイ２、ウ
ェイ３）からなり、各ウェイに対応して設けられた、ア
ドレスデコーダ２１７、プリチャージ・イコライザ回路
２１９、センスアンプ２２０と出力バッファ２２１とか
らなる。

【０００６】このキャッシュメモリの動作は次のとおり
である。線２０４から入力される中位アドレスＡｍに従
い４つのウェイ２０６へのアクセスを開始し、ウェイ
０、ウェイ１、ウェイ２、ウェイ３に登録されたアドレ
ス（これはタグとも呼ばれる）を読み出し、それぞれの
ウェイに対応して設けられたセンスアンプ２０８から出
力する。各ウェイに対応して設けられた比較器２０９に
おいて、線２１０から入力される上位アドレスＡｕと対
応するウェイから読み出されたアドレスとの比較を行な
う。各比較器２０９は、比較の結果一致を検出した場合
（すなわち、キャッシュメモリがヒットした場合）、対
応するヒット線２１１、２１２、２１３または２１４を
アサートする。逆に、比較の結果、不一致を検出した場
合（すなわち、キャッシュメモリがミスした場合）、対
応するヒット線をネゲートしたままにする。

【０００７】データアレイ２００の４つのウェイの内、
アドレスアレイ１００のヒットしたウェイに対応する１
つのウェイのみが、これらのヒット線を用いて起動され
るようになっている。

【０００８】従ってこの従来技術では、低消費電力化の
点で有利である。しかしながら、キャッシュメモリ全体
のアクセス時間は、アドレスアレイ２００のアクセス時
間と、対応する比較器２０９での比較に要する時間と、
データアレイ２０１のアクセス時間の和となり、比較的
大きい。そのため動作周波数を向上させることが難しい
という欠点がある。

【０００９】このような問題をなくすには、アドレスア
レイをデータアレイの起動と同時に起動する方法が考え
られる。図３は、このような起動方法を適用した４ウェ
イセットアソシアティブキャッシュメモリ３０００の概
略構成（以下、参考技術と呼ぶ）を示す。図において、
アドレスアレイ３００、データアレイ３０１の構造は図
２のものと同じである。この方法では、図２と異なり、
アドレスアレイ３００を起動したときに、データアレイ
３０１も同時に起動し、データアレイ３０１の４つのウ
ェイの内、アドレスアレイのヒットしたウェイに対応す
るウェイの出力バッファ３２１のみをデータ線３２２に
出力するようにすればよい。この方法では、アドレスア
レイ３００とデータアレイ３０１が同時にアクセスされ
るので、キャッシュメモリ３０００のアクセス時間は、
データアレイ３０１に対するアクセス時間とほぼ等しく
なり、比較的短時間である。しかしながら、ヒットして
いないアドレスアレイのウェイに対する、データアレイ
のウェイもアクセスされるため、データアレイの消費電
力は非常に大きくなる。さらに、動作周波数を低くした
場合でも、データアレイは、同じ動作をするため、消費
電力は減らない。日経エレクトロニクス１９９５年３月
２７号第１３頁から第２０頁には本譲受人他により開発
された新しいＲＩＳＣプロセッサ（以下、第２の従来技
術と呼ぶ）が紹介され、とりわけ第１６頁には、キャッ
シュの消費電力を抑える技術として以下の記載がある。
ＳＨ７７０８では、キャッシュの消費電力を抑えるため
に、３つの方式を採用した。第１にアドレスアレイでヒ
ットしたウエイのみ駆動する方式である。本方式は、Ｓ
Ｈ７６０４においても採用したが、ＳＨ７７０８では回
路速度の限界から、高速動作時に、アドレスアレイのヒ
ット判定を待ってからデータアレイを駆動することがで
きない。そのために、動的にデータアレイの駆動タイミ
ングを決定する回路構成とし、ヒット判定が間に合わな
い場合には、データアレイを４ウエイとも駆動する。デ
ータアレイの一つのウエイを選択駆動可能な周波数の限
界は４０ＭＨｚ程度である。

【００１０】

【発明が解決しようとする課題】以上のごとく、第１の
従来技術によるキャッシュメモリでは、消費電力は比較
的小さくできるが、アクセス速度を速くすることは難し
い。第２の従来技術は、具体的にどのようにして消費電
力の低減を図ったのか記載していない。

【００１１】本発明の目的は、高速動作が可能で、か
つ、少なくとも低速動作時に消費電力を比較的少なくで
きるキャッシュメモリを提供することである。本発明の
他の目的は、高速動作時にも消費電力を低減でき、低速
動作時に消費電力をさらに低減できるキャッシュメモリ
を提供することである。

【００１２】本発明の他の目的は、かなり高い動作周波
数でも動作でき、低い周波数での動作時には消費電力を
より小さく出来、それらの中間の比較的高い周波数での
動作時にも消費電力を低減できるキャッシュメモリを提
供することにある。

【００１３】

【課題を解決するための手段】

【００１４】上記の目的を達成するために、本発明によ
るキャッシュメモリには、他のメモリからのデータの読
み出しを要求する読み出し要求に応答して、アドレスア
レイを起動する第１の起動回路とは別に、該アドレスア
レイが起動された後に、該データアレイを起動する第２
の起動回路が設けられ、上記第２の起動回路は、該アド
レスアレイが起動された後上記ヒットチェックが完了す
る前に上記データアレイを起動する第１の起動動作と、
上記ヒットチェックが完了し上記アドレスアレイがヒッ
トしたことが判明した後に上記データアレイを起動する
第２の起動動作とを動的に切り換えて実行する起動実行
回路を有する。第１の動作はヒットチェックの完了を待
たないので、高速な動作を実現でき、第２の動作は、デ
ータアレイ内のヒットしたウエイのみを起動するので消
費電力が少ない動作を実現できる。

【００１５】より具体的には、上記起動実行回路は、上
記キャッシュメモリの動作を制御するクロック信号が有
するクロック周波数に依存して上記第１、第２の起動動
作を切り換えて実行する回路を有する。これにより、動
作周波数に依存して高速な動作と、低速ではあるが消費
電力が少ない動作を自動的に切り換えることができる。
さらに具体的には、第１、第２の起動回路は、それぞれ
第１のクロック信号、および第１のクロック信号と同じ
周波数を有し、第１のクロック信号に対して所定の位相
だけ遅延した第２のクロック信号に応答してアドレスア
レイ及びデータアレイを起動する。この位相差はこれら
のクロック信号の周波数が変化しても実質的に一定に維
持される。これにより、これらのクロック信号の周波数
が高いときおよび低いときに、上記第１、第２の動作を
行うよう、これらの動作を自動的に切り換えることがで
きる。

【００１６】さらに、本発明のキャッシュメモリの他の
望ましい態様では、アドレスアレイおよびデータアレイ
がそれぞれ複数のウエイに区分され、アドレス情報保持
用のウェイを並行して起動する第１の起動回路とは別
に、アドレス情報の読み出しの起動後、該複数のアドレ
ス情報に対するヒットチェックが完了する前に、複数の
データ保持用のウェイを並行して起動する第２の起動回
路が設けられる。さらに、アドレスアレイでのヒットチ
ェックの結果、いずれか一つのアドレス情報保持用のウ
ェイがヒットしたとき、その一つのアドレス情報保持用
のウェイに対応するいずれか一つのデータ保持用のウェ
イにより読み出されたデータの出力を該一つのデータ保
持用のウェイに指示する出力制御回路が設けられる。デ
ータアレイの複数のウエイが、ヒットチェックが完了す
る前に起動されるので、ヒットチェックが完了した後速
やかに、ヒットしたウエイのデータを速やかに読み出す
ことができる。

【００１７】本発明のさらにより望ましい態様では、上
記第２の起動回路は、該複数のデータ保持用のウェイに
おける読み出しを、ヒットチェックが完了した後に完了
させるようなタイミングに上記複数のデータ保持用のウ
ェイを起動する回路を有し、上記キャッシュメモリは、
ヒットしなかったデータ保持用のウェイに対して、実行
中のデータ読み出し動作の停止を指示する回路をさらに
有する。これにより、ヒットしなかったデータ保持用の
ウエイの動作を直ちに停止できる。この停止により、ヒ
ットしなかったデータ保持用のウエイでの消費電力を低
減できる場合が生じる。

【００１８】

【発明の実施の形態】以下、本発明に係るキャッシュメ
モリを図面に示した発明の実施の形態を参照してさらに
詳細に説明する。

【００１９】＜発明の実施の形態＞ （１）装置の概要 図９は本発明によるキャッシュメモリを用いたマイクロ
プロセッサシステムの一発明の実施の形態を示す。図９
において、８０４はマイクロプロセッサ、８１３は主記
憶装置である。マイクロプロセッサ８０４は、一つの大
規模集積回路（ＬＳＩ）上に形成され、中央処理装置
（ＣＰＵ）８０５と、キャッシュメモリ１０００と、主
記憶インタフェース回路８０９と、クロック信号発生器
８０８を有する。その他の回路は簡単化のために図示し
ていない。

【００２０】キャッシュメモリ１０００は、アドレスア
レイ１００と、データアレイ１０１、アドレスアレイコ
ントローラ１５０、データアレイコントローラ１５１と
からなる。キャッシュメモリ１０００からのデータの読
み出しあるいは書き込みの動作の概略は、従来技術と同
様である。すなわち、ＣＰＵ８０５でメモリアクセス命
令が実行されたときに、メモリ参照アドレスは、アドレ
スバス１４０を介して、キャッシュメモリ１０００に供
給され、メモリアクセス要求が制御バス１６０を介しキ
ャッシュメモリ１０００に供給され、アドレスアレイ１
００はこのメモリ参照アドレスを用いてヒットチェック
を行いヒット線１１１−１１４を介してチェック結果を
データアレイ１０１に供給する。例えば、このメモリア
クセス命令が、主記憶装置８１３からデータを読み出す
ことを要求する命令であるとき、データアレイ１０１
は、線１１１−１１４から供給されたヒットチェック結
果がキャッシュヒットを示しているときに、線１０４か
ら供給されたメモリ参照アドレスに基づいてヒットした
データをデータバス１２２を介してＣＰＵに供給する。
もし、線１１１−１１４から供給されたヒットチェック
が、ミスヒットを示すときに、データアレイ１０１は、
主記憶インタフェース部８０９にメモリ読み出しを要求
する。この要求にしたがって、主記憶装置８１３から読
み出されたデータは、データバス１４０を介してＣＰＵ
へ送られるとともに、データアレイ１０１にも書き込ま
れる。もし、ＣＰＵ８０５で実行された命令がデータ書
き込み命令であるときには、ＣＰＵから出力された書き
込みデータは、データバス１２２を介してデータアレイ
１０１に書き込まれる。

【００２１】本実施の形態では、クロック信号発生器８
０８は、アドレスアレイ１００とデータアレイ１０１に
クロック信号φ１、φ２を与える。クロック信号φ２
は、クロック信号φ１と同じ周波数を有するが、所定の
位相だけクロック信号φ１に対して遅延している。クロ
ック信号発生器８０８は、ＰＬＬ回路（図示せず）を用
いてこれらのクロック信号φ１、φ２を、これらのクロ
ック信号の周波数が変化しても、この位相差を変えない
ように生成する。クロック信号発生器８０８は、線８１
０を経由して、マイクロプロセッサ８０４の外部から与
えられるクロック制御信号にしたがって、発生するクロ
ック信号φ１、φ２の周波数を変更可能に構成されてい
る。さらに、クロック信号発生器８０８は、バス１２
２、１４０、１６０にも接続され、ＣＰＵからこれらの
バスを介して与えられる制御データを保持するレジスタ
（図示せず）を有し、この制御データの値に応じてもク
ロック信号φ１、φ２の周波数を変更可能に構成されて
いる。たとえば、正常の動作時には、これらのクロック
信号の周波数を高くし、マイクロプロセッサ８０４で命
令が実行されていないか、あるいは実行されている命令
数が非常に少なくなったとき、これらのクロック信号の
周波数を低くする。ＰＤＡ（Personal Digital Assista
nts）等の電池で動作する携帯端末に本実施の形態のマ
イクロコンピュータを適用する場合には、アプリケーシ
ョンプログラムの種類や動作状態に応じて、周波数切り
替えを行う。例えば、手書き文字認識、音声認識等の高
性能を要求する処理を実行する場合には、クロックφ
１、φ２の周波数を高くし、通常の動作時にはこれらの
クロックの周波数を低くする。

【００２２】本実施の形態では、これから説明するよう
に、これらのクロック信号の周波数が高いときに、キャ
ッシュメモリ１０００のアクセス時間を短縮し、これら
のクロック信号の周波数が低いときには、キャッシュメ
モリの消費電力を低減するように、キャッシュメモリ１
０００が構成されている。

【００２３】図１は、本発明の一実施の形態である４ウ
ェイセットアソシアティブキャッシュメモリの概略ブロ
ック図である。但し、図には、ＣＰＵからのデータの読
み出し要求あるいはデータの書き込み要求を受信する回
路あるいは主記憶インタフェース回路８０９に読み出し
要求を出力する回路、あるいはそこからデータを受信す
る回路等は簡単化のために示していない。

【００２４】図１において、キャッシュメモリ１０００
は、アドレスアレイ１００、データアレイ１０１、アド
レスアレイコントローラ１５０、データアレイコントロ
ーラ１５１を有する。

【００２５】アドレスアレイ１００は、複数のメモリマ
ット（ウェイとも呼ばれる）１０６とこれらに共通に設
けられたアドレスデコーダ１０５とを有する。さらに、
各ウェイに対応して、プリチャージイコライズ回路１０
７、センスアンプ１０８、比較器１０９を有する。

【００２６】同様にデータアレイ１０１も４つのメモリ
マット（ウェイとも言う）１１８（ウェイ０、ウェイ
１、ウェイ２、ウェイ３）からなり、各ウェイに対応し
て設けられた、アドレスデコーダ１１７、各アドレスデ
コーダ１１７をアドレスアレイ１００内の対応する比較
器１０９の出力により起動するためのＡＮＤゲート１１
５と、プリチャージ・イコライザ回路１１９、センスア
ンプ１２０と、出力バッファ３２１と、データアレイ１
０１の動作を制御するためのいろいろのＡＮＤゲート１
５３から１５５および制御論理回路１１６とを有する。
これらのＡＮＤゲートと制御論理回路は、データアレイ
１０１の各ウェイに対して設けられているが、図では簡
単化のために、ウェイ０に対して設けられたもののみを
示す。

【００２７】アドレスアレイコントローラ１５０は、Ｃ
ＰＵから線１６０を介してメモリアクセス要求φａｃが
与えられたときに、クロック信号φ１に応答してアドレ
スアレイ１００を制御するいろいろの信号を生成する。
データアレイコントローラ１５１は、このメモリアクセ
ス要求φａｃが与えられたときに、このクロック信号φ
１とφ２に応答してデータアレイ１０１を制御するいろ
いろの信号を生成する。アドレスアレイコントローラ１
５０とデータアレイコントローラ１５１は、クロック信
号φ１、φ２の周波数が変化したときでも、そこで生成
するいろいろの制御信号と、これらのクロック信号との
位相差が変わらないように、これらの制御信号を生成す
る。図６、図７は、は、いずれもクロック信号φ１、φ
２の周波数が高い場合におけるこれらの回路の主要な信
号のタイムチャートである。とくに、図６は、クロック
信号φ１、φ２の周波数がかなり高い場合、すなわち、
後述する限界周波数４０ＭＨｚより高い場合、例えば、
６０ＭＨｚの場合であり、図７は、クロック信号φ１、
φ２の周波数が比較的高い場合、すなわち、限界周波数
４０ＭＨｚより少し高い場合、例えば、５０ＭＨｚの場
合である。図８は、クロック信号φ１、φ２の周波数が
かなり低い場合、すなわち、限界周波数より低い場合、
例えば、１０ＭＨｚの場合におけるこれらの回路の主要
な信号のタイムチャートである。これらの図において、
破線で示されているのはキャッシュミスを起こすウェイ
の動作波形であり、実線で示されているのはヒットする
ウェイの動作波形である。また、アスタリスク（＊）が
ついた信号は、アスタリスクが付いていない信号をＡＮ
Ｄゲート１１５、１５３−１５５、出力バッファ制御論
理１１６のいずれかによりヒット信号φｈｉｔと論理積
を取った後の信号を示す。ここで低い周波数とは、例え
ば、マイクロプロセッサ８０４が待機状態にあるとき
に、消費電力を減らすために使用される周波数である。
したがって、この場合には図８に示すクロック信号の周
期は、図６あるいは図７に示すクロック信号の周期より
はるかに低いが、図８では、簡単化のために、時間軸の
長さは図６あるいは図７より拡大して示している。

【００２８】本実施の形態では、上記ＡＮＤゲート１６
０、１１５、１５２−１５５および１１６ｂとにより、
データアレイ１０１の各ウェイの起動時期および起動の
終了時期を制御しているところに特徴がある。

【００２９】本実施の形態では、これらのタイムチャー
トからも分かるように、次のような工夫がされている。

【００３０】（ａ）クロック周波数が高いときには、ア
ドレスアレイ１００の各ウェイの比較器１０９により出
力されるヒットチェック信号φｈｉｔが確定する時刻よ
りも、データアレイのウェイの動作時間以上前の時刻
に、データアレイの全てのウエイを起動可能なように、
クロック信号φ２および他の制御信号とクロック信号φ
２の位相差が決められている。

【００３１】すなわち、第２クロック信号φ２は、第１
クロック信号φ１より９０度遅延した位相差を有し、ク
ロック信号φ１の周波数が限界周波数、例えば、４０Ｍ
Ｈｚより高い場合には、クロック信号φ１とφ２の時間
差が少なくなり、図６あるいは図７に示すように、アド
レスアレイのヒット信号φｈｉｔの立ち下がりが始まる
よりも、早く立ち上がるようなる。それにより、各比較
器１０９によるヒットチェック信号φｈｉｔが確定した
時点で、ヒットしたウェイに対応するデータアレイのウ
ェイのデータが、直ちに出力バッファ１２１からデータ
線１２２に出力されるので、キャッシュメモリを参照す
るに要する時間を図３に示した参考技術と同様に少なく
出来る。なお、この限界周波数は、装置の構造に依存す
る値であり、ここではあくまで一例である。以下におい
て挙げる他の周波数の数値例も同様である。

【００３２】なお、比較器１０９は、比較結果φｈｉｔ
が確定する前に、第２クロック信号φ２でもってデータ
アレイ１０１を起動可能にするために、アドレスアレイ
１００の各ウェイの比較器１０９は、その出力φｈｉｔ
を、その比較器での比較が確定するまでは、ハイレベル
に維持し（いわゆる、ノーマリハイに維持し）、比較の
結果、その比較器で一致が検出されたときには、その出
力φｈｉｔをそのままハイレベルに維持し、一致が検出
されなかったときには、その出力φｈｉｔをローレベル
に落とすように構成されている。この点でこの比較器
は、図２に記載した従来技術による比較器あるいは図３
に記載した参考技術による比較器と異なる。

【００３３】（ｂ）本実施の形態では、アドレスアレイ
１００のミスヒットしたウェイに対応するデータアレイ
１０１のウェイの動作を直ちに停止する。このとき、ア
ドレスアレイ１００でのヒットチェックが完了するタイ
ミングにデータアレイ１０１の動作がどこまで進んでい
るかにより、データアレイの消費電力が異なる。後に説
明するように、データアレイ１０１内のセンスアンプ１
２０（図５）が起動される前に、ヒットチェックの結果
が判明した場合には、このセンスアンプ１２０は起動さ
れなくなるので、データアレイ１０１での消費電力が、
図３に示した参考技術に比べて減る。また、センスアン
プが１２０が起動された直後、データアレイ１０１のデ
ータ線５０２（図５）の電位が十分変化する前にヒット
チェックの結果が判明した場合でも、データ線５０２を
完全に充電する必要がなくなるので、それだけ消費電力
が減る。

【００３４】アドレスアレイ１００とデータアレイ１０
１の起動の時間差は、第１、第２クロック信号の周波数
により変わるので、データアレイ１０１の消費電力はク
ロック周波数により異なることになる。具体的には、ク
ロック周波数が、上記限界周波数よりかなり高い場合、
例えば、６０ＭＨｚの場合、図６に示すように、アドレ
スアレイ１００とデータアレイ１０１の起動の時間差が
小さくなり、ヒットチェックが完了した時点では、デー
タアレイ１０１のセンスアンプ１２０は動作をほぼ完了
し、データ線５０２の電位の変化も完了している。従っ
て、このような高い周波数に対しては、データアレイ１
０１の消費電力は、図３に示した参考技術の場合に比べ
て大きくは減らない。一方、クロック周波数が上記限界
周波数より少し高い場合、例えば、５０ＭＨｚの場合で
は、図７に示すように、データアレイ１０１のセンスア
ンプ１２０が起動される前にヒットチェックが完了する
ので、消費電力が図３の場合より小さくなる。

【００３５】（ｃ）一方、クロック信号φ１の周波数が
十分低いときには、クロック信号φ１とφ２の時間差が
大きくなり、図８に示すように、クロック信号φ２の立
上りは、φｈｉｔの立ち下がり時刻より遅くなる。この
結果、データアレイの４つのウェイのうち、ヒットした
ウェイのみが起動されることになる。このため、データ
アレイ１０１の立ち上がり時間は遅くなるが、むしろ消
費電力が低くなる。

【００３６】（ｄ）クロック信号φ１、φ２の周波数が
高いときの上記した高速動作をするか、あるいは、クロ
ック信号φ１、φ２の周波数が低いときの上記した消費
電力が低い動作をするかは、クロック信号φ２および他
の制御信号が出力されるタイミングとアドレスアレイ１
００からヒット信号φｈｉｔが出力されるタイミングに
依存するので、結局、クロック信号φ１、φ２の周波数
に応じて消費電力が自動的に変わることになる。

【００３７】以下、図１の回路の詳細とその動作を説明
する。

【００３８】（２）アドレスアレイ１００ 図４はアドレスアレイ１００の内、一つのウェイに関す
る部分の詳細を示す図である。他のウェイも図４と同様
である。図において、アドレスアレイ１００を構成する
メモリマット１０６には、マトリックス上にメモリセル
４０１が配置され、各行のメモリセル４０１は、その行
に対して設けたワード線４１８に接続され、各列のメモ
リセルは一対のビット線４０２に接続されている。

【００３９】アドレスデコーダ１０５には、ＣＰＵから
アドレスバス１４０を介して与えられるメモリ参照アド
レスのうち、線１０４を介して中位のアドレスＡｍが与
えられる。アドレスデコーダ１０５はこの中位のアドレ
スＡｍに応答して、メモリマット１０６のワード線４１
８を選択的に駆動する。但し、この駆動は、第１のクロ
ック信号φ１とＣＰＵから与えられるメモリアクセス要
求φａｃがともにＡＮＤゲート１６１に入力され、この
ＡＮＤゲート１６１の出力がハイレベルになったときか
ら開始する。選択されたワード線の電位は、図６図７あ
るいは図８に示すワード信号φｗｄ１で示されるように
変化する。この選択されたワード線に接続されたメモリ
セル４０１に記憶された信号が、それぞれのメモリセル
４０１に接続された一対のビット線４０２に供給され、
後にセンスアンプ１０８により増幅される。

【００４０】プリチャージ・イコライズ回路１０７は、
各列ごとに設けた複数の金属酸化膜半導体（ＭＯＳ）ト
ランジスタ回路からなり、それぞれは、対応する列に属
する一対のビット線をプリチャージするための一対のＰ
型ＭＯＳトランジスタと、その一対のビット線の電位を
同一の値に設定するためのＰ型ＭＯＳトランジスタとか
らなる。これらのＭＯＳトランジスタ回路は、線４０３
を介して与えられるプリチャージ・イコライズ制御信号
φｐｃ１により起動される。図６、図７あるいは図８に
示されるように、本実施の形態では、メモリセルの記憶
信号を読み出す前に各列のビット線対をプリチャージす
るように、ワード線信号φｗｄ１の立上りより先に、プ
リチャージ・イコライズ制御信号φｐｃ１が立ち上がる
ように設計されている。

【００４１】センスアンプ１０８は、それぞれ一つの列
に対して設けられた一対のビット線の電位を差動で増幅
して、一方をハイレベルに、他方をローレベルに変化さ
せる複数のＣＭＯＳトランジスタ回路からなる。これら
のＣＭＯＳトランジスタ回路は、線４０４を介して与え
られるセンスアンプ制御信号φｓａ１により起動され
る。

【００４２】比較器１０９では、センスアンプ１０８に
より増幅された各列に対するビット線対の電圧をインバ
ータ４２０が反転し、信号取込み用のＮ型ＭＯＳトラン
ジスタ４２１を介して、二つのインバータからなるラッ
チ４１４がこの反転された信号を取り込み、各列のビッ
ト線対の一対の信号は、このラッチ４１４に接続された
一対のラッチ信号線４３０の電位として保持される。こ
のラッチ制御用Ｎ型ＭＯＳトランジスタ４２１は、線４
０５を介してアドレスアレイコントローラ１５０より与
えられるラッチ制御信号φｌｔ１によりオンにされる。

【００４３】さらに、各列に対して設けられた比較用Ｃ
ＭＯＳトランジスタ回路４１７が、その列に対する一対
のラッチ信号線４３０上の信号と、線１１０を介してク
ロック信号φ１に同期して与えられる、メモリ参照アド
レスの内の上位アドレスＡｕの対応するビットとを比較
して、比較の結果一致が検出されたときには、その列に
対応して設けられたＮＯＲゲート４１６にハイレベルの
信号を供給する。このＮＯＲゲート４１６には、比較器
制御信号φｃｐが線４０８を介してアドレスアレイコン
トローラ１５０から供給され、この信号φｃｐは、比較
用ＣＭＯＳトランジスタ回路４１７の出力にＮＯＲゲー
ト４１６が応答すべきタイミングで、ローレベルになる
信号である。したがって、このＮＯＲゲート４１６の出
力は、比較用ＣＭＯＳトランジスタ回路４１７で一致が
検出された場合にはローレベルとなるが、一致が検出さ
れなかったときには、ハイレベルのままである。

【００４４】各列のＮＯＲゲート４１６はさらにその列
に対応して設けられたディスチャージ用Ｎ型ＭＯＳトラ
ンジスタ４１５のゲートに供給される。複数の列に各々
に対して設けられたディスチャージ用のＭＯＳトランジ
スタ４１５のドレインは、これらの列に共通な比較結果
出力線４１３に接続されている。ＰＭＯＳトランジスタ
４１２が、線４０９から与えられるプリチャージ制御信
号φｐｃ２に応答して、上記比較の動作より前にこの比
較結果出力線４１３をプリチャージするように構成され
ている。４１０は、リーク電流補償用のＰ型ＭＯＳトラ
ンジスタである。複数の列に設けられた複数のディスチ
ャージ用Ｎ型ＭＯＳトランジスタ４１５は、共通の信号
線４１３とともにＮＯＲ回路を構成する。したがって、
上記比較器制信号φｃｐがローレベルになったときに
は、いずれかの列に対する比較用ＣＭＯＳトランジスタ
回路４１７で不一致が検出されたときには、この共通の
信号線はローレベルにディスチャージされる。

【００４５】この比較結果出力線４１３の電圧は、イン
バータ４１１ａと、信号取り込み用のＮ型ＭＯＳトラン
ジスタ４１１ｂに供給される。このトランジスタ４１１
ｂは、線４０６を介してラッチ制御信号φｌｔ２がアド
レスアレイコントローラ１５０から与えられたときにオ
ンになり、二つのインバータ４１１ｃ、４１１ｄの並列
接続からなるラッチ４１１は、比較結果出力線４１３の
電位を取り込み、取り込まれた信号は、インバータ４１
１ｃで反転されて、線１１１にφｈｉｔとして出力され
る。この出力φｈｉｔは、比較結果出力線４１３の電位
を二つのインバータ４１１ａ、４１１ｃにより２度反転
した信号に相当するので、各列の比較器４１７での比較
が実行される前には、信号φｈｉｔはハイレベルであ
る。各列の比較器で比較が実行された後は、全ての列に
おいて一致が検出されたときには、信号φｈｉｔはハイ
レベルのままであり、いずれかの列において不一致が検
出されたときには、信号φｈｉｔはローレベルに低下す
る。このように、本実施の形態では、アドレス比較が確
定する前には、ラッチ４１１により、比較結果出力線４
１３のプリチャージ時のハイレベルを出力し、比較結果
が確定した後は、比較結果が一致であるか不一致である
かに応じてハイレベルあるいはローレベルを出力するよ
うに構成されているところに特徴がある。

【００４６】図６に示すように、クロック信号φ１の周
波数がかなり高いとき、すなわち前述の限界周波数より
かなり高い場合、例えば、６０ＭＨｚの場合には、ヒッ
ト信号φｈｉｔは、第１クロック信号φ１の立上り後、
約４分の３周期経過したときに確定している。さらに、
図７に示すように、クロック信号φ１の周波数が比較的
高いとき、すなわち前述の限界周波数より少し高い場
合、例えば、５０ＭＨｚの場合には、ヒット信号φｈｉ
ｔは、第１クロック信号φ１の立上り後、約２分の１周
期経過したときに確定している。一方、図８に示すよう
に、クロック信号φ１の周波数が比較的低いとき、すな
わち、限界周波数よりかなり低い場合、例えば、１０Ｍ
Ｈｚの場合には、ヒット信号φｈｉｔは、第１クロック
信号訳φ１の立上り後、約４分の１周期経過したときに
確定している。

【００４７】（３）データアレイ１０１ （３ａ）回路構成 図５はデータアレイ１０１の回路図である。図には、一
つのウェイに対応する部分のみを示すが、他のウェイに
関連する部分も同様の構造からなる。図において、１１
８はメモリマット、５０１はメモリセル、５０２は一対
のビット線、５０９はワード線、１１７はアドレスデコ
ーダ、１１９はプリチャージ・イコライズ回路、１２０
はセンスアンプである。これらの要素の構造と動作はア
ドレスアレイ１００の対応するものと同じである。した
がって、これらの要素の説明は省略する。さらに、図５
において、１２１は出力バッファ、１１６は出力バッフ
ァ制御論理、１１５、１５３、１５４、１５５はＡＮＤ
ゲートであり、これらはアドレスアレイ１００には使用
されていないものである。

【００４８】ＡＮＤゲート１１５は、線１０３を介して
クロック発生器から与えられる第２クロック信号φ２と
ＣＰＵからのメモリアクセス要求φａｃとが入力される
ＡＮＤゲート１６２の出力と、対応するウェイに対する
ヒット信号φｈｉｔとに応答して、アドレスデコーダ１
１７を起動するもので、アドレスデコーダ１１７は、起
動されると線１０４より供給される中位アドレスＡｍに
応答して、いずれかのワード線を選択的に起動する。

【００４９】ＡＮＤゲート１５３は、データアレイコン
トローラ１５１から線５０３を介して与えられるプリチ
ャージ・イコライズ制御信号φｐｃ３を、ヒット信号φ
ｈｉｔに応答して、プリチャージ・イコライズ回路１１
９に線５０３ａを介して供給するためのものである。

【００５０】ＡＮＤゲート１５４は、データアレイコン
トローラ１５１から線５０４与えられるセンスアンプ制
御信号φｓａ２を、ヒット信号φｈｉｔに応答して、セ
ンスアンプ回路１２０に線５０４ａを介して供給するた
めのものである。ＡＮＤゲート１５５は、データアレイ
コントローラ１５１から線５０５を介して与えられるラ
ッチ制御信号φｌｔ３を、ヒット信号φｈｉｔに応答し
て、出力バッファ１２１に線５０５ａを介して供給する
ためのものである。

【００５１】出力バッファ１２１は、各列のメモリセル
に対応して設けられ、その列に対して検出された信号を
ラッチする回路５０７からなり、このラッチ回路５０７
は、具体的には各列の一つのビット線に接続された第１
のインバータ５０７ａと、信号取り込み用のＮ型ＭＯＳ
トランジスタ５０７ｂと、取り込んだ信号を保持する一
対のインバータ５０７ｃ、５０７ｄと、さらにその一対
のインバータに保持された信号を線１２２に出力するの
を制御する出力制御用のインバータ５０７ｅとよりな
る。

【００５２】さらに、出力バッファ制御論理１１６は、
線５０６でもって出力バッファ１２１に接続され、アド
レスアレイ１００内の４つのウェイの内、図示している
一つのェイに対応するウェイがヒットし、他のウェイが
ミスヒットしたときに、図示しているデータアレイ１０
１のウェイの出力バッファ１２１からデータを出力線１
２２に出力するように、出力バッファ１２１を制御す
る。具体的には、データアレイコントローラ１５１から
線５０６を経由して与えられる出力バッファ制御信号φ
ｂｄを、図示しているウェイに関するヒット信号φｈｉ
ｔに応答して出力バッファ１２１に供給するためのＡＮ
Ｄゲート１１６ｂと、他のウェイのいずれもがヒットし
ていないことを検出するための、それらの他のウェイに
関するヒットチェック信号φｈｉｔのＮＯＲゲート１１
６ａとよりなり、このＮＯＲゲートの出力がハイのとき
には、このＮＯＲゲートの出力でもって、ＡＮＤゲート
１１６ｂから出力バッファ制御信号φｂｄが転送される
のを禁止している。

【００５３】（３ｂ）高速動作 本実施の形態では、すでに述べたように、ヒット信号φ
ｈｉｔは、アドレスアレイでの比較が確定するまでは、
実際にヒットしたときにこの信号が持つべきハイレベル
となっている。本実施の形態では、第２クロック信号φ
２として、第１クロック信号φ１より４分の一周期遅延
したクロック信号を使用する。図６または図７に示すよ
うに、クロック周波数が比較的高い場合、クロック信号
φ２が与えられた時点では、ヒット信号φｈｉｔはいず
れのウェイに対してもまだハイレベルのままであるの
で、データアレイ１０１の全てのウェイが起動される。
その後、プリチャージ・イコライズ制御信号φｐｃ３
が、ゲート１５３を経由してプリチャージ・イコライズ
回路１１９に供給され、その後、選択されたワード線の
電圧φｗｄ２が上昇する。さらにセンスアンプ制御信号
φｓａ２とラッチ制御信号φｌｔ３もそれぞれゲート１
５４、１５５を経由してセンスアンプ１２０、出力バッ
ファ１２１に供給され、出力バッファ１２１は選択され
たワード線から読み出された情報をラッチする。本実施
の形態ではこれらの動作はヒット信号φｈｉｔが確定す
る前に行われ、各ウェイでラッチされた信号を、ヒット
信号φｈｉｔが出力された時点で、すぐに利用可能にし
ている。

【００５４】その際、各ウェイの出力バッファ１２１に
ラッチされた読み出しデータのうち、ヒットされたウェ
イに対する読み出しデータだけが出力線１２２に出力さ
れるように、出力バッファ制御論理１１６が働く。すな
わち、各ウェイの出力バッファ制御論理１１６内のＮＯ
Ｒゲート１１６ａは、他のウェイに対するヒット信号φ
ｈｉｔがすべてローのときにハイとなる。しかるに、す
でに述べたように、ヒットチェックが確定する前は、全
てのウェイのヒット信号φｈｉｔはハイレベルにある。
したがって、全てのウェイのＮＯＲゲート１１６ａの出
力はローレベルにある。したがって、この状態では、デ
ータアレイコントローラ１５１から出力バッファ制御信
号φｂｄを供給されても、ＡＮＤゲート１１６ｂはオフ
のままであり、いずれのウェイの出力バッファからも読
み出しデータは出力されない。したがって、図６に示す
ような、比較的高い周波数のクロック信号を使用してい
る場合には、データアレイコントローラ１５１は、アド
レスアレイ１００でのヒットチェックが終了する直後
に、出力バッファ制御信号φｂｄを供給するように構成
されている。アドレスアレイ１００でのヒットチェック
の結果、ヒット信号φｈｉｔが確定すると、ヒットした
ウェイ、例えば、ウェイ０に対するヒット信号φｈｉｔ
はハイのままであり、ミスヒットしたウェイ、例えば、
ウェイ１から３に対するヒット信号φｈｉｔは全てロー
になる。したがって、データアレイ１０１のウェイ０の
出力バッファ制御論理１１６のＮＯＲゲートの出力はハ
イとなり、出力バッファ制御信号φｂｄがＡＮＤゲート
１１６ｂを経て、出力制御用インバータ５０７ｅに線５
０６ａを介して供給され、このヒットしたウェイ０の出
力バッファ１２１のみから読み出しデータが線１２２に
出力される。アドレスアレイ１００の各ウェイによって
ヒット信号φｈｉｔが出力されるタイミングがバラつい
ても以上の動作が正常に行われると言う効果もある。

【００５５】さらに、ヒットしたウェイでは、ヒット信
号φｈｉｔはハイのままであるので、ＡＮＤゲート１１
５、１５３、１５４、１５５はオンしたままであり、こ
のウェイの回路の動作は変わらない。しかるに、ヒット
しなかったウェイでは、ヒット信号φｈｉｔがローにな
るため、これらのＡＮＤゲートがオフになる。このため
ため、プリチャージ・イコライザ回路１１９、センスア
ンプ１２０、出力バッファ１２１はその動作を停止す
る。なお、以上から明らかなように、アドレスアレイ１
００がヒットしなかったときは、すなわちそのアドレス
アレイ１００のいずれのウエイもヒットしなかったとき
は、いずれのウエイもヒット信号φｈｉｔをローにす
る。このときに、データアレイ１０１の全てのウエイは
動作を停止するので、データアレイ１０１はデータを出
力することはない。このように、アドレスアレイ１００
のミスヒットしたウェイに対応するデータアレイ１０１
のウェイの動作を直ちに停止したときのデータアレイ１
０１の消費電力は、アドレスアレイ１００でのヒットチ
ェックが完了するタイミングまでにデータアレイ１０１
の動作がどこまで進んでいるかにより異なる。図６に示
したように、クロック周波数が、上記限界周波数よりか
なり高い場合、例えば、６０ＭＨｚの場合、アドレスア
レイ１００とデータアレイ１０１の起動の時間差が小さ
くなり、ヒットチェックが完了した時点では、データア
レイ１０１のセンスアンプ１２０は動作をほぼ完了し、
データ線５０２の電位の変化も完了している。従って、
このような高い周波数に対しては、データアレイ１０１
の消費電力は、図３に示した参考技術の場合に比べて大
きくは減らない。一方、図７に示したように、クロック
周波数が上記限界周波数より少し高い場合、例えば、５
０ＭＨｚの場合では、データアレイ１０１のセンスアン
プ１２０が起動される前にヒットチェックが完了するの
で、このセンスアンプによる消費電力が生じない。それ
だけ図３の場合より消費電力が小さくなる。なお、クロ
ック周波数の値が５０ＭＨｚと４０ＭＨｚの間の場合、
センスアンプ１２０が起動された後、データアレイ１０
１のデータ線５０２の電位が十分変化する前にヒットチ
ェックの結果が判明することが生じ得る。この場合で
も、データ線５０２を完全に充電する必要がなくなるの
で、それだけ消費電力が減る。このように、本実施の形
態では、使用するクロック周波数が適当な値を有する場
合、比較的高速で、しかも消費電力も低減した動作を実
現できる。

【００５６】以上から分かるように、本実施の形態のキ
ャッシュメモリのアクセス時間は第１クロック信号φ１
のアサート時刻から第２クロック信号φ２のアサート時
刻までの時間と、データアレイ１０１のアクセス時間と
の和となり、前者の時間はアドレスアレイの動作時間よ
り短く出来るので、動作周波数が高い場合には本実施の
形態のキャッシュメモリは高速に動作することになる。

【００５７】（３ｃ）低速動作 図８の場合、図６あるいは図７と異なり特徴的な点はア
ドレスアレイ１００におけるアドレスと上位アドレスＡ
ｕの比較結果が確定した後に第２クロック信号φ２がア
サートされていることである。アドレスアレイ１００
は、図６、図７の場合と同様のシーケンスで動作を行
い、データアレイ１０１に対してヒット信号φｈｉｔを
出力する。この時データアレイ１０１は、クロック信号
φ２がまだアサートされていないため起動されていな
い。データアレイ１０１のアドレスデコーダ１１７はク
ロック信号φ２とヒット信号φｈｉｔの論理積により制
御されているため、やがてクロック信号φ２がアサート
されるとデータアレイ１０１はφｈｉｔ がアサートさ
れているウェイ、つまりヒットしたウェイのみ起動され
ることとなる。

【００５８】クロック信号φ２がアサートされ、中位ア
ドレスＡｍに対応したワード線５０９が選択されると、
メモリセル５０１からデータが読み出され、ビット線５
０２によってセンスアンプ１２０に伝えられる。センス
アンプ制御信号φｓａ２を図８に示すタイミングで与え
ることにより、ビット線５０２上のデータは増幅され、
ラッチ５０７へと伝えられる。そして、ラッチ制御信号
φｌｔ３を図８のタイミングで与えることにより、読み
出したデータをこのラッチ５０７にラッチする。さらに
出力バッファ制御信号φｂｄを図８のタイミングで与え
ることにより読み出したデータ１２２を外部へ出力す
る。ただしこの場合は、データアレイ起動時刻以前にヒ
ット信号φｈｉｔが確定しているため、アドレスデコー
ダ１１７以降の全ての回路はヒットした１ウェイのみが
動作することになる。したがって、動作周波数が低い場
合には、データアレイ１０１はヒットしたウェイのみが
動作するため、消費電力が少なくて済む。結局、第１、
第２のクロックの位相差を一定に維持したまま、これら
のクロック信号の周波数を低減することにより、データ
アレイ１０１をヒット信号φｈｉｔが確定した後に起動
するすることができる。逆に言えば、第１、第２のクロ
ックの周波数が所定の値、例えば、１０ＭＨｚにおい
て、データアレイ１０１をこのようなタイミングで起動
できるように、それらのクロック信号の間の位相差をを
決める必要がある。

【００５９】以上より分かるように、本実施の形態で示
したキャッシュメモリは、動作周波数がかなり高い時は
高速動作をし、さらに、動作周波数がかなり低い時は低
消費電力動作をする。しかもこの２種類の動作モードの
切り替えは自動的に行なわせることができる。さらに、
動作周波数が比較的高い時は、比較的高速動作をし、か
つ、消費電力も減らせる。

【００６０】＜変形例＞ （１）上記実施の形態では４ウェイセットアソシアティ
ブキャッシュメモリを示したが、本発明は４ウェイのみ
ならず他の複数のウェイからなるキャッシュメモリある
いは一つのウエイのみからなるキャッシュメモリに対し
ても有効である。

【００６１】（２）上記実施の形態では、アドレスアレ
イ１００および中央処理装置８０５に対しクロック信号
φ１を供給し、データアレイ１０１に対しクロック信号
φ１とは異なる位相のクロック信号φ２を供給している
が、アドレスアレイ１００に対しクロック信号φ１を供
給し、中央処理装置８０５およびデータアレイ１０１に
対しクロック信号φ１とは異なる位相のクロック信号φ
２を供給しても本発明の効果は損なわれることはない。

【００６２】（３）上記実施の形態は、マイクロプロセ
ッサ上のキャッシュメモリに本発明を適しているが、本
発明は、マイクロプロセッサ以外の装置に使用するキャ
ッシュメモリにも適用可能である。

【００６３】

【発明の効果】本発明によれば、高速動作が可能で、し
かも低速動作時には消費電力を軽減できるキャッシュメ
モリが得られる。また、適当にクロック周波数を選べ
ば、比較的高速で、かつ、低消費電力で動作できるキャ
ッシュメモリが得られる。

【図面の簡単な説明】

【図１】本発明によるキャッシュメモリの概略構成図で
ある。

【図２】従来技術によるキャッシュメモリの概略構成図
である。

【図３】従来技術から考え得るキャッシュメモリの概略
構成図である。

【図４】図１の装置に使用するアドレスアレイの回路図
である。

【図５】図１の装置に使用するデータアレイの回路図で
ある。

【図６】図１の装置の、動作周波数がかなり高いときの
タイミングチャートである。

【図７】図１の装置の、動作周波数が比較的高いときの
タイミングチャートである。

【図８】図１の装置の、動作周波数が低いときのタイミ
ングチャートである。

【図９】図１の装置を使用したマイクロプロセッサの概
略回路構成図である。

【符号の説明】

４０１・・・メモリセル、４０２・・・ビット線、４０
３・・・プリチャージ・イコライズ制御信号、４０４・
・・センスアンプ制御信号、４０５・・・ラッチ制御信
号、４０６・・・出力バッファ制御信号、４０８・・・
比較器制御信号、４０９・・・比較器プリチャージ制御
信号、４１０・・・リーク電流補償用ＭＯＳトランジス
タ、４１１・・・比較結果保持用ラッチ、４１２・・・
比較器プリチャージ用ＭＯＳトランジスタ、４１４・・
・読み出しデータラッチ、４１５・・・ＮＯＲ線から電
荷を引き抜くためのＭＯＳトランジスタ、４１６・・・
比較動作制御用ＮＯＲゲート、４１７・・・比較回路、
４１８・・・ワード線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 則末 勝博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 成田 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西本 順一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 永田 誠一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉岡 真一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (23)

【特許請求の範囲】
1. 【請求項１】それぞれが他のメモリ内のデータに対応す
   る複数のデータを保持するデータアレイと、 該保持された複数のデータに対する、該他のメモリのア
   ドレスに関連するアドレス情報を保持するアドレスアレ
   イと、 該他のメモリからのデータの読み出しを要求する読み出
   し要求に応答して、該読み出し要求が指定する読み出し
   アドレスに関連するアドレス情報を読み出すために該ア
   ドレスアレイを起動する第１の起動回路と、 該アドレスアレイから読み出されたアドレス情報に基づ
   いて該読み出しアドレスのヒットチェックを実行するヒ
   ットチェック回路と、該アドレスアレイが起動された後
   に、該読み出しアドレスに関連するデータを 読み出すために該データアレイを起動する第２の起動回
   路と、 該ヒットチェックの結果、該アドレスアレイがヒットし
   たと判定されたことに応答して、上記データアレイの上
   記起動により読み出される上記関連するデータの出力を
   該データアレイに指示する出力制御回路とを有し、 上記第２の起動回路は、該アドレスアレイが起動された
   後上記ヒットチェックが完了する前に上記データアレイ
   を起動する第１の起動動作と、上記ヒットチェックが完
   了し上記アドレスアレイがヒットしたことが判明した後
   に上記データアレイを起動する第２の起動動作とを動的
   に切り換えて実行する起動実行回路を有するキャッシュ
   メモリ。
2. 【請求項２】上記起動実行回路は、上記キャッシュメモ
   リの動作を制御するクロック信号が有するクロック周波
   数に依存して上記第１、第２の起動動作を切り換えて実
   行する回路を有する請求項１記載のキャッシュメモリ。
3. 【請求項３】上記起動実行回路内の上記回路は、上記ク
   ロック周波数が相対的に高い第１の周波数であるときに
   は、上記第１の起動動作を実行し、上記クロック周波数
   が相対的に低い第２の周波数であるときには、上記第２
   の起動動作を実行する回路を有する請求項２記載のキャ
   ッシュメモリ。
4. 【請求項４】上記第１の起動回路は、上記キャッシュメ
   モリの動作を制御するクロック信号と該読み出し要求と
   の組に応答して該アドレスアレイを起動する回路を有
   し、 該第２の起動回路は、該クロック信号と同じクロック周
   波数を有し、かつ、そのクロック信号に対して所定の位
   相差だけ遅れた他のクロック信号に応答して、上記アド
   レスアレイの起動後に上記データアレイを起動し、もっ
   て上記データアレイを起動するタイミングを、上記クロ
   ック周波数と上記所定の位相差に依存して、上記ヒット
   チェックの完了前もしくは完了後に変化させる回路を有
   し、 上記クロック周波数が第１の相対的に高い周波数である
   ときには上記データアレイを起動するタイミングが該ヒ
   ットチェックが完了する前に位置し、上記クロック周波
   数が第２の相対的に低い周波数であるときには上記デー
   タアレイを起動するタイミングが該ヒットチェックが完
   了した後に位置するように、上記所定の位相差が定めら
   れている請求項１記載のキャッシュメモリ。
5. 【請求項５】上記クロック周波数が上記第１の相対的に
   高い周波数であるときには、上記データアレイを起動す
   る上記タイミングが、上記データアレイによるデータの
   読み出しを該ヒットチェックが完了した後に完了させる
   タイミングとなるように、上記位相差が定められている
   請求項４記載のキャッシュメモリ。
6. 【請求項６】上記クロック周波数が上記第１の相対的に
   高い周波数である場合において、該ヒットチェックによ
   り該アドレスアレイがヒットしなかったと判定されたと
   きには、実行中のデータ読み出し動作の中止を該データ
   アレイに指示する回路をさらに有する請求項５記載のキ
   ャッシュメモリ。
7. 【請求項７】上記クロック周波数が上記第１の相対的に
   高い周波数よりさらに高い第３の周波数であるときに
   は、上記データアレイを起動する上記タイミングが、上
   記データアレイによるデータの読み出しを該ヒットチェ
   ックが完了する前に完了させるタイミングとなるよう
   に、上記位相差が定められている請求項４記載のキャッ
   シュメモリ。
8. 【請求項８】該データアレイは、それぞれが該他のメモ
   リに保持されたデータの写である複数のデータをそれぞ
   れ保持する複数のデータ保持用のウエイに区分され、 該アドレスアレイは、該複数のデータ保持用のウェイの
   一つにそれぞれ対応して設けられ、それぞれ対応するデ
   ータ保持用のウェイに保持された複数のデータの、該他
   のメモリのメモリアドレスに関連するアドレス情報を保
   持する複数のアドレス情報保持用のウェイに区分され、 上記第１の起動回路は、該読み出し要求と該クロック信
   号との組に応答して、該複数のアドレス情報保持用のウ
   ェイを互いに並行して起動する回路を有し、 上記ヒットチェック回路は、上記複数のアドレス情報保
   持用のウェイから読み出された複数のアドレス情報のそ
   れぞれと該読み出しアドレスとのヒットチェックを互い
   に並行に実行する回路を有し、 上記第１の起動動作は、上記複数のアドレス情報保持用
   のウェイのそれぞれに対するヒットチェックの終了前に
   上記複数のデータ保持用のウエイを互いに並列に起動す
   る動作であり、 上記第２の起動動作は、上記複数のアドレス情報保持用
   のウェイのそれぞれに対するヒットチェックが完了し、
   いずれか一つのアドレス情報保持用のウェイがヒットし
   たと判定された後に、該一つのアドレス情報保持用のウ
   ェイに対応する一つのデータ保持用のウエイを選択的に
   起動する動作である請求項４記載のキャッシュメモリ。
9. 【請求項９】上記クロック周波数が上記第１の相対的に
   高い周波数であるときには、上記データアレイを起動す
   る上記タイミングが、各データ保持用のウエイによるデ
   ータの読み出しが、対応するアドレス情報保持用のウエ
   イに対する該ヒットチェックが完了した後に完了させる
   タイミングとなるように、上記位相差が定められ、 上記クロック周波数が上記第１の相対的に高い周波数で
   ある場合において、いずれかのアドレス情報保持用のウ
   エイに対する該ヒットチェック回路により該アドレス情
   報保持用のウエイがヒットしなかったと判定されたとき
   には、該アドレス情報保持用のウエイに対応するデータ
   保持用のウエイに対して、実行中のデータ読み出し動作
   の中止を指示する回路をさらに有する請求項８記載のキ
   ャッシュメモリ。
10. 【請求項１０】上記クロック周波数が上記第１の相対的
    に高い周波数より高い第３の周波数であるときには、上
    記データアレイを起動する上記タイミングが、上記デー
    タアレイによるデータの読み出しが該ヒットチェックが
    完了する前に完了させるタイミングとなるように、上記
    位相差が定められている請求項８記載のキャッシュメモ
    リ。
11. 【請求項１１】それぞれが他のメモリに保持されたデー
    タの写である複数のデータをそれぞれ保持する複数のデ
    ータ保持用のウエイに区分されたデータアレイと、 該複数のデータ保持用のウェイの一つにそれぞれ対応し
    て設けられ、それぞれ対応するデータ保持用のウェイに
    保持された複数のデータの、該他のメモリのメモリアド
    レスに関連するアドレス情報を保持する複数のアドレス
    情報保持用のウェイに区分されたアドレスアレイと、 該他のメモリからのデータの読み出しを要求するデータ
    読み出し要求に応答して、該読み出し要求が指定するメ
    モリ読み出しアドレスに関連するアドレス情報の読み出
    しのために該複数のアドレス情報保持用のウェイを並行
    して起動する第１の起動回路と、 該複数のアドレス情報保持用のウェイから読み出された
    複数のアドレス情報に基づいて、それぞれのウエイに対
    する該メモリ読み出しアドレスのヒットチェックを互い
    に並行に実行するヒットチェック回路と、 該複数のアドレス情報保持用のウエイの起動後、該ヒッ
    トチェックが完了する前に、該メモリ読み出しアドレス
    に関連するデータの読み出しのために該複数のデータ保
    持用のウェイを並行して起動する第２の起動回路と、 該ヒットチェックの結果、いずれか一つのアドレス情報
    保持用のウェイがヒットしたことに応答して、その一つ
    のアドレス情報保持用のウェイに対応するいずれか一つ
    のデータ保持用のウェイにより読み出されたデータの出
    力を該一つのデータ保持用のウェイに指示する出力制御
    回路とを有するキャッシュメモリ。
12. 【請求項１２】上記第２の起動回路は、該複数のデータ
    保持用のウェイにおける読み出しを、該複数のアドレス
    情報保持用のウェイに関するヒットチェックが完了した
    後に完了させるようなタイミングに上記複数のデータ保
    持用のウェイを起動する回路を有し、 上記キャッシュメモリは、該ヒットチェックの結果、そ
    のアドレス情報保持用のウェイがヒットしなかったこと
    が検出されたときに、該一つのアドレス情報保持用のウ
    ェイに対応する一つのデータ保持用のウェイに対して実
    行中のデータ読み出し動作の停止を指示する回路をさら
    に有する請求項１１記載のキャッシュメモリ。
13. 【請求項１３】それぞれが他のメモリ内のデータに対応
    する複数のデータを保持するデータアレイと、 該保持された複数のデータに対する、該他のメモリのア
    ドレスに関連するアドレス情報を保持するアドレスアレ
    イと、 該他のメモリからのデータの読み出しを要求する読み出
    し要求とキャッシュメモリの動作を制御する第１のクロ
    ック信号との組に応答して、該読み出し要求が指定する
    読み出しアドレスに関連するアドレス情報を読み出すた
    めに該アドレスアレイを起動する第１の起動回路と、 該アドレスアレイから読み出されたアドレス情報と該読
    み出しアドレスとのヒットチェックを実行するヒットチ
    ェック回路と、 該第１のクロック信号と同じクロック周波数を有し、か
    つ、その第１のクロック信号に対して所定の位相差だけ
    遅れた第２のクロック信号に応答して、該アドレスアレ
    イが起動された後に、該読み出しアドレスに関連するデ
    ータを読み出すために該データアレイを起動する第２の
    起動回路と、 該ヒットチェックの結果、該アドレスアレイがヒットし
    たと判定されたことに応答して、上記データアレイの上
    記起動により読み出される上記関連するデータの出力を
    該データアレイに指示する出力制御回路とを有するキャ
    ッシュメモリ。
14. 【請求項１４】上記所定の位相差は、上記クロック周波
    数に依らないで実質的に一定である請求項１３記載のキ
    ャッシュメモリ。
15. 【請求項１５】該データアレイは、それぞれが該他のメ
    モリに保持されたデータの写である複数のデータをそれ
    ぞれ保持する複数のデータ保持用のウエイに区分され、 該アドレスアレイは、該複数のデータ保持用のウェイの
    一つにそれぞれ対応して設けられ、それぞれ対応するデ
    ータ保持用のウェイに保持された複数のデータの、該他
    のメモリのメモリアドレスに関連するアドレス情報を保
    持する複数のアドレス情報保持用のウェイに区分され、 上記第１の起動回路は、該読み出し要求と該第１のクロ
    ック信号との組に応答して、該複数のアドレス情報保持
    用のウェイを互いに並行して起動する回路を有し、 上記ヒットチェック回路は、上記複数のアドレス情報保
    持用のウェイから読み出された複数のアドレス情報のそ
    れぞれと該読み出しアドレスとのヒットチェックを互い
    に並行に実行する回路を有し、 該第２の起動回路は、該第２のクロック信号に応答し
    て、該アドレス情報保持用のウエイの起動後、該読み出
    しアドレスに関連するデータの読み出しのために該複数
    のデータ保持用のウェイを互いに並行して起動する回路
    を有し、 上記出力制御回路は、該ヒットチェックの結果、該複数
    のアドレス情報用のウエイの一つがヒットしたと判定さ
    れたことに応答して、上記複数のデータ保持用のウエイ
    の内、上記一つのアドレス情報保持用のウエイに対応す
    る一つのデータ保持用のウエイより読み出された上記読
    み出しアドレスに関連するデータの出力を該一つのデー
    タ保持用のウエイデータアレイに指示する回路を有する
    請求項１４記載のキャッシュメモリ。
16. 【請求項１６】上記ヒットチェック回路は、それぞれ上
    記複数のアドレス情報保持用のウェイの一つに対応して
    設けられた複数のヒットチェック回路からなり、 各ヒットチェック回路は、対応するアドレス情報保持用
    のウェイでのヒットチェックが完了する前は、ヒット信
    号を出力し、その対応するアドレス情報保持用のウェイ
    に対するヒットチェックが完了した時点で、その対応す
    るアドレス情報保持用のウェイがミスヒットしたと判明
    したときには、ミスヒット信号を出力する回路を有し、 上記出力制御回路内の上記出力指示回路は、上記複数の
    ヒットチェック回路の一つから与えられるヒット信号と
    該一つのヒットチェック回路以外の複数のヒットチェッ
    ク回路のそれぞれから与えられる複数のミスヒット信号
    とに応答して、上記一つのヒットチェック回路に対応す
    る一つのデータ保持用のウエイに対して、そのデータ保
    持用のウエイにより読み出されたデータの出力を指示す
    る回路を有する請求項１５記載のキャッシュメモリ。
17. 【請求項１７】上記クロック周波数が第１の相対的に高
    い周波数であるときには、上記データアレイを起動する
    タイミングが、該アドレスアレイが起動された後該ヒッ
    トチェックが完了する前に位置し、上記クロック周波数
    が第２の相対的に低い周波数であるときには、上記デー
    タアレイを起動するタイミングが該ヒットチェックが完
    了した後に位置するように、上記所定の位相差が定めら
    れている請求項１４記載のキャッシュメモリ。
18. 【請求項１８】上記クロック周波数が上記第１の相対的
    に高い周波数であるときには、上記データアレイを起動
    する上記タイミングが、上記データアレイによるデータ
    の読み出しを該ヒットチェックが完了した後に完了させ
    るタイミングとなるように、上記位相差が定められてい
    る請求項１７記載のキャッシュメモリ。
19. 【請求項１９】上記クロック周波数が上記第１の相対的
    に高い周波数である場合において、該ヒットチェックに
    より該アドレスアレイがヒットしなかったと判定された
    ときには、実行中のデータ読み出し動作の中止を該デー
    タアレイに指示する回路をさらに有する請求項１８記載
    のキャッシュメモリ。
20. 【請求項２０】上記クロック周波数が第１の相対的に高
    い周波数よりさらに高い第３の相対的に高い周波数であ
    るときには、上記データアレイを起動するタイミング
    が、上記データアレイによるデータの読み出しを該ヒッ
    トチェックが完了する前に完了させるタイミングとなる
    ように、上記位相差が定められている請求項１７記載の
    キャッシュメモリ。
21. 【請求項２１】中央処理装置と、 これに接続され上記請求項１記載のキャッシュメモリ
    と、 該中央処理装置と該キャッシュメモリの動作を制御する
    複数のクロック信号を該キャッシュメモリに供給するク
    ロック供給回路とを有し、 該中央処理装置と、該キャッシュメモリと、該クロック
    供給回路が、共通の集積回路基板上に形成されているマ
    イクロプロセッサ。
22. 【請求項２２】中央処理装置と、 これに接続され上記請求項１１記載のキャッシュメモリ
    と、 該中央処理装置と該キャッシュメモリの動作を制御する
    複数のクロック信号を該キャッシュメモリに供給するク
    ロック供給回路とを有し、 該中央処理装置と、該キャッシュメモリと、該クロック
    供給回路が、共通の集積回路基板上に形成されているマ
    イクロプロセッサ。
23. 【請求項２３】中央処理装置と、 これに接続され上記請求項１３記載のキャッシュメモリ
    と、 該キャッシュメモリに対して該第１、第２のクロック信
    号を供給するクロック信号発生器とを有し、 該中央処理装置と、該キャッシュメモリと、該クロック
    信号発生器は、共通の集積回路基板上に形成されている
    マイクロプロセッサ。