JP2007234126A5 - - Google Patents

Claims (33)

1. フリップフロップを有するメモリセルと、
   上記メモリセルに低電圧側のセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
   上記メモリセル電源回路は、
   少なくとも互いに異なる２つのセル電源電圧を供給するように構成され、
   データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第１の電源電圧を供給する一方、
   書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第１の電源電圧よりも高い第２の電源電圧を供給することを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   上記第１の電源電圧は、書き込みディスエーブル制御信号、またはカラム非選択指示信号に応じて出力される一方、
   上記第２の電源電圧は、書き込みイネーブル制御信号、およびカラム選択指示信号に応じて出力されるように構成されていることを特徴とする半導体記憶装置。
3. 請求項１の半導体記憶装置であって、
   上記メモリセル電源回路は、所定の電圧を分圧することによって、上記第２の電源電圧を出力するように構成されていることを特徴とする半導体記憶装置。
4. 請求項３の半導体記憶装置であって、
   上記メモリセル電源回路は、
   所定の駆動能力を有し、上記第１の電源電圧を出力する第１のトランジスタと、
   上記第１のトランジスタとによって分圧された電圧を上記第２の電源電圧として出力する第２のトランジスタとを有することを特徴とする半導体記憶装置。
5. 請求項３の半導体記憶装置であって、
   上記分圧の分圧比が、上記フリップフロップを構成するドライブトランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。
6. 請求項３の半導体記憶装置であって、
   上記分圧の分圧比が、上記メモリセルが有するアクセストランジスタ、および上記フリップフロップを構成するロードトランジスタのうちの少なくとも一方の閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置であって、
   上記メモリセル電源回路は、ソースフォロワ回路で構成され、少なくともそのソースフォロワを構成するトランジスタの極性は、上記メモリセルを構成するドライブトランジスタと同極性のトランジスタで構成されていることを特徴とする半導体記憶装置。
8. 請求項１の半導体記憶装置であって、
   上記第２の電源電圧が、上記メモリセルを構成するドライブトランジスタのソース端子に供給されるとともに、上記ドライブトランジスタの基板に、上記第２の電源電圧より低い電圧が供給されるように構成されていることを特徴とする半導体記憶装置。
9. 請求項１の半導体記憶装置であって、
   さらに、降圧回路を有し、降圧された電圧を上記第１の電源電圧として供給するように構成されていることを特徴とする半導体記憶装置。
10. 請求項３の半導体記憶装置であって、
    上記分圧の分圧比が、当該半導体記憶装置の温度に応じた電圧になるように構成されていることを特徴とする半導体記憶装置。
11. 請求項３の半導体記憶装置であって、
    メモリセルのサイズが互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記メモリセルのサイズに応じて設定されていることを特徴とする半導体記憶装置。
12. 請求項３の半導体記憶装置であって、
    動作電源電圧が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記動作電源電圧に応じて設定されていることを特徴とする半導体記憶装置。
13. 請求項３の半導体記憶装置であって、
    構成するトランジスタの閾値電圧が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給するメモリセル電源回路の上記分圧の分圧比が、上記トランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。
14. 請求項１の半導体記憶装置であって、
    上記メモリセル電源回路における第２の電源電圧を供給する場合の駆動能力が、当該半導体記憶装置の使用温度に応じて設定されていることを特徴とする半導体記憶装置。
15. 請求項１の半導体記憶装置であって、
    ビット線に接続されるメモリセルの数が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記ビット線に接続されるメモリセルの数、またはビット線の長さの少なくとも一方に応じて設定されていることを特徴とする半導体記憶装置。
16. 請求項１の半導体記憶装置であって、
    要求される書き込み速度が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記要求される書き込み速度に応じて設定されていることを特徴とする半導体記憶装置。
17. 請求項１の半導体記憶装置であって、
    メモリセルのサイズが互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記メモリセルのサイズに応じて設定されていることを特徴とする半導体記憶装置。
18. 請求項１の半導体記憶装置であって、
    動作電源電圧が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記動作電源電圧に応じて設定されていることを特徴とする半導体記憶装置。
19. 請求項１の半導体記憶装置であって、
    構成するトランジスタの閾値電圧が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第２の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記トランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。
20. 請求項１の半導体記憶装置であって、
    上記メモリセル電源回路における第１の電源電圧を供給する場合の駆動能力が、当該半導体記憶装置の使用温度に応じて設定されていることを特徴とする半導体記憶装置。
21. 請求項１の半導体記憶装置であって、
    ビット線に接続されるメモリセルの数が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第１の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記ビット線に接続されるメモリセルの数、またはビット線の長さの少なくとも一方に応じて設定されていることを特徴とする半導体記憶装置。
22. 請求項１の半導体記憶装置であって、
    構成するトランジスタの閾値電圧が互いに異なる複数組のメモリセル組が設けられ、
    各メモリセル組に上記第１の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力が、上記トランジスタの閾値電圧に応じて設定されていることを特徴とする半導体記憶装置。
23. 請求項１、および請求項２０から請求項２２のうちの何れか１項の半導体記憶装置であって、
    上記メモリセル電源回路は、所定の制御信号に応じて、上記第１の電源電圧を供給する場合の上記メモリセル電源回路の駆動能力を切り替え得るように構成されていることを特徴とする半導体記憶装置。
24. 請求項１の半導体記憶装置であって、
    冗長救済機能を有し、
    冗長救済が行われる場合に、冗長救済されるメモリセルに対応したメモリセル電源回路による電源電圧の供給が停止されるように構成されていることを特徴とする半導体記憶装置。
25. 請求項１の半導体記憶装置であって、
    冗長救済機能を有し、
    冗長救済が行われない場合に、使用されない冗長救済メモリセルに対応したメモリセル電源回路による電源電圧の供給が停止されるように構成されていることを特徴とする半導体記憶装置。
26. 請求項１の半導体記憶装置を複数備えたことを特徴とする半導体集積回路。
27. フリップフロップを有するメモリセルと、
    上記メモリセルに高電圧側のセル電源電圧を供給するメモリセル電源回路とを有する半導体記憶装置であって、
    上記メモリセル電源回路は、
    少なくとも互いに異なる２つのセル電源電圧を供給するように構成され、
    データの読み出しサイクルにおいてセル電源電圧を供給する場合、および書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれない場合に、所定の第１の電源電圧を供給する一方、
    書き込みサイクルにおいてセル電源電圧を供給するメモリセルにデータが書き込まれる場合に、上記第１の電源電圧よりも低い第２の電源電圧を供給するとともに、
    さらに、
    上記メモリセルのリーク電流を補償するリーク補償回路と、
    上記メモリセルの周辺回路に電源電圧を供給する周辺回路電源とを備え、
    上記メモリセル電源回路は、さらに、上記周辺回路への電源電圧の供給が遮断される場合に、上記第１の電源電圧を供給し、
    上記リーク補償回路は、上記周辺回路への電源電圧の供給が遮断される場合には、常に動作するように構成されたことを特徴とする半導体記憶装置。
28. 請求項１の半導体記憶装置であって、
    さらに、
    上記メモリセルのリーク電流を補償するリーク補償回路と、
    上記メモリセルの周辺回路に電源電圧を供給する周辺回路電源とを備え、
    上記メモリセル電源回路は、さらに、上記周辺回路への電源電圧の供給が遮断される場合に、上記第１の電源電圧を供給し、
    上記リーク補償回路は、上記周辺回路への電源電圧の供給が遮断される場合には、常に動作するように構成されたことを特徴とする半導体記憶装置。
29. 請求項２７および請求項２８のうち何れか１項の半導体記憶装置であって、
    上記周辺回路への電源電圧の供給が遮断される場合に、上記メモリセルが有するアクセストランジスタがオフするように制御されることを特徴とする半導体記憶装置。
30. 請求項２９の半導体記憶装置であって、
    上記アクセストランジスタを制御するワード線と接地との間に接続されたワード線接地トランジスタを備え、上記周辺回路への電源電圧の供給が遮断される場合に上記ワード線接地トランジスタがオンすることによってアクセストランジスタがオフするように制御されることを特徴とする半導体記憶装置。
31. 請求項２７および請求項２８のうち何れか１項の半導体記憶装置であって、
    上記周辺回路への電源電圧の供給が遮断される場合に、上記メモリセル電源回路およびリーク補償回路の少なくとも一方によって、上記メモリセルに記憶データを保持させ得る電源電圧が供給されるように構成されていることを特徴とする半導体記憶装置。
32. 請求項３１の半導体記憶装置であって、
    上記メモリセルに記憶データを保持させ得る電源電圧が、ダイオード型にゲートが接続されたトランジスタと、上記周辺回路への電源電圧の供給を制御する制御信号によって制御されるトランジスタとが直列接続されて生成されるように構成されたことを特徴とする半導体記憶装置。
33. 請求項３２の半導体記憶装置であって、
    上記ダイオード型にゲートが接続されたトランジスタは、上記メモリセルを構成するトランジスタと同じ濃度の不純物注入がなされて形成されたことを特徴とする半導体記憶装置。