JPH08297973A

JPH08297973A - 半導体記憶装置

Info

Publication number: JPH08297973A
Application number: JP8131623A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川; Ryoichi Hori; 陵一堀; Yoshiki Kawajiri; 良樹川尻; Takao Watabe; 隆夫渡部; Takayuki Kawahara; 尊之河原; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-05-27
Filing date: 1996-05-27
Publication date: 1996-11-12
Anticipated expiration: 2013-08-06
Also published as: JP2783254B2

Abstract

(57)【要約】【目的】雑音による影響が小さくともに高速動作可能
であり、かつ低消費電力にできるダイナミック形メモリ
を得る。【構成】電圧リミッタを設け、内部回路の動作電圧を
電圧リミッタから供給する。ワ−ド線選択のための高電
圧を、周期パルス信号で動作するチャ−ジポンプ動作の
昇圧回路によって得る直流電圧とする。【効果】電圧リミッタによる低電圧化により内部回路
は低消費電力となる。昇圧回路は定常的な動作状態にお
かれることによりその動作電流のピ−クが減少される。
ピ−ク電流の減少により、雑音とみなされる電源電圧変
動が抑圧される。その結果目的を達成するメモリを得る
ことができることとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
高い駆動能力と大きな出力振幅を得るのに好適な半導体
装置に関するものである。

【０００２】

【従来の技術】従来、バイポ−ラトランジスタとＭＯＳ
トランジスタを用いた回路として、特開昭５９−２５４
３２号公報に示された半導体装置が有る。

【０００３】図３０は上記半導体装置の回路図である。
以下、この回路の動作並びに問題点を説明する。

【０００４】この回路は、ＰチャンネルＭＯＳトランジ
スタ４とＮチャンネルＭＯＳトランジスタ５からなるＣ
ＭＯＳ（相補型ＭＯＳ）インバ−タとバイポ−ラトラン
ジスタ７の組合せ回路と、ｎＭＯＳトランジスタ６とバ
イポ−ラトランジスタ８の組合せ回路を縦続に接続した
ものである。以下、電源電圧Ｖｃｃを正の値、電源電圧
Ｖｓｓを０Ｖとして説明を行う。入力端子１の電圧が０
Ｖの時、それに応じてＰチャンネルＭＯＳトランジスタ
４がオンし、バイポ−ラトランジスタ７のベ−スに電流
が流れ、このバイポ−ラトランジスタ７はオンする。一
方、バイポ−ラトランジスタ８は、入力端子１が０Ｖで
かつトランジスタ６がオンであることに応じてそのベ−
スの電圧が０Ｖとなるのでオンしない。この結果出力端
子２へ電流が流れ、その電圧が上昇する。出力端子２の
電圧は最終的には正電源電圧Ｖｃｃからバイポ−ラトラ
ンジスタ７のべース・エミツタ間電圧Ｖ_BEを差し引いた
値Ｖｃｃ−Ｖ_BEになる。一方、入力１が高電位の場合
は、４、７がオフ、８が６を介してべース電流が供給さ
れることによりオンとなるため、出力２は低電位に降下
する。

【０００５】

【発明が解決しようとする課題】以上述べた技術によれ
ば、出力の立ち上り、立ち下り時には常にバイポーラト
ランジスタにより電流が流れるため、駆動能力が大きく
なり、高速動作が期待できる反面、次のような不都合を
生じる。

【０００６】すなわち、図３０に示す従来回路では、出
力端子２の電圧は正電源の電圧Ｖｃｃまでは上昇しな
い。また、入力端子１の高電位側の電庄を、すべてのト
ランジスタが同時にオンしてＶｃｃからＶｓｓに流れ
る、いわゆる貫通電流を防ぐためにＶｃｃー｜Ｖ_T4P｜
以上と高くする必要があることである。ここでＶ_T4Pは
ｐＭＯＳトランジスタ４のしきい値電圧である。このた
めこの回路の前段を例えば低電力化のために低振幅動作
をさせると、正電源の電圧Ｖｃｃも下げざるを得ず、出
力端子２の電圧はますます下がってしまう。

【０００７】以上のように従来回路では、出力電圧を十
分高くとることができない。出力電圧が低いと、次段回
路の動作が遅くなり、ＬＳＩ全体としてみた場合、バイ
ポーラトランジスタの高速性を十分に発揮できない。こ
の問題は、将来、デバイスが微細化され、電源電圧を低
くする必要が生じた時にますます顕著となる。したがっ
てバイポーラトランジスタの高駆動能力を活した上で、
十分に高い出力電圧を出せる回路が望まれる。また、こ
の問題はバイポーラトランジスタを用いない、ー般のＣ
ＭＯＳ回路においても同様に生じる。

【０００８】特にメモリセルがＭＯＳトランジスタと情
報記憶用キヤパシタとからなるいわゆるダイナミック形
メモリからなる半導体記憶装置においては、ワ−ド線を
速く変化させることによりメモリセル選択を高速にさ
せ、また選択ワ−ド線のレベルを十分に高いレベルにす
ることによりメモリセルにおけるＭＯＳトランジスタを
十分にオン状態にさせ、これにより情報記憶用キヤパシ
タに十分な量の情報電荷を書き込めるようにする上で、
ワ−ド線選択における電圧レベルと動作速度とが問題と
なる。

【０００９】〔発明の目的〕したがって、本発明の目的
は、この様な従来の間題点を改善し、低振幅の入力信号
に対しても、十分高い出力電圧を得ることが可能なダイ
ナミック形メモリを成す半導体装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のダイナミック形メモリをなす半導体装置に
おけるワ−ド線駆動回路では、前段回路により制御され
る入力を持ち、かつ少なくとも１個の絶縁ゲート形電界
効果トランジスタを含む回路で構成され、該回路は１個
以上の基準電圧を持ち、上記基準電圧のうち少なくとも
１個を、上記回路を制御する前段回路の基準電圧よりも
高く設定すると共に、該基準電圧と該回路の入力との間
にスイツチ手段を設けることにより、入力電圧と独立の
高い出力電圧を得ることができる様にするものである。

【００１１】

【作用】上記した手段によれば高い基準電圧とスイッチ
のスイッチ動作のよって入力電圧と独立の高い電圧が得
られる。

【００１２】

【実施例】

〔実施例１〕以下、本発明を実施例を用いて詳細に説明
する。図１は本発明の概念を示す実施例である。

【００１３】Ｃは前段回路からの入力端子であり、Ｄは
出力端子である。本回路により低振幅入力Ｃから高振幅
出力Ｄを得る。Ｂ₁、Ｂ₂、Ｂ₃は直流又はパルスの高電
庄印加端子である。このうちＢ₁はスイツチ１２を通し
てノードＦに高電圧を供給し、Ｂ２はｐＭＯＳ１３のソ
ースに高電圧を供給し、またＢ₃はバイポーラトランジ
スタのコレクタに高電圧を供給する端子である。これら
Ｂ₁、Ｂ₂、Ｂ₃は分離しても良いが、このうちの２個あ
るいは全部を接続しても良い。Ａはスイツチ手段１１の
制御端子である。バイポーラトランジスタ１５で出力電
圧を立ち上げ、回路ブロツク１６で出力を立ち下げる。
１３、１４は１５を制御するためのｐＭＯＳ、ｎＭＯＳ
トランジスタである。図１のスイツチ１１の数を増減す
ることにより、入力数を自由に変更できる。本図および
後述の実施例では低振幅の入力Ｃあるいは制御入力Ａの
高電圧側をＶ_A、また端子Ｂ₁、Ｂ₂、Ｂ₃に印加する直流
又はパルスの高電圧側をＶ_Hと記す。これらの端子の電
圧は必ずしもＶ_AあるいはＶ_Hに完全に一致する必要はな
いが、説明を単純にするための低電圧系をＶ_A、高電圧
系をＶ_Hとする。

【００１４】以下、図１の動作を説明する。

【００１５】まずスイツチ１１がオン、１２がオフの状
態で、Ｃが低電位になると、Ｆは低電位になり１３がオ
ン、１４がオフになる。この結果１５のべース電位Ｇは
Ｖ_Hとなり、バイポーラトランジスタ１５により出力
は、高速に高電位Ｖ_H−Ｖ_BEに向けて上昇する。ここで
Ｖ_BEは１５のべース・エミツタ間電圧である。

【００１６】次に入力Ｃが高電位になると、Ｆの電位は
スイツチ１１を通して上昇しＶ_AーＶ_T1inとなる。ここ
でＶ_T1inはスイツチ１１を構成するｎＭＯＳのしきい値
電圧である。この結果、１４がオン、１５がオフ、また
１６がオンとなりＤの出力電位を立ち下げる。入力Ｃの
高電位への切換りとほぼ同時にスイツチ１２をオンさ
せ、Ｆの電位をＶ_A−Ｖ_T1inより高いＶ_Hにする。これに
より１３、１４を通じて流れる貫通電流を防止すること
ができる。Ｆの電位は、Ｃ、Ａより高くなると自動的に
スイツチ１１がオフとなることに応じて入力Ｃと独立に
上昇する。

【００１７】なお、出力電位を立ち下げる手段１６は同
図に示す様な１個のｎＭＯＳトランジスタで構成しても
良いが、この部分に図２、図３に示す様な、バイポーラ
とＭＯＳとの複合回路を用いれば、出力の立ち上げをさ
らに高速に行うことができる。さらに、図１の１６の様
なｎＭＯＳと図２、図３のどちらか一方を並列接続すれ
ば出力電位を高速に、かっ０Ｖにまで立ち下げることが
できる。

【００１８】図１の入力Ｃに接続される前段回路の構成
例を図４、図５、図６、図７に示す。なお、図４〜図
６はＣＭＯＳゲ−ト回路であるが、図７はバイポーラー
ＣＭＯＳ複合ゲート回路である。これらはいずれも３入
力ＮＡＮＤ機能を持つ。基準電圧がＶ_Aと低いので、出
力電圧ＣもＶ_AあるいはＶ_Aより低くなる。図４、図５で
はｐ、ｐバ−であらかじめ、Ｃを高電位にプリチヤージ
しておき、Ｉ₁、Ｉ₂、Ｉ₃が全て高電位の時Ｃを放電す
る。図６、図７では専用のプリチヤージ信号はないが、
あらかじめＩ₁、Ｉ₂、Ｉ₃の１個あるいは全部を低電位
にしておき、Ｃを高電位にプリチヤージしておく。図１
の前段回路に図５あるいは図７の回路を用いれば、スイ
ツチ１１を省略することができる。なぜなら図５、図７
では出力にはｎＭＯＳまたはバイポーラトランジスタが
接続されており、後段回路の動作によりＣがＶ_A以上の
高い電圧に昇圧されてもラツチアツプ等の問題を生じな
いからである。

【００１９】次に図１の本発明の概念をより具体化した
実施例を図８に示す。この実施例は図１に対しスイツチ
１２をｐＭＯＳで形成し、そのソースをｐＭＯＳ１３の
ソースと接続し端子Ｂ₁としたものである。

【００２０】次にこの回路の動作を図９、図１０の電圧
波形図を用いて説明する。

【００２１】図９はｎＭＯＳ１１のゲートＡの端子が常
に高電位Ｖ_Aの場合である。ここでは入力Ｃの高電位側
もＶ_Aとする。Ｅが高電位の状態でＣが高電位になると
ｎＭＯＳ１１を通してＦの電位はＶＡ−Ｖ_Tiinの電位と
なる。次いでＥが低電位になると、１２(ｐＭＯＳ)がオ
ンしＦの電位はＶ_Hとなる。この結果１３(ｐＭＯＳ)が
オフ、１４(ｎＭＯＳ)がオン、バイポーラトランジスタ
１５がオフ、１６(ｎＭＯＳ)がオンとなり、出力Ｄは低
電位になる。なおＦが高電位Ｖ_Hに上昇する時、Ａ、Ｃ
の電位はＶ_Aであるので、１１はオフでありＣ点の電位
はＶ_Aのままである。ー方、Ｅが高電位の状態でＣが低
電位になると１１がオンし、ＦもＣと同じ低電位にな
る。この結果１３がオン、１４がオフしノードＧがＶ_H
となり、出力Ｄが高速に高電位に充電される。この出力
の高電位はＶ_H−Ｖ_BEである。なおこの回路では図９の
破線に示す様にＣが高電位Ｖ_Aになってから、Ｅが低電
位になるまでの期間ｔ_CEが長いとＦの高電位はＶ_A−Ｖ
_Tiinにしばらくとどまるので、１３、１４に貫通電流が
流れ、Ｄが不十分な低電位にとどまる期間が存在する。
したがってＡが常時高電位の方式では、ｔ_CEの時間を短
かくすることが望ましい。そのためにはＣが高電位にな
ると同時にＥを低電位に切換えればよい。これにより上
記問題は完全に解決できる。

【００２２】図１０は上記貫通電流が流れないようにし
た他の実施例であり、図８の回路において、Ａをパルス
駆動する方式である。時刻ｔ₁、ｔ₃でＥが低電位に切換
る以前に制御端子Ａを低電位にしておく。この時Ｃの電
位はどちらでも良い。Ｅが低電位になるとＦは高電位Ｖ
_Hとなるが、ｎＭＯＳ１１はＡが低電位ゆえオフのま
まである。この結果出力Ｄは前述したと同様に低電位と
なる。次にＥが高電位に戻り、入力Ｃが低電位の状態の
時刻ｔ₂でＡが高電位になるとＦが低電位となり、その
結果出力Ｄは高電位Ｖ_HーＶ_BEに充電される。逆に時刻
ｔ₄の様に入力Ｃが高電位なら１１はオフしたままであ
り出力Ｄは０Ｖのままである。またこの後ｔ₅でスイツ
チ１２をオンさせてもＦはＶ_Hのままであり、出力Ｄは
０Ｖのままである。この様に、図１０の方式ではＦの電
位はスイツチ１２だけを介して高電位Ｖ_Hとするため図
９の破線の様にＶ_AーＶ_T11nの電位となる期間は存在し
ない。この回路の動作により、ＣとＡの低振幅信号入力
から高振幅出力Ｄを得ることができる。

【００２３】なお図８ではスイツチ１２をｐＭＯＳで構
成したが、これを図１１の実施例に示す様にｎＭＯＳで
構成することもできる。但しこの時には制御信号Ｅの極
性を図９、図１０と比ベ反転させる必要がある。さらに
この場合はＦの高電位をＶ_HとするにはＥの高電位をＶ_H
＋Ｖ_T12n以上とする必要がある。ここでＶ_T12nは１２
（ｎＭＯＳ）のしきい値電圧である。

【００２４】以上はＡ（スイツチ１１）とＥ（スイツ
チ）１２を同期させる方式、すなわち１２をオンする前
に必ずスイツチ１１をオフにしておき、また１１がオン
する前に必ず１２をオフにしておく方式である。次にＥ
をＧと共通にする方式について述べる。

【００２５】図１２の実施例はスイツチ１２をｐＭＯＳ
で構成し、その制御を次段ＣＭＯＳの出力Ｇで行い、図
８と図１１での制御信号Ｅを省略したものである。この
図１２の回路の動作を図１３の電庄波形図を用いて説明
する。

【００２６】まずスイツチ１１の制御入力Ａが高電位Ｖ
_Aの状態で、入力Ｃが低電位０Ｖになると、スイツチ１
１がオンしているのでＦも０Ｖになり、スイツチ１３が
オン、１４がオフとなる。こうして、Ｇの電位がＶ_Hに
なり、バイポーラトランジスタ１５がオン、１６がオフ
になる。出力Ｄはバイポーラトランジスタにより高速に
立ち上がり、出力電位は最終的にはＶ_HーＶ_BEになる。
Ｇの電位がＶ_Hであるので、スイツチ１２（ｐＭＯＳ）
はオンからオフに変わる。

【００２７】次に入力Ｃが高電位になると、Ｆの電位は
１１（ｎＭＯＳ）を介してＶ_A−Ｖ_T11nの電位まで立ち
上がる。この結果１４がオンとなるとともに１３がほと
んどオフとなり、Ｇの電位が低下し、１２をオンさせ
る。このためＦの電位はさらに上昇し、Ｇの電位はさら
に下降し、最終的にＦはＶ_H、Ｇは０Ｖになる。Ｆの電
位がＶ_A−Ｖ_T11nからＶ_Hに上昇する際はスイツチ１１が
自動的にオフになるので、入力Ｃの電位は一定である。
この様に１２、１３、１４で正帰還をかけている。

【００２８】なお図１３ではスイツチ１１の制御入力Ａ
は常に高電位としたが、Ａにパルス電圧を印加すれば、
Ａが高電位の時、上述の様に入力Ｃに応じて出力Ｄを変
化させ、またＡが低電位の時は入力Ｃの変化に依らず出
力Ｄを、以前の高電位又は低電位の一定状態レこ保つこ
とができる。

【００２９】以上述べた実施例によれば、外部から余分
なパルス信号を必要とせず、低電圧の入力Ｃから高電圧
の出力Ｄを得ることが可能となる。

【００３０】これまで述べてきた図８、図１１、図１２
の実施例ではスイツチ１２をＭＯＳトランジスタで構成
してきたが、さらにスイツチ１２をＭＯＳをトランジス
タでなくダイオード（バイポーラあるいはＭＯＳダイオ
ード）で構成したのが図１４の実施例である。図１５は
その電圧波形図である。図１５は図１４のスイツチ１１
のｎＮＯＳのゲートを常時高電位Ｖ_Aとするもので、前
述した図９、図１３の電気波形図に対応するものであ
る。もちろんスイツチ１１のゲートにパルスを印加して
図１０と同様な動作をさせることもできる。図１５でダ
イオード１２のアノード側Ｂ₁には入力Ｃが高電位Ｖ_Aに
なった直後、Ｖ_H＋Ｖ_BEの電位まで立ち上る信号を与
え、ダイオード１２を通してＦ点をＶ_Hに充電する。か
くして出力Ｄを０Ｖにする。Ｂ₁が０Ｖに戻ると、１２
は逆バイアスとなりオフとなる。その後入力Ｃが低電位
になると、Ｆの電位は１１を通して０Ｖになり、出力Ｄ
はＶ_H＋Ｖ_BEまで充電される。Ｆ点の電位がＶ_Hの時、入
力Ｃが高電位Ｖ_Aのままであると、Ｆ点は放置されず出
力Ｄは０Ｖのままである。以上に述べた実施例において
も、既に述べた実施例と同様に高電圧出力を得ることが
できる。

【００３１】さらに前述した図８の様にスイツチ１２を
制御信号Ｅで制御する方式と、図１２の方式を併用した
のが図１６の実施例である。この図で１２−１（ｐＭＯ
Ｓ）は外部からの制御信号Ｅを用いてＦを高電位Ｖ_Hに
設定するスイツチ、また１２−２は１４、１５で構成さ
れるＣＭＯＳインバータの出力Ｇを制御信号に用いるこ
とにより、Ｆを高電位Ｖ_Hに設定するスイツチである。
この回路の動作は図８の回路動作と等しいが、図８の回
路に比べ、１２−１と１２ー２のｐＭＯＳのゲート幅を
調整することにより、回路動作の安定化と高速化を両立
させることができる利点がある。すなわちスイツチ１
１、１２ー１がオフの時には１２ー２がオンとなり、Ｆ
点をフローテイング状態にしないので、外部からＦ点に
雑音が入りにくく、安定にＦ点を高電位に、出力Ｄを低
電位に保持することができる。またＦ点を低電位から高
電位に充電する時は１２ー１をオンさせることにより行
うので、１２−１のゲート幅を大きくとればＦ点を高速
に立上げ、出力Ｄを高速に立下げることができる。ー方
１２−２のゲート幅を小さくとればＦ点を高速に立下
げ、出力Ｄを高速に立上げることができる。この様にし
て出力Ｄの立上り、立下りを共に高速化することができ
る。

【００３２】なお以上に述べてきた実施例はいずれも１
入力（ｃ）、１出力（Ｄ）の場合であるが、多入力の場
合にもスイツチ１１を入力数に応じて多数並列に接続す
ることにより構成できる。この１例として図１２を３入
力に変形した実施例を図１７に示す。図１７では３入力
（Ｃ₁、Ｃ₂、Ｃ₃）とこれを制御する信号Ａ_l、Ａ₂、Ａ₃
を各々スイツチ１１−１、１１−２、１１−３に印加す
る。本回路では、信号Ａｉ（ｉ＝１，２，３）が高電位
Ｖ_Aとなっているスイツチの入力Ｃ₁〜Ｃ₃のいずれかが
内部に取り込まれ、これに対応する出力が出力端子から
得られる。

【００３３】またＡ₁，Ａ₂，Ａ₃がすべて低電位の時
は、Ｃ₁，Ｃ₂，Ｃ₃のいずれの変化にも依らず、出力Ｄ
やＦ、Ｇの電位は以前の状態を保ち、ー定電位を保持し
続けることが出来る。

【００３４】以上に記した実施例はいずれも出力の立ち
上げを高速に行うため、出力にバイポーラトランジスタ
を用いてきたが、場合によってはバイポーラトランジス
タを削除して、各実施例のＧ点から出力を取り出すこと
もできる。この場合バイポーラトランジスタを用いてい
ないため高速性では劣るが、低振幅入力から高振幅の出
力を得ることが出来る。次にそれらの構成について述べ
る。図１７、図１８はこれらの実施例である。このうち
図１７は図１に、図１８は図８に各々対応し、いずれも
図１、図８での出力充電用バイポーラトランジスタ１５
と放電用ｎＭＯＳトランジスタ１６を省略したものであ
る。回路の動作や電圧波形も既に述べてある通りであ
る。

【００３５】但しバイポーラトランジスタがないため出
力の立ち上がりが遅くなる反面、Ｂ₂の電位Ｖ_HがｐＭＯ
Ｓトランジスタ１３を通してそのまますなわち出力Ｖ_BE
の電圧降下なしに出力に得られる利点がある。図１７、
図１８で、Ｂ₁、Ｂ₂の端子は分離しても良いが破線の様
に接続し同一電圧Ｖ_Hを供給しても良いのは、これまで
の実施例と同じである。

【００３６】本発明には種々の用途が考えられるが、特
にＭＯＳメモリセルを用いたスタテイツク形メモリ(Ｓ
ＲＡＭ)、ダイナミツク形メモリ(ＤＲＡＭ)あるいはリ
ードオンリメモリ(ＲＯＭ)等の半導体記憶装置のワード
ドライバに用いると好適である。なぜなら高速の半導体
記憶装置を実現するためには、選択すべきワード線を高
速かつ高振幅に駆動し、信号電圧を大きくしてＳ／Ｎを
高め、さらには蓄積電圧を大きくしてソフトエラー耐性
を高めることが必要なためである。以上の事情について
は、ITOH, K.and SUNAMI, H. 「ハイデンシテイ・ワン
デバイス・ダイナミツクス・メモリセルズ」‘High den
sity one - device dynamic MOS memory cells',IE
EPR0C., vo0. 130, Pt. I. M3, JUNE 1983., pp
127〜135に詳細がある。

【００３７】図２０は半導体記憶装置の（ＤＲＡＭ、Ｓ
ＲＡＭ、ＲＯＭ）のブロック図であり、メモリセルアレ
ーと周辺回路群が示されている。

【００３８】このメモリセルアレーＭＣＡには、ｉ本の
ワード線ＷＬとｊ本のデータ線ＤＬが交差配列され、ワ
ード線とデータ線の交点のうちＮ個にメモリセルＭＣが
配置されている。アドレスバツフア回路ＡＢＸ、ＡＢＹ
には各々アドレス入力Ｘo〜Ｘn、Ｙo〜Yｍが印加され、
その出力が、デコーダ・ドライバ回路ＸＤ、ＹＤに伝達
される。これらのデコーダ・ドライバ回路ＸＤ、ＹＤの
うち回路ＸＤによりワード線が、回路ＹＤにより書き込
み・読み出し回路ＲＣがそれぞれ駆動され、メモリセル
アレーＭＣＡ内の選択されたメモリセルＭＣへの情報の
書き込み、あるいは該メモリセルＭＣからの情報の読み
出しを行う。ＣＣは書き込み・読み出し制御回路で、こ
の回路ＣＣは、チツプセレクト信号ＣＳ、書き込み動作
制御信号ＷＥ、入力信号ＤＩによって前記アドレスバツ
フア回路ＡＢＸ、ＡＢＹ、デコーダ・ドライバ回路Ｘ
Ｄ、ＹＤ、書き込み・読み出し回路ＲＣ、出力回路０Ｃ
を制御する。出力回路ＯＣは、書き込み・読み出し回路
ＲＣにより読み出された情報を外部へ出力するための回
路である。なおメモリセルＭＣの一例としてスタテイツ
ク形ＭＯＳメモリセルを図２０に、またダイナミック形
ＭＯＳメモリセルを図２１に示す。また図では省略する
がリードオンリ形ＭＯＳメモリセルを用いることもあ
る。これらメモリセルの形式に応じて、周辺回路群の回
路構成は異ったものとなるが、ワード線を高速かつ高振
幅に駆動することが、いずれのメモリセルについても高
速化、動作安定化の必要条件である。

【００３９】以後、本発明を半導体記憶装置（以下メモ
リと略す）のワードドライバに適用した実施例を述べ
る。

【００４０】図２３はデコーダ、ワードドライバの１実
施例である。ＤＥＣはデコータ回路、ＷＤ０、ＷＤ１、
ＷＤ２、ＷＤ３のワードドライバである。ワードドライ
バには図８の実施例回路を用いている。この回路は１ケ
のデコーダ回路の出力Ｃを、４個のワードドライバで共
用している。デコーダとワードドライバの間にｎＭＯＳ
によるスイッチ１１−１、１１−２、１１−３、１１−
４を設け、これらを信号ＡＴｏ、ＡＴｌ、ＡＴ２、ＡＴ
３で制御している。Ｐ₁、Ｐ₂は各々デコーダとワードド
ライバのプリチヤージ信号で、メモリ待機時あるいはプ
リチヤージ期間にはＣ点をＶ_A、Ｆｏ、Ｆ１、Ｆ２、Ｆ
３点をＶ_Hに充電しておく。ＡＸ₁、ＡＸ₂、ＡＸ₃、およ
びＡＴｏ、ＡＴ_l、ＡＴ₂、ＡＴ₃はアドレスバツフア回
路あるいはプリデコーダ回路の出力であり、ＡＸ₁、Ａ
Ｘ₂、ＡＸ₃が全て高電位の時、Ｃは低電位の選択状態に
なる。さらに、ＡＴｏ，ＡＴ_l、ＡＴ₂、ＡＴのうち１本
が高電位になると、それに接続されるワードドライバ出
力を高電位の選択状態に充電する。

【００４１】次に図２３の回路の動作を図２４の電圧波
形図を用いて説明する。図２３のＣＳは図１９のＣＳに
対応するものでメモリチツプのタイミング制御を行う基
本入力信号である。ここではＴＴＬインターフェースの
入力電圧を想定している。高電位の時は待機時あるいは
プリチヤージ期間を表わし、低電位の期間にメモリが動
作状態になるものとする。まず図２４のサイクルのｔｏ
ｐ１について説明する。ＣＳが高電位時にＰ₁、Ｐ₂は０
ＶでｐＭＯＳ３０、１２によりＣを高電位Ｖ_A、Ｆ₀、Ｆ
₁、Ｆ₂、Ｆ₃を高電位Ｖ_Hに充電しておく。この時ワード
線Ｗ₀、Ｗ₁、Ｗ₂、Ｗ₃は全て低電位０Ｖである。ＣＳバ
−が低電位になりメモリが動作状態になると、Ｐ₁が高
電位Ｖ_A、Ｐ₂が高電位Ｖ_Hとなり、ｐＭ０Ｓ３０、１２
は共にオフとなる。この時ＡＸ₁、ＡＸ₂、ＡＸ₃が全て
高電位Ｖ_Aになると、Ｃが０Ｖになり、さらにＡＴ₀のみ
が高電位Ｖ_A、その他のＡＴ₁、ＡＴ₂、ＡＴ₃が低電位の
時は、Ｆ₀のみが０Ｖ、Ｆ_l、Ｆ₂、Ｆ₃は高電位Ｖ_Hのま
まである。この結果Ｗ₀が高電位Ｖ_HーＶ_BEに充電され、
Ｗ₁、Ｗ₂、Ｗ₃は低電位０Ｖのままである。メモリの読
出し，再書込みの終了後、ＣＳバ−入力に応じてすべて
のＡＸ、ＡＴが低電位となり、さらにＰ₁、Ｐ₂が低電位
となり、再びＣ、Ｆ₀、Ｆ₁、Ｆ₂、Ｆ₃を高電位に充電す
る。この結果、選択ワード線Ｗ₀も０Ｖに戻る。次のサ
イクルｔｏｐ２では、アドレス入力が変化してＡＸ₁、
ＡＸ₂、ＡＸ₃の一部または全部が低電位のままと仮定す
る。この時デコーダ出力ＣがＶ_AのままでたとえばＡＴ₀
がＶ_Aになっても、Ｆ₀放電されないので、出力Ｗ₀は０
Ｖのままである。待機状態ｔ_STではＣＳバ−入力が高電
位なのでＰ₁、Ｐ₂は低電位、ＡＸ、ＡＴは低電位のまま
である。この時全ワード出力は低電位を保っ。図２３の
デコーダ回路ＤＥＣは図４と等しい３入力ＮＡＮＤ回路
であるが、図５、図６、図７の様な回路を用いることも
できる。またデコーダの入力数を３入力以外とすること
や１デコーダの出力を４個以外のワードドライバに共用
することも容易に可能である。

【００４２】図２５はワードドライバに図１６の回路を
用いたものである。このデコーダ、ワードドライバの制
御は図２４と同様にして行えるが、図１６のところで述
べた様にこのワードドライバは動作の安定化と高速化を
両立させることができる。すなわちＰ₂が高電位で、か
つデコーダ出力Ｃが高電位の時、あるいはＰ₂が高電位
でかつスイツチ１１−１〜１１−４がオフの時、スイツ
チ１２−２の動作によりＦ₀〜Ｆ₃の電位を安定にＶ_Hに
保持することができる。したがってあるワ−ドが低電位
から高電位に切換る時にも、他のワードドライバのＦ₀
〜Ｆ₃点には雑音が誘起されにくく、非選択のワードを
安定に低電位に保持することができる。また１２−１、
１２−２のゲート幅を調整し、Ｆ₀〜Ｆ₃点の応答を高速
化することもできる。

【００４３】さらに図２６は、図２３の実施例に対し、
ワードドライバとして図１８の実施例を用いたものであ
る。バイポーラトランジスタを必要としないため、製造
コストを下げることができる。回路動作は図２３とほと
んど等しいので説明を省略する。

【００４４】さて、図２２〜図２６にメモリのワードド
ライバへの本発明の適用例を示した。低振幅入力から
高速に高振幅出力に変換することが必要な箇所はメモリ
のワードドライバに限らず、メモリの入出力回路やその
他一般の集積回路中に広く存在する。図２７はその一般
例である。この図は基準電圧Ｖ_Aで動作する低振幅回路
系４５から信号を取出し本発明の変換回路を用いて、高
振幅出力Ｄを得るものである。４１〜４４は４５を構成
するインバータ、あるいは論理回路を示し、これらの電
源端子ＪにはＶ_Aを供給する。４６の基準電圧としてＢ
には高電圧Ｖ_Hを、また必要ならＡには電圧Ｖ_Aの直流ま
たはパルス電圧を印加する。Ａ、Ｂ、Ｃ、Ｄは前述の実
施例図のＡ、Ｂ、Ｃ、Ｄに対応する。この様な回路構成
は、たとえばＥＣＬの低振幅入力から高振幅のＭＯＳレ
ベルヘ変換する部分、あるいはメモリのセンスアアンプ
の低振幅信号からＴＴＬの高振幅出力に変換する部分
等、広く存在する。

【００４５】ところで、図１〜図２７の構成では、電圧
Ｖ_Aを供給する電源と電圧Ｖ_Hを供給する電源との２つの
正電源を必要とする。これらの電源をチツプ外部から別
々に供給することは勿論可能であるが、いずれか一方の
みを外部から供給し、他方はこれを基準にしてチツプ内
部で発生して供給したり、あるいはいずれもチツプ内部
で、他の電源を基準にして発生することも可能である。
したがって、前述の実施例のうち、２つの正電源を必要
とするものを１つの外部正電源のもとで、例えば２つの
電圧のうち、高い方は外部正電源より直接供給し、低い
方は、外部正電源の電圧を特願昭５６−１６８６９８
号、特願昭５７−２２００８３号明細書などに示されて
いるような電圧リミツタ回路により低くして供給するこ
とも可能である。また、場合によっては、必要とする２
電源のうち、低い方は外部正電源より供給して、高い方
は、外部正電源の電圧を昇圧する回路によって高くして
供給してもよい。

【００４６】図２８は、本発明に用いる昇圧回路の一実
施例図である。この回路では、電圧Ｖ_Aは外部正電源よ
り供給して、高電圧Ｖ_Hを発生させる。この図２８の回
路は、基本的にはいわゆるチヤージポンプ型の昇圧回路
ＣＰ１とＣＰ２とを並列に並べたものである。チヤージ
ポンプ型の昇圧回路の動作原理は、よく知られているの
でここでは省略する。ここで、ツエナーダイオード１９
２は、端子１９４の電圧が所望のレベルＶ_Hより上がり
過ぎた場合に電流リークさせ、それ以上の電位上昇を防
止するためのものであるが、必要のない場合は除去して
もよい。またツエナーダイオード１９２の替りに、通常
のダイオードやＭＯＳトランジスタのゲートとドレイン
を接続したＭＯＳダイオード回路を順方向に複数個接続
したものを用いてもよい。また、ＣＰ₁、ＣＰ₂として、
ＭＯＳ容量とＭＯＳトランジスタで構成したダイオード
を３段接続した例を示したが、ー般的に段数をｎ、ＭＯ
Ｓトランジスタのしきい電圧をＶ_T、φ_S1〜φ_S3、φ_T1
〜φ_T3のパルス振幅をＶ_Aとすると、得られる電圧は約
（ｎ＋１）（Ｖ_A−Ｖ_T）となり、必要とするＶ_Hの値に
応じてｎの値を選べばよい。

【００４７】この回路を図２２〜図２６に適用した場
合、図２８の端子１９４より供給しなくてはならない電
流は、ワード線が選択されるときに大きくなる。したが
って、半導体メモリのアクテイブな期間には、大きな供
給電流を得るためにＣＰ₁とＣＰ₂の両方を動作させ、ス
タンバイの期間には、ＣＰ₁のみを動作させることも可
能である。これによって、低い消費電力で大きな出力電
流を得ることができる。図２９は、図２８のＣＰ₁、Ｃ
Ｐ₂へ印加するパルスの電圧波形の一例図である。図
においては、ｔｓｔ、すなわちスタンバイの期間にはＣ
Ｐ₁のみが動作し、ｔｏｐ、すなわちアクテイブな期間
にはＣＰ₁とＣＰ₂の両方が動作する例を示している。Ｃ
Ｐ₂の起動時刻をワード線を選択する時刻と同期させる
には、例えば、チツプセレクト信号ＣＳバ−やＲＡＳバ
−信号を利用すればよい。また、いわゆるぺージモード
のように、ー体のワード線上のメモリセルの情報を連続
して読み出すような動作をさせる場合には、選択したワ
ード線の電位を長時間高電位に保っ必要がある。この場
合には、ワード線電位が高レベルに達した後も、ＣＡＳ
バ−信号などを利用してＣＰ₂を活性化してもよいこと
は勿論である。

【００４８】なお、ここではチヤージポンプ回路を２つ
用いた例を示したが、必要に応じて１個にしたり、ある
いはさらに多くの回路を用いてもよいことは勿論であ
る。また、ワード線の電位の立ち上げを非常に高速に行
うと、ー時的に、図２８の端子（２８）１９４の電位が
低下することがある。その場合には、端子１９４がコレ
クタに接続されたバイポーラトランジスタの飽和を防止
するため、端子１９４の容量を大きくして、電位の低下
を小さくする必要がある。そのためには、Ｖ_Hを供給す
るためのバイポーラトランジスタのコレクタを、全て端
子１９４に接続することによって、バイポーラトランジ
スタのコレクタ容量により端子１９４の寄生容量を増加
させることもできる。また、ここでは、φ_S1とφ_S3およ
びφ_T1とφ_T3はそれぞれ別信号として示したが、場合に
よっては同一信号で駆動することもできる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
ＭＯＳトランジスタを含む回路において、動作の基準と
なる電圧を、上記回路を制御する前段回路が基準として
動作する電圧とは異なる値にするので、所望の大きな出
力電圧を得ることができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す第１の実施例図。

【図２】出力放電回路。

【図３】出力放電回路。

【図４】前段回路の構成例。

【図５】前段回路の構成例。

【図６】前段回路の構成例。

【図７】前段回路の構成例。

【図８】第２の実施例図。

【図９】図８の電圧波形図。

【図１０】図８の電圧波形図。

【図１１】第３の実施例図。

【図１２】第４の実施例図。

【図１３】図１２の電圧波形図。

【図１４】第５の実施例図。

【図１５】図１４の電圧波形図。

【図１６】第６の実施例図。

【図１７】１２を多入カヘ適用した第７の実施例図。

【図１８】図８の実施例図。

【図１９】第９の実施例図。

【図２０】半導体記憶装置のブロック図。

【図２１】スタテイツク形ＭＯＳメモリセルの回路図。

【図２２】ダイナミツク形ＭＯＳメモリセル回路図。

【図２３】メモリのデコーダ、ワードドライバへの本発
明の適用実施例図。

【図２４】図２３の電気波形図。

【図２５】デコーダ、ワードドライバへの第２の適用実
施例図。

【図２６】デコーダ、ワードドライバへの第３の適用実
施例図。

【図２７】本発明の一般的な応用例を示す図。

【図２８】直流高電圧を発生する回路図。

【図２９】図２８の各部の１電圧波形図。

【図３０】バイポーラＣＭＯＳ複合形従来回路である。

【符号の説明】

Ｃ、Ｃ₁、Ｃ₂・・・低振幅入力、Ｄ・・・高振幅出力、
Ａ、Ａ_l、Ａ₂…制御入力、Ｅ・・・制御入力、Ｂ、
Ｂ₁、Ｂ₂、Ｂ₃・・・高電圧印加端子、Ｖ_A‥・低電圧、
Ｖ_H・・・高電圧、Ｖｃｃ・・・正側電源電圧、Ｖｓｓ
・・・負側電源電圧または０Ｖ、Ｘｏ〜Ｘｎ・・・Ｘア
ドレス、Ｙｏ〜Ｙ．・・・Ｙアドレス、ＭＣＡ・・・メ
モリセルアレー、ＭＣ・・・メモリセル、ＤＬ、ＤＬバ
−・・・データ線、ＷＬ、Ｗ₀、Ｗ₁、Ｗ₂、Ｗ₃・・・ワ
ード線、ＡＢＸ、ＡＢＹ・・・アドレスバッフア回路、
ＸＤ、ＹＤ・・・デコーダ、ドライバ回路、ＲＣ・・・
書込み・読出し回路、ＣＣ…制御回路、ＯＣ・・・出力
回路、ＤＯ・・・メモリ読出し出力、ＣＳバ−・・・チ
ップセレクト信号、ＷＥバ−・・・書込み制御信号、Ｄ
Ｉ・・・書込み入力、ＤＥＣ・・・デコーダ、Ｐ₁・・
・デコーダプリチヤージ信号、Ｐ₂・・・ワードドライ
バプリチヤージ信号、ＡＸ₁、ＡＸ₂、ＡＸ₃…アドレス
バッフア出力あるいはプリデコーダ出力、ＡＴｏ、ＡＴ
₁、ＡＴ₂、ＡＴ₃・・・第２のアドレスバツフア出力
またはプリデコータ出力、ＣＰ₁、ＣＰ₂・・・チヤージ
ポンプ回路、φ_s1、φ_s2、φ_S3・・・ＣＰ₁活性化パル
ス、 φ_T1、φ_T2、φ_T3・・・ＣＰ₂活性化パルス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡部隆夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者河原尊之東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ダイナミック形メモリセルからなる複数の
メモリセルと、各メモリセル内のＭＯＳトランジスタの
ゲ−トに夫々接続される複数のワ−ド線と、動作電圧振
幅の入力信号をその入力とし上記複数のワ−ド線の所望
のワ−ド線を選択するワ−ド線駆動回路とを具備する半
導体記憶装置において、外部正電源からの電圧を受けて上記動作電圧を形成する
電圧リミッタ回路と、周期的なパルス信号にしたがって周期的にチャ−ジポン
プ動作を行い、かかる周期的なチャ−ジポンプ動作によ
って上記動作電圧よりも大きなレベルの直流電圧として
の第１の電圧を形成する昇圧回路からなる電圧発生手段
をさらに具備してなり、上記ワ−ド線駆動回路は、上記電圧発生手段の出力と選
択されるべきワ−ド線との間にそのソ−ス・ドレイン経
路が形成された第１のＰチャンネルＭＯＳトランジスタ
を有することにより該選択されるべきワ−ド線に上記動
作電圧よりも大きい電圧を供給するようにされてなるこ
とを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、上記電圧発生手段は、上記第１の電圧を出力するととも
に第１の電流供給能力を有する第１の状態と、上記第１
の電圧を出力するとともに上記第１の電流供給能力より
も大きい第２の電流供給能力を有する第２の状態とを有
することを特徴とする半導体記憶装置。
【請求項３】請求項２に記載の半導体記憶装置におい
て、上記半導体記憶装置の外部から入力される第１の信号に
より、上記電圧発生手段の第１の状態と上記第２の状態
とが切り換えられるようにされてなることを特徴とする
半導体記憶装置。
【請求項４】請求項２に記載の半導体記憶装置におい
て、上記電圧発生手段は、それぞれチャ−ジポンプ動作を行
う第１及び第２の昇圧回路を有し、上記第２の昇圧回路は上記第１の信号により、動作、非
動作が制御されるようにされてなることを特徴とする半
導体記憶装置。
【請求項５】請求項２乃至４の何れかに記載の半導体記
憶装置において、上記第１の信号は、上記半導体記憶装
置を選択するチツプセレクト信号であることを特徴とす
る半導体記憶装置。
【請求項６】請求項２乃至４の何れかに記載の半導体記
憶装置において、上記第１の信号は、ロ−アドレススト
ロ−ブ信号であることを特徴とする半導体記憶装置。
【請求項７】請求項２乃至４の何れかに記載の半導体記
憶装置において、上記第１の信号は、カラムアドレスス
トロ−ブ信号であることを特徴とする半導体記憶装置。
【請求項８】請求項１乃至７の何れかに記載の半導体記
憶装置において、上記電圧発生手段は、上記電圧発生手
段の出力が所定の電圧以上に大きくなることを防止する
電圧上昇防止回路を有することを特徴とする半導体記憶
装置。
【請求項９】請求項８に記載の半導体記憶装置におい
て、上記電圧上昇防士回路はダイオ−ド、ツエナ−ダイオ−
ド若しくはＭＯＳダイオ−ドからなることを特徴とする
半導体記憶装置。
【請求項１０】請求項１乃至９の何れかに記載の半導体
記憶装置において、上記ワ−ド線駆動回路は、上記第１のＰチャンネルＭＯ
Ｓトランジスタのゲ−ト・ソ−ス間にそのソ−ス・ドレ
イン経路が形成された第２のＭＯＳトランジスタを有す
ることを特徴とする半導体記憶装置。
【請求項１１】請求項１０に記載の半導体記憶装置にお
いて、上記ワ−ド線駆動回路は、上記ワ−ド線駆動回路の上記
入力と上記第１のＰチャンネルＭＯＳトランジスタのゲ
−トとの間に、そのソ−ス・ドレイン経路が形成された
第３のＭＯＳトランジスタを有し、該第３のＭＯＳトラ
ンジスタのゲ−トには上記動作電圧が印加されることを
特徴とする半導体記憶装置。