200805373 九、發明說明： 【發明所屬之技術領域】 本發明之例不實施例大體而吕係關於一種多埠半導體事 置以及其之方法。 【先前技術】 一多埠記憶體裝置可包括複數個埠，其可結合複數種應 用而使用。
圖1為說明一習知多埠記憶體裝置之方塊圖。參看圖1， 多琿記憶體裝置100可包括一具有記憶體組111、112及113 之A憶體核心110及埠120、130、140及150。埠120可回應 於一第一外部時脈信號CLK1、一位址信號ADDR1及一指 令信號CMD1而向記憶體核心110提供自一外部裝置接收之 資料〇〇1及/或可向一外部裝置輸出儲存於記憶體核心11〇 中之資料。埠no可回應於一第二外部時脈信號CLK2、一 位址信號ADDR2及一指令信號CMD2而向記憶體核心i i 〇 提供自一外部裝置接收之資料D q 2及/或可向一外部裝置輸 出儲存於記憶體核心11〇中之資料。璋14〇可回應於一第三 外部時脈信號CLK3、一位址信號ADDR3及一指令信號 C M D 3而向記憶體核心！丨〇提供自一外部裝置接收之資料 DQ3及/或彳向一外部纟置輸出儲存於記憶體核心、11〇中之 資料。埠150可回應於—第四外部時脈信號clk4、一位址 信號ADDR4及-指令信號CMD4而向記憶體核心i i 〇提供 自外。卩裝置接收之資料DQ4及/或可向_外部裝置輸出儲 存於記憶體核心11 〇中之資料。 121043.doc 200805373 圖2為說明另一習知多璋記憶體裝置之方塊圖。參看圖 2 ’多埠記憶體裝置200可包括一具有記憶體組211、212及 213之記憶體核心210、埠220、230、240及250及一時脈產 生器255。時脈產生器255可基於一外部時脈信號CLK產生 一内部時脈信號ICLK。埠220可回應於内部時脈信號 ICLK、一位址信號ADDR1及一指令信號CMD1而向記憶體 核心210提供自一外部裝置接收之資料或可向一外 部裝置輸出儲存於記憶體核心210中之資料。埠230可回應 於内部時脈信號ICLK、一位址信號ADDR2及一指令信號 CMD2而向記憶體核心2 1 〇提供自一外部裝置接收之資料 DQ2及/或可向一外部裝置輸出儲存於記憶體核心21〇中之 資料。埠24〇可回應於内部時脈信號ICLK、一位址信號 ADDR3及一指令信號CMD3而向記憶體核心210提供自一 外部裝置接收之資料DQ3及/或可向一外部裝置輸出儲存於 記憶體核心21 0中之資料。埠250可回應於内部時脈信號 ICLK、一位址信號ADDR4及一指令信號CMD4而向記憶體 核心210提供自一外部裝置接收之資料DQ4及/或可向一外 部裝置輸出健存於記憶體核心210中之資料。 參看圖2，埠（埠i )220可自主機（主機1)260接收一位址信 號ADDR1及一指令信號CMD1，且可自主機（主機1)26〇接 收及向其傳輸資料DQ1。埠（埠2)230可自主機（主機2)270 接收一位址信號ADDR2及一指令信號CMD2，且可自主機 (主機2)270接收及向其傳輸資料DQ2。埠（埠3)240可自主 機（主機3)280接收一位址信號ADDR3及一指令信號 121043.doc 200805373 CMD3，且可自主機（主機3)280接收及向其傳輸資料DQ3。 埠（埠4)250可自主機（主機4)290接收一位址信號aDDR4及 一指令信號CMD4，且可自主機（主機4)29〇接收及向其傳 輸資料DQ4。 在圖1所示之習知多埠記憶體褒置1 〇〇中，該等埠1 、 130、140及150中之每一者可回應於自外部裝置接收之具 有不同頻率之複數個時脈信號CLK1、CLK2、CLK3及 CLK4中之一者而操作。因此，圖！之多埠記憶體裝置ι〇〇 可包括分別自外部裝置接收時脈信號CLK1、ClK2、CLK3 及CLK4的插腳。 在圖2所不之習知多埠記憶體裝置2〇〇中，該等埠、 23 0 240及250中之每一者可回應於内部時脈信號iclk(例 如，一單個、内部產生之時脈信號）而操作。因此，多埠 記憶體裝置200可能不適應於以不同頻率操作之主機；此 係因為在該科22〇、23〇、24〇及25()中之每—者處係使用 相同之時脈信號，而圖i之多埠記憶體裝置1〇〇可視複數個 外部裝置而^為-或多個相關聯之主機產生不同頻率之時 脈信號。 【發明内容】 本發明之一例示實施例係針對一種多埠半導體裝置，該 裝置包括一時脈產生單元，該時脈產生單元接收一具有一 給定頻率及—給定相㈣㈣時脈㈣，料脈產生單元 猎由調整該所接收之外部時脈信號之該給定頻率及給定相 位中之至少—者而產生複數個本地時脈信號，以使得該複 121043.doc 200805373 數個本地時脈信號中之至少 之外部時脈信號之該給定頻 率及一不同相位中的至少一 一者具有分別較之於該所接收 率及給定相位而言之一不同頻 者0 本發明之另-例示實施例係針對一種操作—多谭記憶體 裝置之方法’該方法包括：接收—具有-給定頻率及-給 定相位的外部時脈信號’及藉由調整該所接收之外部時脈 信號之該給錢率及給以目位中之至少—者而產生複數個 本地時脈信號，該複數個本地時脈信號中之至少一者具有 分別較之於該所接收之外部時脈信號之該給定頻率及給定 相位而言之一不同頻率及一不同相位中的至少一者。 本發明之另一例示實施例係針對一種多埠半導體裝置， 其能夠為埠提供具有各種頻率及/或相位之時脈信號。 本發明之另一例示實施例係針對一種多埠記憶體裝置， 其能夠為埠提供具有各種頻率及/或相位之時脈信號。 【實施方式】 現將參看展示本發明之實施例的隨附圖式更全面地描述 本發明之例示實施例。然而，本發明可以多種不同形式體 現’且不應解釋為限於本文所陳述之例示實施例。相反 地’提供該等例示實施例以便使本揭示案詳盡且完整，且 將向熟習此項技術者全面地傳達本發明之範轉。遍及本申 請案，相同之參考數字意指相同之元件。 應瞭解，儘管本文可使用術語”第一”、"第二”等來描述 各種元件，但該等元件不應受到該等術語之限制。該等術 語用以將一元件與另一元件進行區分。舉例而言，在不脫 121043.doc 200805373 離本發明之範_之情況下’第一元件可稱為第二元件，且 類似地，第二元件可稱為第一元件。於本文中使用時，術 語"及/或”包括相關聯之所列項中之一或多者之任一及所有 組合。 應瞭解，當將一元件稱為，，連接”或”耦接"至另一元件 時，其可直接連接或耦接至另一元件，或可存在介入元 件。相比較而言，當將一元件稱為，，直接連接，，或，，直接耦
接’’至另一兀件時，則不存在介入元件。用於描述元件之 間關係的其他詞語應以同樣之方式進行解釋（例如， ”在……之間”與”直接在···之間，，、”鄰近，，與”直接鄰近”，等 等）。 不又狀用（術語係為達成描述特定實施例之目的，且 並不意欲限制本發明。於本文中使用時，單數形式”一"及 ，’該”意欲亦包括複數形式，除非上下文另有明確指示。進 一步應瞭解’當用於本文中日夺，術語"包含”及"包括”指定 存在所述之特徵 '整數、步驟 步驟、刼作、元件，及/或組 件，但無需排除存在$‘ V,., 飞添加一或多個其他特徵、整數、步 驟、操作、元件、組件，及/或其之群。 除非另外定義，否則本文所使 又π便用之所有術語（包括科技 術語）具有與一般熟習本發明 , Μ月所屬之此項技術者通常所理 解之涵義相同之涵義。進一步 之辭典中所定義之紗㈣2=解1如在通常所使用 m吾應冑釋為 技術之上下文中之涵義一致 ^ 声τ彳$立！I ' ，且將不自理想化或過 度正式之思義上進行解釋， 非本文中特意如此定義。 121043.doc 200805373 如以下將更詳盡地描述，在本 ㈣他I隹本發明之-例示實施例中， 是數個埠中之母—者可回應於_> 關鹋夕目士 ，、耦接至母一埠之主機相 關聊之具有一給定頻率痞一仏 疋頻羊戈、-疋相位的時脈信號而進行操 1戸举例而έ ，一單個、抓却祕丄 ( σ接收之時脈信號可經調整 (例如’藉由一在每一各別埠、在一 平在集中内部時脈產生器 荨處之緩衝器）以適應一相關聯之主機。 圖3Α為說明根據本發明之_例示實施例之具有相反相位 之兩個時脈信號的時序圖。 圖3Β為說明根據本發明之另—例示實施例之具有不同相 位之四個時脈信號PHASEG、PHASE1、pHASE2及pHAsE3 的時序圖。 圖4A為說明根據本發明之另叫列示實施狀分別具有 400 MHz及1〇〇 MHz之頻率之兩個時脈信號的時序圖。 圖4B為說明根據本發明t另一例示實施例之分別具有 400 MHz、 MHz、綱MHz及⑽MHz之頻率之四個時 脈信號的時序圖。 圖5為說明根據本發明之一例示實施例之多埠記憶體裝 置300的方塊圖。 在圖5之例示實施例中，多埠記憶體裝置3〇〇可包括一具 有圯憶體組3 11、3 12及3 13之記憶體核心3 1 〇、埠320、 330、340及350及一時脈產生器355。另外，多埠記憶體裝 置300可包括分別麵接至該等痒320、330、340及350中之 母一者的主機360、370、380及390。該等埠320、330、 3 40及350中之每一者可分別包括一本地時脈產生器321、 121043.doc -11 - 200805373 331、341及351。時脈產生器355可基於一外部時脈信號 CLK產生一内部時脈信號ICLK。内部時脈信號ICLK提供 至可分別包括於該等埠32〇、33〇、34〇及35〇中之複數個本 地時脈產生器321、331、341及351中之每一者。 在圖5之例示實施例中，雖然本地時脈產生器32][、 33 1、341及351說明為定位於埠32〇、33 〇、34〇及35〇之”内 部”，但在本發明之另一例示實施例中，本地時脈產生器 321、331、341及351可替代地分別定位於埠320、330、 340及350之"外部”。 在圖5之例示實施例中，第一本地時脈產生器321可基於 内部時脈信號ICLK產生一具有第一頻率及第一頻寬之第 一本地時脈信號。第二本地時脈產生器33丨可基於内部時 脈信號ICLK產生一具有第二頻率及第二頻寬之第二本地 日守脈k號。弟二本地時脈產生器3 4 1可基於内部時脈信號 ICLK產生一具有第三頻率及第三頻寬之第三本地時脈信 號。第四本地時脈產生器3 5 1可基於内部時脈信號…乙尺產 生一具有第四頻率及第四頻寬之第四本地時脈信號。 在圖5之例示實施例中，由本地時脈產生器1、33 1、 34 1及35 1所產生之各別本地時脈信號之頻率可基於一模式 暫存器設定（MRS)信號而建立或設定。 在圖5之例示實施例中，第一埠32〇可回應於第一本地時 脈信號、一位址信號ADDR1及一指令信號CMD1，向記憶 體核心310提供資料DQ1，及/或可向一外部裝置輸出儲存 於記憶體核心310中之資料。第二埠330可回應於第二本地 121043.doc -12- 200805373 時脈信號、一位址信號ADDR2及一指令信號CMD2，向記 憶體核心310提供資料DQ2，及/或可向一外部裝置輸出儲 存於記憶體核心310中之資料。第三埠340可回應於第三本 地時脈信號、一位址信號ADDR3及一指令信號CMD3，向 記憶體核心3 10提供資料DQ3，及/或可向一外部裝置輸出 儲存於記憶體核心310中之資料。第四埠350可回應於第四 本地時脈信號、一位址信號ADDR4及一指令信號CMD4， 向記憶體核心310提供資料DQ4，及/或可向一外部装置輸 出儲存於記憶體核心3 10中之資料。 在圖5之例示實施例中，第一埠（埠1)32〇可經由匯流排 362及363自第一主機（主機1)360接收一位址ADDR1及一指 令CMD1，且可經由匯流排361接收及傳輸資料DQ1。第二 璋（埠2)330可經由匯流排372及373自第二主機（主機2)37〇 接收一位址ADDR2及一指令CMD2，且可經由匯流排371 接收及傳輸資料DQ2。第三埠（埠3)340可經由匯流排382及 383自第三主機（主機3)3 80接收一位址ADDR3及一指令 CMD3，且可經由匯流排381接收及傳輸資料DQ3。第四埠 (埠4)350可經由匯流排392及393自第四主機（主機4)39〇接 收一位址ADDR4及一指令CMD4，且可經由匯流排391接 收及傳輸資料DQ4。 在圖5之例示實施例中，該等埠32〇、mo、34〇及3 5〇中 之每一者可以一並行傳輸模式自各別主機接收及向其傳輸 一位址信號、一指令信號及資料。 在圖5之例示實施例中，該等資料dqi、DQ2、DQ3及 121043.doc -13- 200805373 DQ4中之每一者可經由匯流排36丨、⑺、38丨及/或39丨中之 者進仃傳輸。在一實例中，輸入資料及輸出資料可經由 不同之匯流排進行接收/傳輸。 在下文中，將描述圖5之多埠記憶體裝置3〇〇之實例操 作。 ’、 在圖5之夕埠5己憶體裝置3〇〇之實例操作中，由時脈產生 355所產生之内部時脈信號具有一給定頻率及一 給定相位。另夕卜’由時脈產生器355所產生之内部時脈信 唬ICLK可具有一給定頻寬。可分別藉由本地時脈產生器 321、331、341及351將内部時脈信號1(：1^轉換為具有經 組悲以適合埠320、330、340及350之頻率及頻寬的”本地，， 時脈信號（例如，對每一各別埠而言之本地）。 在圖5之夕埠纪憶體裝置3〇〇之實例操作中，多埠記憶體 咸置3 00可經由一給定之輸入/輸出（1/〇)插腳（未圖示）接收 外。卩時脈指號CLK，且可產生内部時脈信 號ICLK。另外， 圖5之多埠記憶體裝置3〇〇可在埠32〇、33〇、34〇及35〇中分 別包括本地時脈產生器321、331、341及351以產生對應的 本地時脈信號。因此，圖5之多埠記憶體裝置3〇〇可產生具 有刀別適合或經組態適合埠32〇、33〇、34〇及350之頻率及 頻寬的時脈信號而不增加插腳之數目。在一實例中，由本 地時脈產生器321、331、341及351所產生之本地時脈信號 之頻率可基於一模式暫存器設定（MRS)信號而設定。在一 實例中，可使用一半導體記憶體裝置中之一或多個指令信 號產生MRS信號。 121043.doc -14 - 200805373 之另一例示實施例之多埠記憶體 ’圖6之多埠記憶體裝置300a可具 圖6為說明根據本發明 裝置300a的方塊圖。 在圖6之例示實施例中 有一類似於圖5所示之多埠記憶體裝置则之組態的組態。 然而’圖6之多埠記憶體裝置⑽可進一步以一串行傳輸 模式自各別主機接收及向其傳輸—位址信號、—指令信號 及資料’而圖5之多蟑記憶體裝置則可根據—並行傳輸模 式進行操作。
在圖6之例示實施例中，第一埠（埠1)32〇可經由匯流排 3 64自第一主機（主機1)360接收一位址ADDR1、一指令 CMD1及資料DQ1。第二埠（埠2)33〇可經由匯流排π#自第 一主機（主機2)370接收一位址ADDR2、一指令CMD2及資 料DQ2。第三埠（埠3)340可經由匯流排3δ4自第三主機（主 機3)380接收一位址八〇〇汉3、一指令€1^1〇3及資料〇(^3。第 四埠（埠4)350可經由匯流排394自第四主機（主機4)390接收 一位址ADDR4、一指令CMD4及資料DQ4。 在圖6之例示實施例中，雖然本地時脈產生器321、 331、341及351說明為定位於埠320、330、340及350之，，内 部π，但在本發明之其他例示實施例中，本地時脈產生器 321、331、341及351可替代地分別定位於埠320、330、 340及350之”外部”。 在圖6之例示實施例中，多埠記憶體裝置300a可以類似 於圖5所示之多埠記憶體裝置3〇〇之操作之方式進行操作， 且因此為簡潔起見，省略對其之進一步描述。 121043.doc -15- 200805373 圖7為洗明根據本發明之另 裝置300b的方塊圖。 一例示實施例之多埠記憶體 在圖7之例示實施例中，圖7所示之多蟑記憶體裝置300b 可具有一類似於圖6所示之多蟑記憶體裝置3〇0a之組態的 組態。然而’由圖7中之時脈產生器奶所產生之内部時脈 信號MICLK可經組態以具有多個相位，而由，中之時脈 產生器355所產生之内部時脈信號ICLK可經組態以具有— 單個給定之相位。 在圖7之例不實施例中，由時脈產生器355所產生之内部 時脈#號MICLK可包括如圖3 A之例示實施例中所說明之 具有彼此相反之相位的兩個時脈信號。在一替代實例中， 由時脈產生器355所產生之内部時脈信號MICLK可包括如 圖3B之例示實施例甲所說明之具有彼此不同之相位的四個 時脈信號。 在圖7之例示實施例中，雖然本地時脈產生器32 i、 331、341及351說明為定位於埠320、330、340及350之”内 部π，但在本發明之其他例示實施例中，本地時脈產生器 321、331、341及351可替代地分別定位於埠320、330、 340及350之1’外部”。 在圖7之例示實施例中，多埠記憶體裝置300b可以類似 於圖5之多埠記憶體裝置300之操作之方式進行操作，且因 而為簡潔起見，省略對其之進一步描述。 圖8為說明根據本發明之另一例示實施例之多埠記憶體 裝置400的方塊圖。 121043.doc -16- 200805373 在圖8之例示實施例中，多埠記憶體裝置400可包括一具 有記憶體組411、412及413之記憶體核心410、埠420、 43 0、440及45 0及一時脈產生器455。另外，多埠記憶體裝 置400可包括分別耦接至該等埠42〇、43〇、44〇及450中之 每一者的主機460、470、480及490。該等埠420、430、 440及450中之每一者可分別包括一本地時脈產生器421、 431、441及451。時脈產生器455可基於一外部時脈信號 CLK產生内部時脈信號icLKl、ICLK2、ICLK3及ICLK4。 在一實例中，内部時脈信號ICLK1、ICLK2、ICLK3及 ICLK4之頻率可回應於一 MRS信號而建立或設定。 在圖8之例示實施例中，雖然本地時脈產生器421、 431、441及451說明為定位於埠420、430、440及450之，，内 部π，但在本發明之其他例示實施例中，本地時脈產生器 421、431、441及451可替代地分別定位於埠42〇、43〇、 440及450之’’外部”。 在圖8之例示實施例中，可經由匯流排4〇3向第一埠42〇 中之第一本地時脈產生器421提供第一内部時脈信號 ICLK1。可經由匯流排402向第二埠43〇中之第二本地時脈 產生43 1提供第二内部時脈信號ICLK2。可經由匯流排 404向第三埠440中之第三本地時脈產生器441提供第三内 部時脈信號ICLK3。可經由匯流排4〇5向第四埠45〇中之第 四本地時脈產生器451提供第四内部時脈信號iclk4。 在圖8之例示實施例中，第一本地時脈產生器々η 内部時脈信號冗乙以產生一具有第一頻率及第一頻寬二第 121043.doc •17- 200805373 本地柃脈“號。第二本地時脈產生器43丨可基於内部時 脈信號ICLK2產生-具有第二頻率及第二頻寬之第二本地 時脈信號。第三本地時脈產生器441可基於内部時脈信號 ICLK3產生一具有第三頻率及第三頻寬之第三本地時脈信 號。第四本地時脈產生器451可基於内部時脈信號iclk4 產生一具有第四頻率及第四頻寬之第四本地時脈信號。 在圖8之例示實施例中，由本地時脈產生器42i、431、 441及45 1所產生之各別本地時脈信號之頻率可（例如）基於 一 MRS信號而設定。 在圖8之例示實施例中，第一埠42〇可回應於第一本地時 脈#號、一位址信號ADDR1及一指令信號CMD丨而向記憶 體核心410知:供資料DQ1 ’及/或可向一外部裝置輸出儲存 於記憶體核心410中之資料。第二埠43〇可回應於第二本地 %脈信號、一位址信號ADDR2及一指令信號CMD2而向記 憶體核心4 10提供資料DQ2，及/或可向一外部裝置輸出儲 存於記憶體核心410中之資料。第三埠440可回應於第三本 地時脈信號、一位址信號ADDR3及一指令信號CMD3而向 吕己憶體核心4 10提供資料DQ3，及/或可向一外部裝置輸出 儲存於記憶體核心410中之資料。第四埠45〇可回應於第四 本地時脈信號、一位址信號ADDR4及一指令信號CMD4而 向記憶體核心410提供資料DQ4，及/或可向一外部裝置輸 出儲存於記憶體核心4 10中之資料。 在圖8之例示實施例中，第一埠（埠1)420可經由匯流排 462及463自第一主機（主機1)460接收一位址ADDRl及一指 121043.doc -18- 200805373 令CMDl，且可經由匯流排461接收及傳輸資料DQ1。第二 埠（埠2)430可經由匯流排472及473自第二主機（主機2)470 接收一位址ADDR2及一指令CMD2，且可經由匯流排471 接收及傳輸資料DQ2。第三埠（槔3)440可經由匯流排482及 483自第三主機（主機3)480接收一位址ADDR3及一指令 CMD3，且可經由匯流排481接收及傳輸資料DQ3。第四埠 (埠4)450可經由匯流排492及493自第四主機（主機4)490接 收一位址ADDR4及一指令CMD4，且可經由匯流排491接 收及傳輸資料DQ4。 在圖8之例示實施例中，在一實例中，由時脈產生器355 所產生之内部時脈信號ICLK1、ICLK2、ICLK3及ICLK4可 對應於如圖4 A之例示實施例中所說明之具有彼此不同之頻 率的兩個時脈信號。在一替代實例中，内部時脈信號 ICLK1、ICLK2、ICLK3及ICLK4可對應於如圖4B之例示實 施例中所說明之具有彼此不同之頻率的四個時脈信號。 在圖8之例示實施例中，該等埠420、430、440及450中 之每一者可以一並行傳輸模式自各別主機接收及向其傳輸 一位址信號、一指令信號及資料。 在圖8之例示實施例中，該等資料DQ1、DQ2、DQ3及 DQ4中之每一者可分別經由匯流排461、471、481及491進 行傳輸。然而，輸入資料及輸出資料可經由不同之匯流排 傳輸。 在下文中，將更詳盡地描述根據圖8之多埠記憶體裝置 400之實例操作。 121043.doc -19- 200805373 在圖8之多埠記憶體裝置400之實例操作中，由時脈產生 器455所產生之該等内部時脈信號ICLK1、ICLK2、ICLK3 及ICLK4可各自具有不同之頻率。另外，由時脈產生器 455所產生之該等内部時脈信號ICLK1、ICLK2、ICLK3及 ICLK4可各自具有不同之頻寬。該等内部時脈信號 ICLK1、ICLK2、ICLK3及ICLK4中之每一者可具有相同之 相位。 在圖8之多埠記憶體裝置400之實例操作中，由時脈產生 器455所產生之各別内部時脈信號ICLK1、ICLK2、ICLK3 及ICLK4的頻率可基於一MRS信號而設定。内部時脈信號 ICLK1、ICLK2、ICLK3及ICLK4可分別藉由本地時脈產生 器421、431、441及451轉換為具有更適合埠420、430、 440及450之頻率及頻寬的本地時脈信號。由各別本地時脈 產生器421、431、441及451所產生之各別本地時脈信號之 頻率可基於一 MRS信號而設定。 在圖8之多埠記憶體裝置400之實例操作中，多埠記憶體 裝置400可經由一給定之插腳（未圖示）接收外部時脈信號 CLK，且可產生内部時脈信號ICLK1、ICLK2、ICLK3及 ICLK4。另外，多埠記憶體裝置400可在埠420、430、440 及450中分別包括本地時脈產生器421、431、441及451以 產生具有更適合埠420、43 0、440及450之頻率及頻寬的本 地時脈信號。因此，多埠記憶體裝置4〇〇可產生具有’’適合π 該等各別埠420、430、440及450中之每一者或與其相容之 頻率及頻寬的時脈信號，而不必增加插腳之數目（例如， 121043.doc -20- 200805373 不必因相谷性而需要額外之插腳來接收不同各別頻率之時 脈信號）。 圖9為說明根據本發明之另一例示實施例之多埠記憶體 裝置400a的方塊圖。 在圖9之例示實施例中，多埠記憶體裝置4〇〇a可具有一 類似於圖8所示之多埠記憶體裝置400之組態的組態。然 而，夕埠自己憶體裝置4〇〇a可以一串行傳輸模式自各別主機 接收及向其傳輸一位址信號、一指令信號及資料，而多埠 纪k體裝置400可根據一並行傳輸模式進行操作。 在圖9之例示實施例中，第一埠（埠1)42〇可經由匯流排 464自第一主機（主機1)46〇接收一位址aDDR1、一指令 CMD1及負料DQ1。第二埠（埠2)430可經由匯流排474自第 二主機（主機2)470接收一位址ADDR2、一指令CMD2及資 料DQ2。第三埠（埠3)440可經由匯流排484自第三主機（主 機3)480接收一位址ADDR3、一指令CMD3及資料DQ3。第 四埠（埠4)450可經由匯流排494自第四主機（主機4)490接收 ' 一位址ADDR4、一指令CMD4及資料DQ4。 在圖9之例示實施例中，雖然本地時脈產生器42ι、 431、441及451說明為定位於埠420、430、440及450之，，内 部"’但在本發明之其他例示實施例中，本地時脈產生器 421、431、441及451可替代地分別定位於埠42〇、43〇、 440及450之”外部”。 在圖9之例示實施例中，多埠記憶體裝置4〇(^可以類似 於圖8所示之多辞·記憶體裝置400之操作之方式進行操作， 121043.doc -21- 200805373 且因此為簡潔起見，省略對其之進一步描述。 圖ίο為說明根據本發明之另一例示實施例之多埠記憶體 裝置400b的方塊圖。 在圖10之例示實施例中，多埠記憶體裝置400b可具有一 類似於圖9所示之多埠記憶體裝置400a之組態的組態。然 而，由圖10之時脈產生器455所產生之内部時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可具有多個相 位，而由圖9之時脈產生器455所產生之該等内部時脈信號 ICLK1、ICLK2、ICLK3及ICLK4可各自具有相同之相位。 在圖1 0之例示實施例中，由時脈產生器4 5 5所產生之内 部時脈信號MICLK1、MICLK2、MICLK3 及 MICLK4 可對 應於如圖3 A之例示實施例中所說明之具有相反相位的兩個 時脈信號。在一替代實例中，由時脈產生器455所產生之 内部日夺脈信號MICLK1、MICLK2、MICLK3及MICLK4可 對應於如圖3B之例示實施例中所說明之具有不同相位的四 個時脈信號。 在圖1 0之例示實施例中，雖然本地時脈產生器421、 431、441及451說明為定位於埠420、430、440及45 0之”内 部’’，但在本發明之其他例示實施例中，本地時脈產生器 421、43 1、441及451可替代地分別定位於埠420、430、 440及450之，丨外部π ° 在一實例中，圖10之多埠記憶體裝置400b可以類似於圖 8所示之多埠記憶體裝置400之操作之方式進行操作，且因 此為簡潔起見，省略對其之進一步描述。 121043.doc -22- 200805373 圖11為說明根據本發明之另一例示實施例之多埠記憶體 裝置500的方塊圖。 在圖11之例示實施例中，多埠記憶體裝置5〇〇可包括一 具有纪憶體組511、512及51 3之記憶體核心510、埠520、 530、540及550及一時脈產生器5S5。另外，多埠記憶體裝 置5 00可包括分別耦接至該等埠520、530、540及550中之 每一者的主機560、570、580及590。時脈產生器555可基 於一外部時脈信號CLK產生内部時脈信號iCLKl、 ICLK2、ICLK3 及 ICLK4。内部時脈信 miCLK1、ICLK2、 ICLK3及ICLK4中之每一者可具有—、給定之頻率及頻寬。 在一實例中，内部時脈信號ICLK1、iclj^、及 ICLK4之頻率可回應於一 mrs信號而設定。 在圖11之例示實施例中，可經由匯流排5〇3向第一埠 提供第一内部時脈信號ICLK1。可經由匯流排5〇2向第二 埠530提供第二内部時脈信號1€乙〖2。可經由匯流排5料向 第二埠540提供第三内部時脈信號ICLK3。可經由匯流排 5 05向第四埠550提供第四内部時脈信號1(：^1^4。 在圖11之例示實施例中，第一埠52〇可回應於内部時脈 信號ICLK1、一位址信號ADDR1及一指令信號CMDi，向 記憶體核心510提供資料DQ1，及/或可向一外部裝置輸出 儲存於記憶體核心510中之資料。第二埠530可回應於内部 時脈信號ICLK2、一位址信號ADDR2及一指人户吐 CMD2，向記憶體核心510提供資料DQ2，及/或可向一外 部裝置輸出儲存於記憶體核心510中之資料。第三璋54〇可 121043.doc -23- 200805373 回應於内部時脈信號ICLK3、一位址信號ADDR3及一指令 信號CMD3，向記憶體核心510提供資料DQ3，及/或可向 一外部裝置輸出儲存於記憶體核心51〇中之資料。第四埠 5 50可回應於内部時脈信號1(31^4、一位址信號八〇1：)114及 一指令信號CMD4，向記憶體核心5 1 〇提供資料DQ4，及/ 或可向一外部裝置輸出儲存於記憶體核心510中之資料。 在圖11之例示實施例中，第一埠（埠1)52〇可經由匯流排 562及5 63自第一主機（主機1)560接收一位址ADDR1及一指 令CMD1，且可經由匯流排5 61接收及傳輸資料Dq丨。第二 埠（埠2)530可經由匯流排572及573自第二主機（主機2)570 接收一位址ADDR2及一指令CMD2，且可經由匯流排571 接收及傳輸資料DQ2。第三埠（埠3)540可經由匯流排582及 583自第三主機（主機3)580接收一位址ADDR3及一指令 CMD3，且可經由匯流排581接收及傳輸資料DQ3。第四埠 (埠4)550可經由匯流排592及593自第四主機（主機4)59〇接 收一位址ADDR4及一指令CMD4，且可經由匯流排591接 收及傳輸資料DQ4。 在圖11之例示實施例中，由時脈產生器355所產生之内 部時脈信號ICLK1、ICLK2、ICLK3及ICLK4可對應於如圖 4A之例示實施例中所說明之具有不同頻率的兩個時脈信 號。在一替代實例中，由時脈產生器355所產生之内部時 脈信號ICLK1、ICLK2、ICLK3及ICLK4可對應於如圖4B之 例示實施例中所說明之具有不同頻率的四個時脈信號。 在圖11之例示實施例中，該等埠520、530、540及550中 121043.doc -24- 200805373 母者了以並行傳輸模式自各別主機接收及向其傳輸 一位址信號、一指令信號及資料。 在圖11之例示實施例中，該等資料DQ1、dQ2、DQ3及 DQ4中之每一者可經由匯流排S61、5//1、581及591進行傳 輸然而，輸入資料及輸出資料可經由不同之各別匯流排 傳輸。 在下文中，將更詳盡地描述圖ii之多埠記憶體裝置500 之實例操作。
在圖11之多埠記憶體裝置500之實例操作中，由時脈產 生器555所產生之該等内部時脈信號、 ICLK3及ICLK4可各自具有不同之頻率。另外，由時脈產 生器555所產生之該等内部時脈信號ICLK1、ICLK2、 ICLK3及ICLK4可各自具有不同之頻寬。在一實例中，由 時脈產生器555所產生之該等内部時脈信號iclki、 ICLK2、ICLK3及ICLK4中之每一者之頻率可基於一 MRs 4曰就而設定。 在圖11之實例操作中，圖i i之多埠記憶體裝置則可經 由一給定之插腳（未圖示）接收外部時脈信號CLK，且可產 生内部時脈信號。因此， 圖U之多埠記憶ϋ裝置_可產生具有"適合"該等各別槔 520、530、54〇及55〇或與其相容之頻率及頻寬的時脈信 號’而不必增加插腳之數目（例如，不必因相容性而需要 額外之插腳來接收不同各別頻率之時脈信號 圖12為$兄明根據本發明之另 也丨丨-^ 知3之另例不實施例之多埠記憶體 121043.doc -25- 200805373 裝置500a的方塊圖。 在圖12之例示實施例中，多埠記憶體裝置5〇〇a可具有一 類似於圖11所示之多埠記憶體裝置5〇〇之組態的組態。然 而，多埠記憶體裝置500a可以一串行傳輸模式自各別主機 接收及向其傳輸一位址信號、一指令信號及資料，而圖u 所不之多璋記憶體裝置5〇〇可經組態以根據一並行傳輸模 式進行操作。 在圖12之例示實施例中，第一埠（埠1)52〇可經由匯流排 5 64自第一主機（主機1)560接收一位址ADDR1、一指令 〇1^1〇1及資料〇(^1。第二埠（埠2)530可經由匯流排574自第 二主機（主機2)570接收一位址ADDR2、一指令CMD2及資 料DQ2。第三埠（埠3)540可經由匯流排584自第三主機（主 機3)580接收一位址八〇〇113、一指令〇]^〇3及資料〇(^3。第 四埠（埠4)550可經由匯流排594自第四主機（主機4)590接收 一位址ADDR4、一指令CMD4及資料DQ4。 在圖12之例示實施例中，多埠記憶體裝置5〇〇&可以類似 於圖11所示之多埠記憶體裝置500之操作之方式進行操 作，且因此為簡潔起見，省略對其之進一步描述。 圖13為說明根據本發明之另一例示實施例之多埠記憶體 裝置500b的方塊圖。 在圖13之例示實施例中，圖13所示之多埠記憶體裝置 500b可具有一類似於圖12所示之多埠記憶體裝置5〇〇a之組 態的組態。然而，由圖13之時脈產生器5 5 5所產生之内部 時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可包括 121043.doc -26- 200805373 多個相位，而由圖12之時脈產生器5 5 5所產生之該等内部 時脈信號ICLK1、ICLK2、ICLK3及ICLK4可各自具有相同 之相位。 在圖13之例示實施例中，由時脈產生器555所產生之内 部時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可對 應於如圖3 A之例示實施例中所說明之具有相反相位的兩個 日^脈信號。在一替代實例中，由時脈產生器5 5 5所產生之 内部時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可 對應於如圖3B之例示實施例中所說明之具有不同相位的四 個時脈信號。 在該實例中，圖13之多埠記憶體裝置500b可以類似於圖 11所不之多埠記憶體裝置500之操作之方式進行操作，且 因此為間潔起見，省略對其之進一步描述。 圖14為說明根據本發明之另一例示實施例之多埠記憶體 裝置600的方塊圖。 在圖14之例示實施例中，多埠記憶體裝置600可包括一 具有記憶體組611、612及613之記憶體核心610、串行器/ 解串器（SERDES)620、630、640及650及一時脈產生器 655。於本文中使用時，"SERDES"可表示一串行器/解串 器。可經由匯流排602向串行器/解串器62〇、63〇、64〇及 650提供内部時脈信號ICLK。串行器/解串器62〇 ' 63〇、 640及650可基於内部時脈信號ICLK分別產生具有一給定 頻率及一給定頻寬之第一至第四本地時脈信號。在一實例 中’由串行器/解串器62〇、630、640及650所產生之各別 121043.doc -27- 200805373 本地時脈信號之頻率可回應於一 MRS信號而設定。 在圖14之例示實施例中，第一串行器/解串器620可回應 於第一本地時脈信號、一位址信號ADDR1及一指令信號 CMD1而經由匯流排601向記憶體核心610提供資料DQ1， 及/或可向一外部裝置輸出儲存於記憶體核心6丨〇中之資 料。弟二串行器/解串器6 3 0可回應於第二本地時脈信號、 一位址信號ADDR2及一指令信號CMD2而經由匯流排601 向記憶體核心610提供資料DQ2，及/或可向一外部裝置輸 出儲存於記憶體核心6 10中之資料。第三串行器/解串器 640可回應於第三本地時脈信號、一位址信號addR3及一 指令信號CMD3而經由匯流排60 1向記憶體核心61 〇提供資 料DQ3，及/或可向一外部裝置輸出儲存於記憶體核心61〇 中之資料。第四串行器/解串器650可回應於第四本地時脈 信號、一位址信號ADDR4及一指令信號CMD4而經由匯流 排601向記憶體核心61 0提供資料DQ4，及/或可向一外部裝 置輸出儲存於記憶體核心6 10中之資料。 在圖14之例示實施例中，第一串行器/解串器620可經由 匯流排662及663自第一主機（主機1 )66〇接收一位址ADDR1 及一指令CMD1，且可經由匯流排661接收及傳輸資料 DQ1。第二串行器/解串器630可經由匯流排672及673自第 一主機（主機2)670接收一位址ADDR2及一指令CMD2，且 可經由匯流排671接收及傳輸資料DQ2。第三串行器/解串 器640可經由匯流排682及683自第三主機（主機3)68〇接收一 位址ADDR3及一指令CMD3，且可經由匯流排681接收及 121043.doc -28- 200805373 傳輸資料DQ3。第四串行器/解串器65〇可經由匯流排692及 693自第四主機（主機4)69〇接收一位址adDR4及一指令 CMD4，且可經由匯流排691接收及傳輸資料1^4。 如圖14之例示實施例中所說明，該等串行器/解串器 620、630、640及65〇中之每一者可以一並行傳輸模式自各 別主機接收及向其傳輸一位址信號、一指令信號及資料。 在圖14之例示實施例中，該等資料DQ1、DQ2、〇如及 DQ4中之每一者可經由匯流排661、671、681及691進行傳 輸。在一實例中，輸入資料及輸出資料可經由不同之各別 匯流排進行傳輸。 在下文中，將更詳盡地描述根據圖丨4所示之多埠記憶體 裝置600之實例操作。 在圖14之多埠記憶體裝置6〇〇之實例操作中，串行器/解 串器（Serializer/Deserializer，SERDES)(例如，串行器 /解 串器620、630、640、650，#等）可為一經組態以將以串 行傳輸模式輸入之資料轉換為並行資料，或可替代地將以 並行模式輸入之資料轉換為串行資料的電路區塊。另外， SERDES可經組態以調整（例如，增加或降低）所接收之時 脈信號的頻率。 在圖14之多埠記憶體裝置6〇〇之實例操作中，由時脈產 生器655所產生之内部時脈信號^乙尺可具有一給定頻率及 一給定相位。另外，由時脈產生器655所產生之内部時脈 仍^ICLK可具有一給定頻寬。該等串行器/解串器62〇、 630、640及650可各自將内部時脈信號1(：1^&轉換為具有適 121043.doc -29· 200805373 合？幾66〇、67〇、680及690之不同之各別頻率及頻寬的本 地％脈信號。因此，本地時脈信號之不同之各別頻率及/ 或頻寬可分別經由一藉由串行器/解串器62〇、63〇、及 650對内部時脈信號冗乙尺之調整而產生。 在圖14之多埠記憶體裝置6〇〇之實例操作中，多埠記情 體裝置_可經由一給定之插腳（未圖示）接收外部時脈信號' CLK’且可產生内部時脈信號瓜尺。另外，圖^之多璋記 憶體裝置600可分別使用串行器/解串器“ο、63〇、6扣及 ㈣產生具有”適合"主機66〇、67〇、68〇及_(其分別對應 於串打器/解串器620、630、640及65〇)或與其相容之頻率 及頻寬的本地時脈信號。因此，圖14之多埠記憶體裝置 可產生八有適合主機66〇、67〇、68〇及或與其相容 之頻率及頻寬的時脈信號’而不必增加插腳之數'目（例 如，不必因相容性而需要額外之插腳來接收不同各別頻率 之時脈信號）。在—實例中，由串行器/解串器620、630、 640及650所產生夕久如| / 之各別本地時脈信號之頻率可回應於一 MRS信號而設定。 圖15為說明根據本發明之另一例示實施例之多璋記憶 裝置600a的方塊圖。 在圖15之例示實施例中，多槔記憶體裝置6〇〇a可具有— 類似於圖14所示之客+自^ ^ 之夕埠圮憶體裝置600之組態的組態。铁 而，多埠記憶體裝罟κλλ …、 忒置6〇〇a可以一串行傳輸模式自各 接收及向其傳輸一 ^ 止k諕、一指令信號及資料，而圖 所示之多埠記怜、辦駐$ ^ λ 心體裴置600可根據一並行傳輸模式進行操 121043.doc -30- 200805373 作。 在圖1 5之例示實施例中，第一串行器/解串器620可經由 匯流排664自第一主機（主機1)660接收一位址ADDR1、一 指令CMD1及資料DQ1。第二串行器/解串器630可經由匯 流排674自第二主機（主機2)670接收一位址ADDR2、一指 令CMD2及賓料DQ2。弟二串行器/解串器640可經由匯流 排684自第三主機（主機3)680接收一位址ADDR3、一指令 CMD3及負料DQ3。弟四串行器/解串器650可經由匯流排 694自第四主機（主機4)690接收一位址ADDR4、一指令 CMD4及資料DQ4 〇 在圖1 5之例示實施例中，多埠記憶體裝置6〇(^可以類似 於圖14所示之多埠記憶體裝置600之操作之方式進行操 作，且因此為簡潔起見，省略對其之進一步描述。 圖16為說明根據本發明之另一例示實施例之多璋記憶體 裝置600b的方塊圖。 在圖16之例示實施例中，多埠記憶體裝置⑼⑽可具有一 類似於圖1 5所示之多埠§己憶體裝置6 〇 〇 a之組態的組態。然 而，由圖16中之時脈產生器655所產生之内部時脈信號 MICLK可具有符合多個相位之能力（例如，一可調整之相 位），而由圖15中之時脈產生器655所產生之内部時脈信號 ICLK可具有相同之相位。 在圖16之例示實施例中，由時脈產生器655所產生之内 部時脈信號MICLK可對應於如圖3 A之例示實施例中所說 明之具有相反相位的兩個時脈信號。在一替代實例中，由 121043.doc -31- 200805373 時脈產生器655所產生之内部時脈信號MICLk可對應於如 圖3B之例示實施例中所說明之具有不同相位的四個時脈信 號。 在圖1 6之例示實施例中，多埠記憶體裝置⑼扑可以類似 於圖14所示之多琿記憶體裝置600之操作之方式進行操 作，且因此為簡潔起見，省略對其之進一步描述。 圖17為說明根據本發明之另一例示實施例之多埠記憶體 裝置700的方塊圖。 …在圖17之例示實施例中，多埠記憶體裝置7〇〇可包括一 具有記憶體組711、712及713之記憶體核心71〇、串行器/ 解串器72〇、730、74〇及75〇及一時脈產生器755。時脈產 生器755可基於一外部時脈信號CLK產生内部時脈信號 ICLK1、ICLK2、ICLK3及 ICLK4。内部時脈信號ICLK1、 ICLK2、ICLK3及ICLK4中之每一者可具有一給定之頻率 及頻寬。在一實例中，各別内部時脈信號ICLK1、 ICLK2、ICLK3及ICLK4之頻率可回應於一 MRS信號而設 u 定。 在圖1 7之例示實施例中，可經由匯流排7〇3向第一串行 器/解串器720提供第一内部時脈信號…乙以。可經由匯流 排702向第二串行器/解串器73〇提供第二内部時脈信號 ICLK2。可經由匯流排7〇4向第三串行器/解串器74〇提供第 二内部時脈信號ICLK3。可經由匯流排7〇5向第四串行器/ 解串器750提供第四内部時脈信號1(：1^尺4。 在圖17之例示實施例中，第一串行器/解串器72〇可回應 121043.doc -32- 200805373 於内部時脈信號ICLKl、一位址信號ADDR1及一指令信號 CMD1而經由匯流排701向記憶體核心71〇提供資料DQ1， 及/或可向一外部裝置輸出儲存於記憶體核心710中之資 料。第二串行器/解串器730可回應於内部時脈信號 ICLK2、一位址信號ADDR2及一指令信號CMD2而經由匯 流排701向記憶體核心710提供資料DQ2，及/或可向一外部 裝置輸出儲存於記憶體核心710中之資料。第三串行器/解 串器740可回應於内部時脈信號ICLK3、一位址信號 ADDR3及一指令信號CMD3而經由匯流排701向記憶體核 心7 10提供資料DQ3，及/或可向一外部裝置輸出儲存於記 憶體核心710中之資料。第四串行器/解串器750可回應於 内部時脈信號ICLK4、一位址信號ADDR4及一指令信號 CMD4而經由匯流排7〇1向記憶體核心710提供資料DQ4， 及/或可向一外部裝置輸出儲存於記憶體核心710中之資 料。 在圖17之例示實施例中’第一串行器/解串器720可經由 匯流排762及763自第一主機（主機1)760接收一位址ADDR1 及一指令CMD1，且可經由匯流排761接收及傳輸資料 DQ1。第二串行器/解串器730可經由匯流排772及773自第 二主機（主機2)770接收一位址ADDR2及一指令CMD2，且 可經由匯流排771接收及傳輸資料DQ2。第三串行器/解串 器740可經由匯流排782及783自第三主機（主機3)780接收一 位址ADDR3及一指令CMD3，且可經由匯流排78 1接收及 傳輸資料DQ3。第四串行器/解串器750可經由匯流排792及 121043.doc -33- 200805373 793自第四主機（主機4)790接收一位址八叫^以及一指令 CMD4，且可經由匯流排79丨接收及傳輸資料dq4。 7 如圖Π之例示實施例中所說明，該等串行器/解串器 72〇、73()、74()及75()中之每—者可以_並行傳輸模式自各 別主機接收及向其傳輸一位址信號、一指令信號及資料。 在圖17之例示實施例中，該等資料DQ1、dq2、〇的及 DQ4中之每一者可經由匯流排761、771、^丨及/或79i中之 一者進行傳輸。在一實例中，輸入資料及輸出資料可經由 不同之各別匯流排進行傳輸。 在下文中，將更詳盡地描述圖17所示之多埠記憶體裝置 700之實例操作。 在圖17之多埠記憶體裝置700之實例操作中，圖17所示 之多埠記憶體裝置700中所包括之該等串行器/解串器 720、730、740及750中之每一者可具有一分別對應於圖u 所示之多埠記憶體裝置500中所包括之琿52〇、53〇、540及 550之功能的功能。 在圖17之多埠記憶體裝置700之實例操作中，由時脈產 生器755所產生之該等内部時脈信號ICLKi、ICLK2、 ICLK3及ICLK4可各自具有不同之頻率。另外，由時脈產 生器755所產生之該等内部時脈信號icLKl、ICLK2、 ICLK3及ICLK4可各自具有不同之頻寬。在一實例中，由 時脈產生器755所產生之各別内部時脈信號、 ICLK2、ICLK3及ICLK4之頻率可基於_ MRS信號而設 定。串行器/解串器720、730、740及750可回應於MRS信 121043.doc -34 - 200805373 號而基於内部時脈信號ICLK1、ICLK2、iclkuiclk4產 生本地時脈信號。 在圖17之多埠記憶體裝置7〇〇之實例操作中，多埠記憶 - <置〇可、、二由一给疋之插腳（未圖示）接收外部時脈信號 CLK，且可分別為串行器/解串器72〇、73〇、74〇及產生 内部時脈信號ICLK1、ICLK2、ICLK3&ICLK4。串行器/ 解串☆ 720、730、740及750可產生具有，，適合，，主機76〇、 770、780及790(其分別對應於串行器/解串器72〇、73〇、 740及75 0)或與其相容之頻率及頻寬的本地時脈信號。另 外，該等串行器/解串器72〇、73〇、74〇及75〇中之每一者 可回應於MRS信號而選擇内部時脈信號ICLK1、ICLK2、 ICLK3及ICLK4中之一者。因此，圖17之多埠記憶體裝置 7〇〇可產生具有適合對應於該等埠之串行器/解串器72〇、 73 0、740及750或與其相容之頻率及頻寬的時脈信號，而 不必增加插腳之數目（例如，不必因相容性而需要額外之 插腳來接收不同各別頻率之時脈信號）。在一實例中，由 串行器/解串器620、630、640及650所產生之各別本地時 脈信號之頻率可回應於一 MRS信號而設定。 圖1 8為說明根據本發明之另一例示實施例之多埠記憶體 裝置700a的方塊圖。 在圖1 8之例示實施例中，圖丨8所示之多埠記憶體裝置 7〇〇a可具有一類似於圖17所示之多埠記憶體裝置7〇〇之組 怨的組態。然而’多埠記憶體裝置7〇〇a可以一串行傳輸模 式自各別主機接收及向其傳輸一位址信號、一指令信號及 121043.doc -35· 200805373 資料，而圖17所示之多埠記憶體裝置700可根據一並行傳 輸模式進行操作。 在圖18之例示實施例中，第一串行器/解串器72〇可經由 匯流排764自第一主機（主機ι)760接收一位址ADDR1、一 指令CMD1及資料dqi。第二串行器/解串器730可經由匯 流排774自第二主機（主機2)77〇接收一位址ADDR2、一指 令CMD2及資料DQ2。第三串行器/解串器740可經由匯流 排784自第三主機（主機3)780接收一位址ADDR3、一指令 CMD3及資料DQ3。第四串行器/解串器750可經由匯流排 794自第四主機（主機4)790接收一位址ADDR4、一指令 CMD4及資料DQ4 〇 在圖1 8之例示實施例中，圖丨8所示之多埠記憶體裝置 700a可以類似於圖17所示之多埠記憶體裝置700之操作之 方式進行操作，且因此為簡潔起見，省略對其之進一步描 述。 圖19為說明根據本發明之另一例示實施例之多埠記憶體 裝置700b的方塊圖。 在圖19之例示實施例中，圖19所示之多埠記憶體裝置 700b可具有一類似於圖18所示之多埠記憶體裝置700a之組 態的組態。然而，由圖19之時脈產生器755所產生之内部 時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可包括 多個相位，而由圖1 8之時脈產生器755所產生之内部時脈 信號ICLK1、ICLK2、ICLK3及ICLK4可各自包括相同之相 位0 121043.doc -36- 200805373 在圖19之例示實施例中，由時脈產生器755所產生之内 部時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可對 應於如圖3 A之例示實施例中所說明之具有相反相位的兩個 時脈信號。在一替代實例中，由時脈產生器755所產生之 内部時脈信號 MICLK1、MICLK2、MICLK3 及 MICLK4 可 對應於如圖3B之例示實施例中所說明之具有不同相位的四 個時脈信號。 在圖19之例示實施例中，多埠記憶體裝置7〇叽可以類似 於圖17所示之多埠記憶體裝置700之操作之方式進行操 作，且因此為簡潔起見，省略對其之進一步描述。 圖2 0為說明根據本發明之另一例示實施例之多埠記憶體 裝置800的方塊圖。圖20之多埠記憶體裝置8〇〇可包括一緩 衝器855而非圖14所示之多埠記憶體裝置6〇〇中所包括之時 脈產生器655。 在圖20之例示實施例中，多埠記憶體裝置8〇〇可包括一 具有記憶體組811、812及813之記憶體核心810、串行器/ 解串器820、830、840及850及一緩衝器855。可經由匯流 排8〇2向串行器/解串器820、830、840及850提供内部時脈 信號ICLK。串行器/解串器820、830、840及850可基於内 部時脈信號IC L K分別產生第一至第四本地時脈信號（未圖 示），第一至第四本地時脈信號中之每一者具有一給定頻 率及一給定頻寬。在一實例中，由串行器/解串器82〇、 830、840及850所產生之各別本地時脈信號之頻率可回應 於一 MRS信號而設定。 121043.doc -37- 200805373 在圖20之例不實施例中，第一串行器/解串器82〇可回應 於第一本地時脈信號、一位址信號ADDR1及一指令信號 CMD1而經由匯流排8〇1向記憶體核心81〇提供資料DQi， 及/或可向一外部裝置輸出儲存於記憶體核心81〇中之資 料。第一串行器/解串器830可回應於第二本地時脈信號、 一位址信號ADDR2及一指令信號CMD2而經由匯流排801 向記憶體核心8 1 〇提供資料DQ2，及/或可向一外部裝置輸 出儲存於記憶體核心8 10中之資料。第三串行器/解串器 840可回應於第三本地時脈信號、一位址信號aDDR3及一 指令信號CMD3而經由匯流排80 1向記憶體核心8 1 〇提供資 料DQ3 ’及/或可向一外部裝置輸出儲存於記憶體核心8 i 〇 中之資料。第四串行器/解串器850可回應於第四本地時脈 信號、一位址信號ADDR4及一指令信號CMD4而經由匯流 排801向記憶體核心8 10提供資料DQ4，及/或可向一外部裝 置輸出儲存於記憶體核心8 10中之資料。 在圖20之例示實施例中，第一串行器/解串器82〇可經由 匯流排862及863自第一主機（主機1)860接收一位址ADDR1 及一指令CMD1，且可經由匯流排861接收及傳輸資料 DQ1。第二串行器/解串器830可經由匯流排872及873自第 二主機（主機2)870接收一位址ADDR2及一指令CMD2，且 可經由匯流排871接收及傳輸資料DQ2。第三串行器/解串 器840可經由匯流排882及883自第三主機（主機3)880接收一 位址ADDR3及一指令CMD3，且可經由匯流排88 1接收及 傳輸資料DQ3。第四串行器/解串器850可經由匯流排892及 121043.doc -38 - 200805373 893自第四主機（主機4)89〇接收一位址aD;DR4& 一指令 4且了經由匯流排8 91接收及傳輸資料dQ4。 如圖20之例示實施例中所說明，該等串行器/解串器 820、830、840及85〇中之每一者可以一並行傳輸模式自各 別主機接收及向其傳輸一位址信號、一指令信號及資料。 在圖20之例示實施例中，該等資料DQ1、DQ2、DQ3及 DQ4中之每一者可經由匯流排861、871、881及/或891中之 -者進行傳輸。在一實例中，輸入資料及輸出資料可經由 不同之各別匯流排進行傳輸。 在下文中，將更詳盡地描述圖24所示之多埠記憶體裝置 800之實例操作。 在圖20之多埠記憶體裝置8〇〇之實例操作中，緩衝器 可緩衝外部時脈信號CLK以產生内部時脈信號iclk。因 此，在一實例中，内部時脈信號ICLK之頻率可能等於外 部時脈信號CLK之頻率。由緩衝器855所產生之内部時脈 信號ICLK可具有一給定頻率及一給定相位。另外，由緩 衝器855所產生之内部時脈信號ICLK可具有一給定頻寬。 串行器/解串器820、830、840及850可將内部時脈信號 ICLK轉換或調整為具有適合主機860、870、880及890(其 分別對應於串行器/解串器82〇、83〇、84〇及85〇)或與其相 容之不同頻率及頻寬的本地時脈信號。 在圖20之多埠記憶體裝置8〇〇之實例操作中，多埠記憶 體裝置800可經由一給定之插腳（未圖示）接收外部時脈信號 CLK，且可產生内部時脈信號ICLK。另外，圖⑼之多埠記 121043.doc •39- 200805373 憶體裝置800可產生具有適合主機860、870、880及890(其 分別對應於串行器/解串器820、830、840及850)或與其相 谷之頻率及頻寬的本地時脈信號。因此，圖2〇之多埠記憶 體裝置800可產生具有適合主機86〇、870、880及890或與 其相容之頻率及頻寬的時脈信號，而不必增加插腳之數目 (例如’不必因相容性而需要額外之插腳來接收不同各別 頻率之時脈信號）。在一實例中，由串行器/解串器62〇、 630、640及650所產生之各別本地時脈信號之頻率可回應 於一 MRS信號而設定。在一實例中，由串行器/解串器 820、830、840及850所產生之本地時脈信號之頻率可回應 於一 MRS信號而設定。 圖2 1為說明根據本發明之另一例示實施例之多埠記憶體 裝置800a的方塊圖。 在圖21之例示實施例中，圖21所示之多埠記憶體裝置 800a可具有一類似於圖2〇所示之多埠記憶體裝置之組 態的組態。然而，多埠記憶體裝置8〇〇a可以一串行傳輸模 式自各別主機接收及向其傳輸一位址信號、一指令信號及 貧料，而圖20所示之多埠記憶體裝置8〇〇可根據一並行傳 輸模式進行操作。 在圖21之例示實施例巾，第一串行器/解串器820可經由 匯歲排864自第一主機（主機接收一位址addri、一 指令CMD1及資料DQ1。帛：串行器/解串器83〇可經由匯 流排874自第二主機（主機2)87〇接收一位址addr2、一指 令CMD2及資料DQ2。第三串行器/解串器84〇可經由匯流 121043.doc 200805373 排884自弟二主機（主機3)880接收一位址addR3、一指令 CMD3及貢料DQ3。第四串行器/解串器85〇可經由匯流排 894自第四主機（主機4)890接收一位址ADDR4、一指令 CMD4及資料DQ4。 在一實例中，多埠記憶體裝置8〇〇a可以類似於圖2〇所示 之多埠記憶體裝置800之操作之方式進行操作，且因此為 簡潔起見，省略對其之進一步描述。
圖22為說明根據本發明之另一例示實施例之多埠記憶體 裝置800b的方塊圖。 在圖22之例示實施例中，多埠記憶體裝置肋讣可具有一 類似於圖21所示之多埠記憶體裝置8_之組態的組態。然
而，由圖22中之緩衝器855所產生之内部時脈信號mcLK 可具有符合多個相位之能力（例如，一可調整之相位），而 由圖21中之緩衝器855所產生之内部時脈信號可包括 相同之相位。 在圖22之例示實施例t，由緩衝器855所產i之内部時 脈信號MICLK可對應於如圖3A之例示實施例中所說明之 具有相反相位的兩個時脈信號。在替代實例中，由缓衝 器855所產生之㈣時脈信號MI(：lk可對應於如圖π之例 示實施例中所說明之具有不同相位的四個時脈信號。 在-實例中’圖22所示之多蟑記憶體裂置8嶋可以類似 於圖20所示之多琿記憶體裝置_之操作之方式進行操 作，且因此為簡潔起見’省略對其之進一步描述。 如此描述了本發明之例示實施例，顯而易見，相同實施 121043.doc -41 - 200805373 例可以多種方式變化。舉 實施例係針對—包括雖然以上所描述之例示 明之其他例示實施例可針對任“Μ ’但本發 裝置(例如，非記悻俨本、“ ^阜4置’諸如一半導體 非记fe體+導體裝置）。 性之另一例示實施例中’多埠半導體裝置可選擇 /有可餘態以與相„之主機—㈣作 或相位的時脈信號，以僅 整且盔兩擗Λ搶4 斤產生之時脈信號可按需要調
—七加埠插腳之數目以適應不同之時脈信號要求。 另卜’根據本發明之例干每Α ^ Λ 只施例之多埠記憶體裝置可適用 於較低功率之應用。 、用 終變化不應視作對本發明之例示實施例之精神及範疇 之脫離’且對於熟習此項技術者而言顯而易見之所有該等 變更意欲包括於以下申請專利範圍之範疇中。 【圖式簡單說明】 圖1為說明一習知多埠記憶體裝置之方塊圖。 圖2為說明另一習知多埠記憶體裝置之方塊圖。 圖3Α為說明根據本發明《一例示實施例t具有相反相位 之兩個時脈信號的時序圖。 圖3B為說明根據本發明之另一例示實施例之具有不同相 位之四個時脈信號的時序圖。 圖4A為說明根據本發明之另一例示實施例之具有不同頻 率之兩個時脈信號的時序圖。 圖4B為說明根據本發明之另一例示實施例之具有不同頻 率之四個時脈信號的時序圖。 121043.doc -42- 200805373 圖5為說明根據本發明之一例示實施例之多埠記憶體裝 置的方塊圖。 圖6為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖7為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖8為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖9為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖10為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖11為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖12為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖13為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖14為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖15為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖16為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 121043.doc -43 - 200805373 圖17為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖1 8為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖19為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖20為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖2 1為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 圖22為說明根據本發明之另一例示實施例之多埠記憶體 裝置的方塊圖。 【主要元件符號說明】 100 多埠記憶體裝置 110 記憶體核心 111 記憶體組 112 記憶體組 113 記憶體組 120 埠 130 埠 140 埠 150 埠 200 多埠記憶體裝置 210 記憶體核心 121043.doc -44- 200805373 211 記憶體組 212 記憶體組 213 記憶體組 220 埠 230 埠 240 埠 250 埠 255 時脈產生器 260 主機 270 主機 280 主機 290 主機 300 多埠記憶體裝置 300a 多槔記憶體裝置 300b 多埠記憶體裝置 310 記憶體核心 311 記憶體組 312 記憶體組 313 記憶體組 320 埠 321 本地時脈產生器 330 埠 331 本地時脈產生器 340 埠 121043.doc -45. 200805373 341 本地時脈產生器 350 埠 351 本地時脈產生器 355 時脈產生器 360 第一主機 361 匯流排 362 匯流排 363 匯流排 364 匯流排 370 第二主機 371 匯流排 372 匯流排 373 匯流排 374 匯流排 380 第三主機 381 匯流排 382 匯流排 383 匯流排 384 匯流排 390 第四主機 391 匯流排 392 匯流排 393 匯流排 394 匯流排 121043.doc - 46 - 200805373 400 多埠記憶體裝置 400a 多埠記憶體裝置 400b 多埠記憶體裝置 402 匯流排 403 匯流排 404 匯流排 405 匯流排 410 記憶體核心 411 記憶體組 412 記憶體組 413 記憶體組 420 埠 421 本地時脈產生器 430 埠 431 本地時脈產生器 440 埠 441 本地時脈產生器 450 埠 451 本地時脈產生器 455 時脈產生器 460 第一主機 461 匯流排 462 匯流排 463 匯流排 121043.doc -47- 200805373 464 匯流排 470 第二主機 471 匯流排 472 匯流排 473 匯流排 474 匯流排 480 第三主機 481 匯流排 482 匯流排 483 匯流排 484 匯流排 490 第四主機 491 匯流排 492 匯流排 493 匯流排 494 匯流排 500 多埠記憶體裝置 500a 多埠記憶體裝置 500b 多埠記憶體裝置 502 匯流排 503 匯流排 504 匯流排 505 匯流排 510 記憶體核心 121043.doc -48- 200805373 511 記憶體組 512 記憶體組 513 記憶體組 520 埠 530 埠 540 埠 550 埠 555 時脈產生器 560 第一主機 561 匯流排 562 匯流排 563 匯流排 564 匯流排 570 第二主機 571 匯流排 572 匯流排 573 匯流排 574 匯流排 580 第三主機 581 匯流排 582 匯流排 583 匯流排 584 匯流排 590 第四主機 121043.doc -49- 200805373 591 匯流排 592 匯流排 593 匯流排 594 匯流排 600 多埠記憶體裝置 600a 多埠記憶體裝置 600b 多埠記憶體裝置 602 匯流排 603 匯流排 610 記憶體核心 611 記憶體組 612 記憶體組 613 記憶體組 620 串行器/解串器 630 串行器/解串器 640 串行器/解串器 650 串行器/解串器 655 時脈產生器 660 第一主機 661 匯流排 662 匯流排 663 匯流排 664 匯流排 670 第二主機 121043.doc -50- 200805373 671 匯流排 672 匯流排 673 匯流排 674 匯流排 680 第三主機 681 匯流排 682 匯流排 683 匯流排 684 匯流排 690 第四主機 691 匯流排 692 匯流排 693 匯流排 694 匯流排 700 多埠記憶體裝置 700a 多埠記憶體裝置 700b 多埠記憶體裝置 702 匯流排 703 匯流排 704 匯流排 705 匯流排 710 記憶體核心 711 記憶體組 712 記憶體組 121043.doc -51 - 200805373 713 記憶體組 720 串行器/解串器 730 串行器/解串器 740 串行器/解串器 750 串行器/解串器 755 時脈產生器 760 第一主機 761 匯流排 762 匯流排 763 匯流排 764 匯流排 770 第二主機 771 匯流排 772 匯流排 773 匯流排 774 匯流排 780 第三主機 781 匯流排 782 匯流排 783 匯流排 784 匯流排 790 第四主機 791 匯流排 792 匯流排 121043.doc -52- 200805373 793 匯流排 794 匯流排 800 多埠記憶體裝置 800a 多埠記憶體裝置 800b 多埠記憶體裝置 802 匯流排 803 匯流排 810 記憶體核心 811 記憶體組 812 記憶體組 813 記憶體組 820 串行器/解串器 830 串行器/解串器 840 串行器/解串器 850 串行器/解串器 855 緩衝器 860 第一主機 861 匯流排 862 匯流排 863 匯流排 864 匯流排 870 第二主機 871 匯流排 872 匯流排 121043.doc - 53 - 200805373 873 匯流排 874 匯流排 880 第三主機 881 匯流排 882 匯流排 883 匯流排 884 匯流排 890 第四主機 891 匯流排 892 匯流排 893 匯流排 894 匯流排 ADDR1 位址/位址信號 ADDR2 位址/位址信號 ADDR3 位址/位址信號 ADDR4 位址/位址信號 CLK 外部時脈信號 CLK1 第一外部時脈信號 CLK2 第二外部時脈信號 CLK3 第三外部時脈信號 CLK4 第四外部時脈信號 CMD1 指令/指令信號 CMD2 指令/指令信號 CMD3 指令/指令信號 121043.doc -54- 200805373
CMD4 DQ1 DQ2 DQ3 DQ4 ICLK ICLK1 ICLK2 ICLK3 ICLK4 MICLK MICLK1 MICLK2 MICLK3 MICLK4 MRS 指令/指令信號 資料 資料 資料 資料 内部時脈信號 第一内部時脈信號 第二内部時脈信號 第三内部時脈信號 第四内部時脈信號 内部時脈信號 内部時脈信號 内部時脈信號 内部時脈信號 内部時脈信號 模式暫存器設定 121043.doc 55-