JP2001283589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
(57)【要約】
【課題】 高い動作周波数においても動作の信頼性が高
く、かつ、回路規模及び消費電流が低減された半導体記
憶装置を提供する。 【解決手段】 外部クロック信号に同期してデータを出
力する半導体記憶装置であって、供給された外部クロッ
ク信号を分周することにより第一の内部クロック信号を
生成する第一分周器６１と、外部クロック信号を可変的
に遅延させるＤＬＬ回路５９と、ＤＬＬ回路５９から出
力された信号を分周することにより第二の内部クロック
信号を生成する第二分周器６５と、第一の内部クロック
信号と第二の内部クロック信号とに応じてデータを出力
するデータ制御部２９とを備えたことを特徴とする半導
体記憶装置を提供する。
く、かつ、回路規模及び消費電流が低減された半導体記
憶装置を提供する。 【解決手段】 外部クロック信号に同期してデータを出
力する半導体記憶装置であって、供給された外部クロッ
ク信号を分周することにより第一の内部クロック信号を
生成する第一分周器６１と、外部クロック信号を可変的
に遅延させるＤＬＬ回路５９と、ＤＬＬ回路５９から出
力された信号を分周することにより第二の内部クロック
信号を生成する第二分周器６５と、第一の内部クロック
信号と第二の内部クロック信号とに応じてデータを出力
するデータ制御部２９とを備えたことを特徴とする半導
体記憶装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものである。
関するものである。
【０００２】
【従来の技術】昨今のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）は、動作の高速化と低消費電力化及び
高速インタフェース等が要求されている。ここで現在の
ＤＲＡＭにおいては、クロック信号に同期してデータの
入出力を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が主
流となっており、インターフェイスを高速化するために
ダブルデータレイト（ＤＤＲ）方式も提案されている。
なお、このＤＤＲ方式とはクロック信号ＣＫ及び反転ク
ロック信号／ＣＫによりデータを出力し、出力レートを
高める方式であるが、高速インタフェースを実現するた
めにはいずれの方式においても動作周波数を高めること
が必要とされる。
モリ（ＤＲＡＭ）は、動作の高速化と低消費電力化及び
高速インタフェース等が要求されている。ここで現在の
ＤＲＡＭにおいては、クロック信号に同期してデータの
入出力を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が主
流となっており、インターフェイスを高速化するために
ダブルデータレイト（ＤＤＲ）方式も提案されている。
なお、このＤＤＲ方式とはクロック信号ＣＫ及び反転ク
ロック信号／ＣＫによりデータを出力し、出力レートを
高める方式であるが、高速インタフェースを実現するた
めにはいずれの方式においても動作周波数を高めること
が必要とされる。
【０００３】しかしながら、周波数の高いクロック信号
により内部動作を制御すると、該周波数が高いほどスペ
ックにおけるマージンが減少するため、該内部動作の信
頼性を担保することは難しくなる。従って、高周波数を
有したクロック信号による内部動作には限界があるた
め、分周等をおこなうことにより内部動作の動作周波数
を緩和（低減）することが必要とされる。
により内部動作を制御すると、該周波数が高いほどスペ
ックにおけるマージンが減少するため、該内部動作の信
頼性を担保することは難しくなる。従って、高周波数を
有したクロック信号による内部動作には限界があるた
め、分周等をおこなうことにより内部動作の動作周波数
を緩和（低減）することが必要とされる。
【０００４】ここで、上記動作周波数の緩和は、特にデ
ータの出力制御において採用されているが、以下におい
て、このような機能を有する従来の半導体記憶装置につ
いて説明する。
ータの出力制御において採用されているが、以下におい
て、このような機能を有する従来の半導体記憶装置につ
いて説明する。
【０００５】図１は、従来の半導体記憶装置の構成を示
す図である。図１に示されるように、この半導体記憶装
置は、パッド１，３，５，３３と、クロックバッファ
７，８と、コマンドバッファ９と、分周器１１と、コマ
ンド認識部１３と、ＤＬＬ（Delayed Locked Loop）回
路１５と、出力信号生成回路１７と、０°論理回路１９
と、１８０°論理回路２１と、出力制御部２３と、読出
回路２５と、メモリ２７と、データ制御部２９と、出力
バッファ３１とを備える。ここで、０°論理回路１９は
リードコマンド角度認識回路（０°）３５とカウンタ
（０°）３９とを含み、１８０°論理回路２１はリード
コマンド角度認識回路（１８０°）３７とカウンタ（１
８０°）４１とを含む。
す図である。図１に示されるように、この半導体記憶装
置は、パッド１，３，５，３３と、クロックバッファ
７，８と、コマンドバッファ９と、分周器１１と、コマ
ンド認識部１３と、ＤＬＬ（Delayed Locked Loop）回
路１５と、出力信号生成回路１７と、０°論理回路１９
と、１８０°論理回路２１と、出力制御部２３と、読出
回路２５と、メモリ２７と、データ制御部２９と、出力
バッファ３１とを備える。ここで、０°論理回路１９は
リードコマンド角度認識回路（０°）３５とカウンタ
（０°）３９とを含み、１８０°論理回路２１はリード
コマンド角度認識回路（１８０°）３７とカウンタ（１
８０°）４１とを含む。
【０００６】そして、クロックバッファ７，８は、外部
クロック信号ｃｋが供給されるパッド１及び外部クロッ
ク信号／ｃｋが供給されるパッド３に接続される。ま
た、コマンドバッファ９はコマンドｃｏｍが供給される
パッド５に接続され、分周器１１はクロックバッファ
７，８に接続される。また、コマンド認識部１３はクロ
ックバッファ７及びコマンドバッファ９に接続され、Ｄ
ＬＬ（Delayed Locked Loop）回路１５は分周器１１に
接続される。
クロック信号ｃｋが供給されるパッド１及び外部クロッ
ク信号／ｃｋが供給されるパッド３に接続される。ま
た、コマンドバッファ９はコマンドｃｏｍが供給される
パッド５に接続され、分周器１１はクロックバッファ
７，８に接続される。また、コマンド認識部１３はクロ
ックバッファ７及びコマンドバッファ９に接続され、Ｄ
ＬＬ（Delayed Locked Loop）回路１５は分周器１１に
接続される。
【０００７】また、出力信号生成回路１７はＤＬＬ回路
１５に接続され、０°論理回路１９及び１８０°論理回
路２１は分周器１１とコマンド認識部１３及びＤＬＬ回
路１５に接続される。さらに、出力制御部２３は０°論
理回路１９及び１８０°論理回路２１に接続される。ま
た、読出回路２５はコマンド認識部１３に接続され、メ
モリ２７は読出回路２５に接続される。また、データ制
御部２９は、読出回路２５及び出力制御部２３に接続さ
れる。そして、出力バッファ３１は、データ制御部２９
及び出力信号生成回路１７に接続される。なお、データ
Ｄが出力されるパッド３３が出力バッファ３１に接続さ
れる。
１５に接続され、０°論理回路１９及び１８０°論理回
路２１は分周器１１とコマンド認識部１３及びＤＬＬ回
路１５に接続される。さらに、出力制御部２３は０°論
理回路１９及び１８０°論理回路２１に接続される。ま
た、読出回路２５はコマンド認識部１３に接続され、メ
モリ２７は読出回路２５に接続される。また、データ制
御部２９は、読出回路２５及び出力制御部２３に接続さ
れる。そして、出力バッファ３１は、データ制御部２９
及び出力信号生成回路１７に接続される。なお、データ
Ｄが出力されるパッド３３が出力バッファ３１に接続さ
れる。
【０００８】以下において、上記のような構成を有する
従来の半導体記憶装置の動作を説明する。パッド１，３
に供給された外部クロック信号ｃｋ，／ｃｋは、クロッ
クバッファ７，８により緩衝され、分周器１１に入力さ
れる。そして、分周器１１は、内部クロック信号clkz,
clkxを分周することにより、内部クロック信号clke0z,
clke18z, clko0z, clko18zを生成する。
従来の半導体記憶装置の動作を説明する。パッド１，３
に供給された外部クロック信号ｃｋ，／ｃｋは、クロッ
クバッファ７，８により緩衝され、分周器１１に入力さ
れる。そして、分周器１１は、内部クロック信号clkz,
clkxを分周することにより、内部クロック信号clke0z,
clke18z, clko0z, clko18zを生成する。
【０００９】一方、パッド５に供給されたコマンドは、
コマンドバッファ９により緩衝され、コマンド認識部１
３に入力される。そして、コマンド認識部１３はリード
コマンドreadを生成して、リードコマンド角度認識回路
（０°）３５及びリードコマンド角度認識回路（１８０
°）３７と読出回路２５に供給する。ここで、リードコ
マンド角度認識回路（０°）３５は供給されたコマンド
が内部クロック信号clke0zに同期して入力されたもので
あるか否かを関知し、リードコマンド角度認識回路（１
８０°）３７は供給されたコマンドが内部クロック信号
clke18zに同期して入力されたか否かを関知して、それ
ぞれ出力制御信号を出力制御部２３へ供給する。なおこ
こで、内部クロック信号clke18zの位相は内部クロック
信号clke0zの位相に対し１８０°ずれたものとされる。
コマンドバッファ９により緩衝され、コマンド認識部１
３に入力される。そして、コマンド認識部１３はリード
コマンドreadを生成して、リードコマンド角度認識回路
（０°）３５及びリードコマンド角度認識回路（１８０
°）３７と読出回路２５に供給する。ここで、リードコ
マンド角度認識回路（０°）３５は供給されたコマンド
が内部クロック信号clke0zに同期して入力されたもので
あるか否かを関知し、リードコマンド角度認識回路（１
８０°）３７は供給されたコマンドが内部クロック信号
clke18zに同期して入力されたか否かを関知して、それ
ぞれ出力制御信号を出力制御部２３へ供給する。なおこ
こで、内部クロック信号clke18zの位相は内部クロック
信号clke0zの位相に対し１８０°ずれたものとされる。
【００１０】なお、ＤＬＬ回路１５は、分周器１１によ
り生成された内部クロック信号clke0z, clke18z, clko0
z, clko18zを所定時間遅延することにより、内部クロッ
ク信号clke0z, clke18z, clko0z, clko18zに対して、あ
たかもＤＬＬ回路１５からパッド３３まで経路４３の伝
送時間ＴＡＣに対応する位相だけ進んだ内部クロック信
号oclke0z, oclke18z, oclko0z, oclko18zを生成する。
り生成された内部クロック信号clke0z, clke18z, clko0
z, clko18zを所定時間遅延することにより、内部クロッ
ク信号clke0z, clke18z, clko0z, clko18zに対して、あ
たかもＤＬＬ回路１５からパッド３３まで経路４３の伝
送時間ＴＡＣに対応する位相だけ進んだ内部クロック信
号oclke0z, oclke18z, oclko0z, oclko18zを生成する。
【００１１】以下において、図１に示された従来の半導
体記憶装置によるデータ読み出し動作を、図２を参照し
つつ説明する。なお、ここでは例としてレイテンシが６
の場合を説明する。すなわち、図２（ａ）及び図２
（ｍ）に示されるように、リードコマンドreadがパッド
５に供給された時刻Ｔｉから外部クロック信号ｃｋの６
周期（クロック）分に相当する時間だけ遅れた時刻Ｔｏ
からデータＤｎ（ｎは自然数）がパッド３３から出力さ
れるものとする。
体記憶装置によるデータ読み出し動作を、図２を参照し
つつ説明する。なお、ここでは例としてレイテンシが６
の場合を説明する。すなわち、図２（ａ）及び図２
（ｍ）に示されるように、リードコマンドreadがパッド
５に供給された時刻Ｔｉから外部クロック信号ｃｋの６
周期（クロック）分に相当する時間だけ遅れた時刻Ｔｏ
からデータＤｎ（ｎは自然数）がパッド３３から出力さ
れるものとする。
【００１２】まず図２（ｂ）〜（ｅ）の波形４６に示さ
れるように、外部クロック信号ｃｋに基づいて、分周器
１１により２分周された内部クロック信号clke0z, clke
18z,clko0z, clko18zが生成される。ここで、波形４４
は外部クロック信号ｃｋに同期した内部クロック信号cl
ke0z, clke18zを示し、波形４５は外部クロック信号ｃ
ｋを反転させた外部クロック信号／ｃｋに同期した内部
クロック信号clko0z,clko18zを示す。また、内部クロッ
ク信号clke18z, clko18zは、それぞれ内部クロック信号
clke0z, clko0zに対して位相が１８０°ずれたものとさ
れる。
れるように、外部クロック信号ｃｋに基づいて、分周器
１１により２分周された内部クロック信号clke0z, clke
18z,clko0z, clko18zが生成される。ここで、波形４４
は外部クロック信号ｃｋに同期した内部クロック信号cl
ke0z, clke18zを示し、波形４５は外部クロック信号ｃ
ｋを反転させた外部クロック信号／ｃｋに同期した内部
クロック信号clko0z,clko18zを示す。また、内部クロッ
ク信号clke18z, clko18zは、それぞれ内部クロック信号
clke0z, clko0zに対して位相が１８０°ずれたものとさ
れる。
【００１３】従って、図２（ｂ）及び図２（ｃ）に示さ
れるように、例えば内部クロック信号clke0zは外部クロ
ック信号／ｃｋの偶数番目のクロックのみから構成さ
れ、内部クロック信号clke18zは外部クロック信号／ｃ
ｋの奇数番目のクロックのみから構成される。
れるように、例えば内部クロック信号clke0zは外部クロ
ック信号／ｃｋの偶数番目のクロックのみから構成さ
れ、内部クロック信号clke18zは外部クロック信号／ｃ
ｋの奇数番目のクロックのみから構成される。
【００１４】ここで、ＤＬＬ回路１５により遅延された
信号が波形４７として示され、波形４８は波形４４に対
応し、波形４９は波形４５に対応する。すなわち、例え
ば図２（ｂ）に示される内部クロック信号clke0zの番号
４が付与されたクロックは、ＤＬＬ回路１５により所定
時間遅延され、図２（ｆ）に示された内部クロック信号
oclke0zの番号６が付与されたクロックとされる。
信号が波形４７として示され、波形４８は波形４４に対
応し、波形４９は波形４５に対応する。すなわち、例え
ば図２（ｂ）に示される内部クロック信号clke0zの番号
４が付与されたクロックは、ＤＬＬ回路１５により所定
時間遅延され、図２（ｆ）に示された内部クロック信号
oclke0zの番号６が付与されたクロックとされる。
【００１５】一方、リードコマンド角度認識回路（０
°）３５は、供給された内部クロック信号clke0zに基づ
いて、リードコマンドreadを外部クロック信号ｃｋと位
相差０°で受け取ったことを認識し、図２（ｊ）に示さ
れた信号ractp0zを生成する。なおこの信号ractp0zは、
入力された内部クロック信号clke0zの一周期分の間ハイ
レベルを有する信号とされ、カウンタ（０°）３９に供
給される。なお、リードコマンド角度認識回路（１８０
°）３７は、供給された内部クロック信号clke18zに基
づいて、リードコマンドreadを外部クロック信号ｃｋと
位相差１８０°で受け取ったことを認識し、上記リード
コマンド角度認識回路（０°）３５と同様に動作する。
°）３５は、供給された内部クロック信号clke0zに基づ
いて、リードコマンドreadを外部クロック信号ｃｋと位
相差０°で受け取ったことを認識し、図２（ｊ）に示さ
れた信号ractp0zを生成する。なおこの信号ractp0zは、
入力された内部クロック信号clke0zの一周期分の間ハイ
レベルを有する信号とされ、カウンタ（０°）３９に供
給される。なお、リードコマンド角度認識回路（１８０
°）３７は、供給された内部クロック信号clke18zに基
づいて、リードコマンドreadを外部クロック信号ｃｋと
位相差１８０°で受け取ったことを認識し、上記リード
コマンド角度認識回路（０°）３５と同様に動作する。
【００１６】そして、カウンタ（０°）３９は、ＤＬＬ
回路１５から出力された内部クロック信号oclko0z, ocl
ko18zに応じて、順次図２（ｋ）及び図２（ｌ）に示さ
れる信号latz, oe0zを生成する。そして時刻Ｔｏより、
図２（ｆ）に示された内部クロック信号oclke0zの番号
６が付与されたクロック以降のクロックに応じて、レイ
テンシが６のデータＤ１〜Ｄ４が、データ制御部２９及
び出力バッファ３１を介して順次パッド３３より外部出
力される。
回路１５から出力された内部クロック信号oclko0z, ocl
ko18zに応じて、順次図２（ｋ）及び図２（ｌ）に示さ
れる信号latz, oe0zを生成する。そして時刻Ｔｏより、
図２（ｆ）に示された内部クロック信号oclke0zの番号
６が付与されたクロック以降のクロックに応じて、レイ
テンシが６のデータＤ１〜Ｄ４が、データ制御部２９及
び出力バッファ３１を介して順次パッド３３より外部出
力される。
【００１７】なお、読出回路２５はリードコマンドread
に応じてメモリ２７より上記データＤ１〜Ｄ４を読み出
し、データ制御部２９へ供給する。そして、データ制御
部２９は、出力制御部２３から供給されたデータ制御信
号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供
給する。さらに、出力バッファ３１は出力信号生成回路
１７から供給された信号outp1x, outp2xに応じて、デー
タＤ１〜Ｄ４をパッド３３へ出力する。
に応じてメモリ２７より上記データＤ１〜Ｄ４を読み出
し、データ制御部２９へ供給する。そして、データ制御
部２９は、出力制御部２３から供給されたデータ制御信
号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供
給する。さらに、出力バッファ３１は出力信号生成回路
１７から供給された信号outp1x, outp2xに応じて、デー
タＤ１〜Ｄ４をパッド３３へ出力する。
【００１８】以上が、図１に示された従来の半導体記憶
装置におけるデータ読出し動作の説明であるが、以下に
おいて図１に示された半導体記憶装置を構成する要素の
具体的な回路例を示す。
装置におけるデータ読出し動作の説明であるが、以下に
おいて図１に示された半導体記憶装置を構成する要素の
具体的な回路例を示す。
【００１９】図３は、図１に示されたＤＬＬ回路１５の
構成を示す図である。図３に示されるように、ＤＬＬ回
路１５は、レプリカ回路９０と、第一遅延回路９１と、
第二遅延回路９２と、シフトレジスタ９３と、１／２分
周回路９４と、位相比較器５５とを備える。なお、第一
遅延回路９１と第二遅延回路９２の回路構成は同じもの
とされる。また、レプリカ回路９０は、抵抗９５と、出
力バッファ（ダミー）９６、ダミー容量９７、クロック
バッファ（ダミー）９８及びダミー分周器９９がこの順
で直列接続された回路からなる。なお、該ダミー分周器
９９は図１に示された分周器１１と同じ遅延時間を有す
る回路からなり、供給される信号を分周することなく、
そのまま位相比較器５５へ供給する。
構成を示す図である。図３に示されるように、ＤＬＬ回
路１５は、レプリカ回路９０と、第一遅延回路９１と、
第二遅延回路９２と、シフトレジスタ９３と、１／２分
周回路９４と、位相比較器５５とを備える。なお、第一
遅延回路９１と第二遅延回路９２の回路構成は同じもの
とされる。また、レプリカ回路９０は、抵抗９５と、出
力バッファ（ダミー）９６、ダミー容量９７、クロック
バッファ（ダミー）９８及びダミー分周器９９がこの順
で直列接続された回路からなる。なお、該ダミー分周器
９９は図１に示された分周器１１と同じ遅延時間を有す
る回路からなり、供給される信号を分周することなく、
そのまま位相比較器５５へ供給する。
【００２０】また、１／２分周回路９４には内部クロッ
ク信号clke0zが供給され、位相比較器５５は１／２分周
回路９４及びダミー分周器９９に接続される。また、シ
フトレジスタ９３の入力端は位相比較器５５に接続さ
れ、第二遅延回路９２を制御する。また、第二遅延回路
９２の入力端は１／２分周回路９４に接続され、出力端
は抵抗９５に接続される。そして、第二遅延回路９２は
第一遅延回路９１における遅延時間を自己の遅延時間と
一致させるように調整する。
ク信号clke0zが供給され、位相比較器５５は１／２分周
回路９４及びダミー分周器９９に接続される。また、シ
フトレジスタ９３の入力端は位相比較器５５に接続さ
れ、第二遅延回路９２を制御する。また、第二遅延回路
９２の入力端は１／２分周回路９４に接続され、出力端
は抵抗９５に接続される。そして、第二遅延回路９２は
第一遅延回路９１における遅延時間を自己の遅延時間と
一致させるように調整する。
【００２１】ここで、第一遅延回路９１には内部クロッ
ク信号clke0z, clke18z, clko0z, clko18zが供給され、
第二遅延回路９２における遅延時間と同じ時間だけ遅延
された内部クロック信号oclke0z, oclke18z, oclko0z,
oclko18zが生成され、出力される。また、クロックバッ
ファ７，８から第一遅延回路９１を介して出力バッファ
３１まで至る経路を「内部クロックパス」と呼ぶとき、
上記レプリカ回路９０は該内部クロックパスにおける回
路構成と同じ構成からなるため、内部クロックパスと同
じ遅延時間を有する。
ク信号clke0z, clke18z, clko0z, clko18zが供給され、
第二遅延回路９２における遅延時間と同じ時間だけ遅延
された内部クロック信号oclke0z, oclke18z, oclko0z,
oclko18zが生成され、出力される。また、クロックバッ
ファ７，８から第一遅延回路９１を介して出力バッファ
３１まで至る経路を「内部クロックパス」と呼ぶとき、
上記レプリカ回路９０は該内部クロックパスにおける回
路構成と同じ構成からなるため、内部クロックパスと同
じ遅延時間を有する。
【００２２】次に、上記ＤＬＬ回路１５の動作の概要を
説明する。上記第一及び第二の遅延回路９１，９２は、
シフトレジスタ９３によって最適な遅延段数が指定さ
れ、該シフトレジスタ９３は位相比較器５５により制御
される。そして、位相比較器５５は、レプリカ回路９０
から出力されるダミークロック信号clkrと１／２分周回
路９４から供給されるクロック信号clkoutとを比較し、
ダミークロック信号clkrの位相がクロック信号clkoutの
位相に対して、内部クロック信号clke0zの一周期分だけ
遅延するようにシフトレジスタ９３を調節する。そし
て、シフトレジスタ９３がこのように調節されることに
より、内部クロックパスにおける遅延時間は内部クロッ
ク信号clke0zの一周期分の長さとなるため、外部クロッ
ク信号ｃｋの周波数に依らず該外部クロック信号ｃｋの
立ち上がりタイミングにおいて出力データが変化するこ
ととなる。
説明する。上記第一及び第二の遅延回路９１，９２は、
シフトレジスタ９３によって最適な遅延段数が指定さ
れ、該シフトレジスタ９３は位相比較器５５により制御
される。そして、位相比較器５５は、レプリカ回路９０
から出力されるダミークロック信号clkrと１／２分周回
路９４から供給されるクロック信号clkoutとを比較し、
ダミークロック信号clkrの位相がクロック信号clkoutの
位相に対して、内部クロック信号clke0zの一周期分だけ
遅延するようにシフトレジスタ９３を調節する。そし
て、シフトレジスタ９３がこのように調節されることに
より、内部クロックパスにおける遅延時間は内部クロッ
ク信号clke0zの一周期分の長さとなるため、外部クロッ
ク信号ｃｋの周波数に依らず該外部クロック信号ｃｋの
立ち上がりタイミングにおいて出力データが変化するこ
ととなる。
【００２３】また、上記の「１／２分周回路」９４は、
分周率を２とし、位相比較器５５における位相の比較が
第一遅延回路９１に入力される信号の１クロック先を基
準としてなされるための分周回路であることを意味す
る。
分周率を２とし、位相比較器５５における位相の比較が
第一遅延回路９１に入力される信号の１クロック先を基
準としてなされるための分周回路であることを意味す
る。
【００２４】以下において、上記ＤＬＬ回路１５の動作
を図４の波形図を参照しつつより詳しく説明する。な
お、ここではデータ出力タイミングが時刻Ｔｏであると
する。
を図４の波形図を参照しつつより詳しく説明する。な
お、ここではデータ出力タイミングが時刻Ｔｏであると
する。
【００２５】まず、パッド１に供給された図４（ａ）に
示される外部クロック信号ｃｋは、図１に示された分周
器１１により分周され、図４（ｂ）に示された内部クロ
ック信号clke0zが生成される。なお、図４（ａ）及び図
４（ｂ）に示されるように、説明の便宜を図るため、外
部クロック信号ｃｋの各クロックには０から順に整数番
号が付与され、生成された内部クロック信号clke0zの各
クロックにはその立ち上がりタイミングが一致する外部
クロック信号ｃｋの番号と同じ番号、すなわち偶数番号
が付けられる。
示される外部クロック信号ｃｋは、図１に示された分周
器１１により分周され、図４（ｂ）に示された内部クロ
ック信号clke0zが生成される。なお、図４（ａ）及び図
４（ｂ）に示されるように、説明の便宜を図るため、外
部クロック信号ｃｋの各クロックには０から順に整数番
号が付与され、生成された内部クロック信号clke0zの各
クロックにはその立ち上がりタイミングが一致する外部
クロック信号ｃｋの番号と同じ番号、すなわち偶数番号
が付けられる。
【００２６】そして、内部クロック信号clke0zは、１／
２分周回路９４において２分周され、図４（ｃ）に示さ
れたクロック信号clkoutが生成される。そして、このク
ロック信号clkoutは第二遅延回路９２及びレプリカ回路
９０を通り、図４（ｄ）に示されるダミークロック信号
clkrが生成される。ここで、図４（ｄ）に示されるよう
に、ダミークロック信号clkrはクロック信号clkoutに対
して、レプリカ回路９０における遅延時間Ｄｔだけ位相
が遅れることとなる。
２分周回路９４において２分周され、図４（ｃ）に示さ
れたクロック信号clkoutが生成される。そして、このク
ロック信号clkoutは第二遅延回路９２及びレプリカ回路
９０を通り、図４（ｄ）に示されるダミークロック信号
clkrが生成される。ここで、図４（ｄ）に示されるよう
に、ダミークロック信号clkrはクロック信号clkoutに対
して、レプリカ回路９０における遅延時間Ｄｔだけ位相
が遅れることとなる。
【００２７】このとき、時刻Ｔｏのタイミングにおい
て、ダミークロック信号clkrの立ち上がりエッジをクロ
ック信号clkoutの立ち下がりエッジと一致させるよう
に、位相比較器５５はシフトレジスタ９３を調整し、第
二遅延回路９２及び第一遅延回路９１の遅延時間が時刻
Ｔ３から時刻Ｔｏの間の時間とされる。従って、図４
（ｅ）に示されるように、第一遅延回路９１から出力さ
れる内部クロック信号oclke0zは、第一遅延回路９１に
入力される内部クロック信号clke0zに対して、上記時刻
Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時
刻Ｔ２までの時間だけ遅延される。そして例えば、図４
（ｅ）においては、内部クロック信号clke0zの２の番号
が付されたクロックに対応する内部クロック信号oclke0
zのクロックに４の番号が付されている。
て、ダミークロック信号clkrの立ち上がりエッジをクロ
ック信号clkoutの立ち下がりエッジと一致させるよう
に、位相比較器５５はシフトレジスタ９３を調整し、第
二遅延回路９２及び第一遅延回路９１の遅延時間が時刻
Ｔ３から時刻Ｔｏの間の時間とされる。従って、図４
（ｅ）に示されるように、第一遅延回路９１から出力さ
れる内部クロック信号oclke0zは、第一遅延回路９１に
入力される内部クロック信号clke0zに対して、上記時刻
Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時
刻Ｔ２までの時間だけ遅延される。そして例えば、図４
（ｅ）においては、内部クロック信号clke0zの２の番号
が付されたクロックに対応する内部クロック信号oclke0
zのクロックに４の番号が付されている。
【００２８】次に図４（ｆ）に示されるように、内部ク
ロック信号oclke0zの４の番号が付されたクロックに応
じて、時刻Ｔｏにおいてパッド３３からデータが出力さ
れ、結果的に図４（ａ）に示された外部クロック信号ｃ
ｋの４の番号が付されたクロックに同期してデータが出
力される。
ロック信号oclke0zの４の番号が付されたクロックに応
じて、時刻Ｔｏにおいてパッド３３からデータが出力さ
れ、結果的に図４（ａ）に示された外部クロック信号ｃ
ｋの４の番号が付されたクロックに同期してデータが出
力される。
【００２９】以上が図３に示されたＤＬＬ回路１５の動
作であるが、レプリカ回路９０から出力されるダミーク
ロック信号clkrの位相が、１／２分周回路９４から出力
されるクロック信号clkoutの中で第一遅延回路９１に入
力される内部クロック信号clke0zの一周期分先のエッジ
を基準として調整されることが特徴とされる。
作であるが、レプリカ回路９０から出力されるダミーク
ロック信号clkrの位相が、１／２分周回路９４から出力
されるクロック信号clkoutの中で第一遅延回路９１に入
力される内部クロック信号clke0zの一周期分先のエッジ
を基準として調整されることが特徴とされる。
【００３０】次に図５は、図１に示された従来のクロッ
クバッファ７の構成を示す回路図である。なお、図１に
示されたクロックバッファ８の構成も、図５と同様な回
路図により示される。
クバッファ７の構成を示す回路図である。なお、図１に
示されたクロックバッファ８の構成も、図５と同様な回
路図により示される。
【００３１】図５に示されるように、クロックバッファ
７は、インバータＩＮＶ１〜ＩＮＶ３と、ＮチャネルＭ
ＯＳトランジスタＮＴ１〜ＮＴ３と、ＰチャネルＭＯＳ
トランジスタＰＴ１〜ＰＴ４とを含み、ＮチャネルＭＯ
ＳトランジスタＮＴ２のゲートに外部クロック信号ｃｋ
が供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲ
ートには外部クロック信号／ｃｋが供給される。また、
ＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭ
ＯＳトランジスタＰＴ１，ＰＴ４のゲートには、イネー
ブル信号ｅｎｚが供給される。
７は、インバータＩＮＶ１〜ＩＮＶ３と、ＮチャネルＭ
ＯＳトランジスタＮＴ１〜ＮＴ３と、ＰチャネルＭＯＳ
トランジスタＰＴ１〜ＰＴ４とを含み、ＮチャネルＭＯ
ＳトランジスタＮＴ２のゲートに外部クロック信号ｃｋ
が供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲ
ートには外部クロック信号／ｃｋが供給される。また、
ＮチャネルＭＯＳトランジスタＮＴ１及びＰチャネルＭ
ＯＳトランジスタＰＴ１，ＰＴ４のゲートには、イネー
ブル信号ｅｎｚが供給される。
【００３２】そして、イネーブル信号ｅｎｚがハイレベ
ルとなりクロックバッファ７が活性化されると、外部ク
ロック信号ｃｋ，／ｃｋに応じた内部クロック信号clkz
が生成され、出力される。
ルとなりクロックバッファ７が活性化されると、外部ク
ロック信号ｃｋ，／ｃｋに応じた内部クロック信号clkz
が生成され、出力される。
【００３３】また図６は、図１に示された従来の分周器
１１の構成を示す回路図である。図６に示されるよう
に、分周器１１はインバータＩＮＶ４と、第一分周回路
１１ａ及び第二分周回路１１ｂを含む。そして、第一分
周回路１１ａは、ＮＡＮＤ回路１００〜１０８及びイン
バータＩＮＶ５を含み、第二分周回路１１ｂはＮＡＮＤ
回路１０９〜１１７及びインバータＩＮＶ６を含む。
１１の構成を示す回路図である。図６に示されるよう
に、分周器１１はインバータＩＮＶ４と、第一分周回路
１１ａ及び第二分周回路１１ｂを含む。そして、第一分
周回路１１ａは、ＮＡＮＤ回路１００〜１０８及びイン
バータＩＮＶ５を含み、第二分周回路１１ｂはＮＡＮＤ
回路１０９〜１１７及びインバータＩＮＶ６を含む。
【００３４】そして、第一分周回路１１ａは内部クロッ
ク信号clkzを分周して内部クロック信号clke0z, clke18
zを生成し、第二分周回路１１ｂは内部クロック信号clk
xを分周して内部クロック信号clko0z, clko18zを生成す
る。なお分周器１１は、インバータＩＮＶ４に供給され
る信号csuzによりリセットされる。
ク信号clkzを分周して内部クロック信号clke0z, clke18
zを生成し、第二分周回路１１ｂは内部クロック信号clk
xを分周して内部クロック信号clko0z, clko18zを生成す
る。なお分周器１１は、インバータＩＮＶ４に供給され
る信号csuzによりリセットされる。
【００３５】以上に述べた従来の半導体記憶装置は、Ｄ
ＤＲ方式を採用したものであって、複数の外部クロック
信号ｃｋ，／ｃｋによりデータ出力が制御されるもので
あるが、制御が複雑となるという問題を有している。ま
た、外部クロック信号を分周して位相の異なる複数の内
部クロック信号を生成するため、該内部クロック信号を
伝送するための信号線の数が増加し、ＤＬＬ回路５９の
回路規模の増大と消費電流の増加を招来するという問題
がある。さらには、該ＤＬＬ回路５９の回路規模の増大
は、ＤＬＬ回路５９内の信号線の質的なばらつきを招
き、ＤＬＬ回路５９の精度を低下させるという問題があ
る。
ＤＲ方式を採用したものであって、複数の外部クロック
信号ｃｋ，／ｃｋによりデータ出力が制御されるもので
あるが、制御が複雑となるという問題を有している。ま
た、外部クロック信号を分周して位相の異なる複数の内
部クロック信号を生成するため、該内部クロック信号を
伝送するための信号線の数が増加し、ＤＬＬ回路５９の
回路規模の増大と消費電流の増加を招来するという問題
がある。さらには、該ＤＬＬ回路５９の回路規模の増大
は、ＤＬＬ回路５９内の信号線の質的なばらつきを招
き、ＤＬＬ回路５９の精度を低下させるという問題があ
る。
【００３６】
【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたものであり、高い動作周波数
においても動作の信頼性が高く、かつ、回路規模及び消
費電流が低減された半導体記憶装置を提供することを目
的とする。
を解消するためになされたものであり、高い動作周波数
においても動作の信頼性が高く、かつ、回路規模及び消
費電流が低減された半導体記憶装置を提供することを目
的とする。
【００３７】
【課題を解決するための手段】上記の目的は、外部クロ
ック信号に同期してデータを出力する半導体記憶装置で
あって、供給された外部クロック信号を分周することに
より第一の内部クロック信号を生成する第一の分周手段
と、外部クロック信号を可変的に遅延させる遅延手段
と、遅延手段から出力された信号を分周することにより
第二の内部クロック信号を生成する第二の分周手段と、
第一の内部クロック信号と第二の内部クロック信号とに
応じて、データを出力するデータ出力手段とを備えたこ
とを特徴とする半導体記憶装置を提供することにより達
成される。このような手段によれば、外部クロック信号
の周波数が高くなる場合においても、内部動作周波数を
低減することにより、データ出力手段から外部クロック
信号に同期したデータの出力を実現できると共に、遅延
手段に入力される信号の数を低減することができる。
ック信号に同期してデータを出力する半導体記憶装置で
あって、供給された外部クロック信号を分周することに
より第一の内部クロック信号を生成する第一の分周手段
と、外部クロック信号を可変的に遅延させる遅延手段
と、遅延手段から出力された信号を分周することにより
第二の内部クロック信号を生成する第二の分周手段と、
第一の内部クロック信号と第二の内部クロック信号とに
応じて、データを出力するデータ出力手段とを備えたこ
とを特徴とする半導体記憶装置を提供することにより達
成される。このような手段によれば、外部クロック信号
の周波数が高くなる場合においても、内部動作周波数を
低減することにより、データ出力手段から外部クロック
信号に同期したデータの出力を実現できると共に、遅延
手段に入力される信号の数を低減することができる。
【００３８】ここで、遅延手段は、外部クロック信号と
の位相差がＮ周期（Ｎは０以外の整数）である信号を出
力するものとすることができる。このような手段によれ
ば、第一の分周手段と第二の分周手段の同期をとること
ができる。また、遅延手段は、入力されるクロック信号
の位相を２ｎ（ｎは自然数）周期先のクロック信号を基
準として調整することによって、外部クロック信号を遅
延させるものとすれば、容易に第一の分周手段と第二の
分周手段の同期をとることができる。
の位相差がＮ周期（Ｎは０以外の整数）である信号を出
力するものとすることができる。このような手段によれ
ば、第一の分周手段と第二の分周手段の同期をとること
ができる。また、遅延手段は、入力されるクロック信号
の位相を２ｎ（ｎは自然数）周期先のクロック信号を基
準として調整することによって、外部クロック信号を遅
延させるものとすれば、容易に第一の分周手段と第二の
分周手段の同期をとることができる。
【００３９】また、第一の分周手段と第二の分周手段と
を同時に起動させるリセット手段をさらに備えたものと
することもできる。このような手段によれば、第一の分
周手段と第二の分周手段の動作を保証することができ
る。ここで、より具体的には、第一の分周手段と第二の
分周手段とを電源投入時に起動させることができる。そ
して、このような手段によれば、第一の分周手段と第二
の分周手段の動作をより確実に保証することができる。
また、外部から供給するコマンドによりリセット手段を
制御することとすれば、第一の分周手段と第二の分周手
段の動作における自由度を高めることができる。
を同時に起動させるリセット手段をさらに備えたものと
することもできる。このような手段によれば、第一の分
周手段と第二の分周手段の動作を保証することができ
る。ここで、より具体的には、第一の分周手段と第二の
分周手段とを電源投入時に起動させることができる。そ
して、このような手段によれば、第一の分周手段と第二
の分周手段の動作をより確実に保証することができる。
また、外部から供給するコマンドによりリセット手段を
制御することとすれば、第一の分周手段と第二の分周手
段の動作における自由度を高めることができる。
【００４０】また、本発明の目的は、供給される外部ク
ロック信号をバッファリングするバッファリング手段
と、供給されるデータ出力制御信号に応じて所定のデー
タを外部へ出力するデータ出力手段とを有し、外部クロ
ック信号に同期してデータを出力する半導体記憶装置で
あって、バッファリング手段で生成された信号を可変的
に遅延させる遅延手段と、バッファリング手段で生成さ
れた信号を分周して第一の内部クロック信号を生成する
第一の分周手段と、遅延手段から出力された信号を分周
して第二の内部クロック信号を生成する第二の分周手段
と、第一の内部クロック信号と第二の内部クロック信号
とに応じて、データ出力制御信号を生成するデータ出力
制御信号生成手段とを備えたことを特徴とする半導体記
憶装置を提供することにより達成される。このような手
段によれば、外部クロック信号の周波数が高くなる場合
においても、周波数が低減された第一の内部クロック信
号及び第二の内部クロック信号に応じて生成されるデー
タ出力制御信号により、データ出力手段からの外部クロ
ック信号に同期したデータ出力を実現できると共に、遅
延手段に入力される信号の数を低減することができる。
ロック信号をバッファリングするバッファリング手段
と、供給されるデータ出力制御信号に応じて所定のデー
タを外部へ出力するデータ出力手段とを有し、外部クロ
ック信号に同期してデータを出力する半導体記憶装置で
あって、バッファリング手段で生成された信号を可変的
に遅延させる遅延手段と、バッファリング手段で生成さ
れた信号を分周して第一の内部クロック信号を生成する
第一の分周手段と、遅延手段から出力された信号を分周
して第二の内部クロック信号を生成する第二の分周手段
と、第一の内部クロック信号と第二の内部クロック信号
とに応じて、データ出力制御信号を生成するデータ出力
制御信号生成手段とを備えたことを特徴とする半導体記
憶装置を提供することにより達成される。このような手
段によれば、外部クロック信号の周波数が高くなる場合
においても、周波数が低減された第一の内部クロック信
号及び第二の内部クロック信号に応じて生成されるデー
タ出力制御信号により、データ出力手段からの外部クロ
ック信号に同期したデータ出力を実現できると共に、遅
延手段に入力される信号の数を低減することができる。
【００４１】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は、同一又は相当部分を示す。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は、同一又は相当部分を示す。
【００４２】図７は、本発明の実施の形態に係る半導体
記憶装置の構成を示す図である。図７に示されるよう
に、本実施の形態に係る半導体記憶装置は、パッド１，
３，５，３３と、第一クロックバッファ５１，５２と、
第二クロックバッファ５３，５４と、リセット回路５０
と、コマンドバッファ９と、コマンド認識部１４と、Ｄ
ＬＬ（Delayed Locked Loop）回路５９と、第一分周器
６１と、第二分周器６５と、出力信号生成回路６３と、
０°論理回路６７と、１８０°論理回路６９と、出力制
御部２３と、読出回路２５と、メモリ２７と、データ制
御部２９と、出力バッファ３１とを備える。ここで、０
°論理回路６７はリードコマンド角度認識回路（０°）
７１とカウンタ（０°）７３とを含み、１８０°論理回
路６９はリードコマンド角度認識回路（１８０°）７５
とカウンタ（１８０°）７７とを含む。
記憶装置の構成を示す図である。図７に示されるよう
に、本実施の形態に係る半導体記憶装置は、パッド１，
３，５，３３と、第一クロックバッファ５１，５２と、
第二クロックバッファ５３，５４と、リセット回路５０
と、コマンドバッファ９と、コマンド認識部１４と、Ｄ
ＬＬ（Delayed Locked Loop）回路５９と、第一分周器
６１と、第二分周器６５と、出力信号生成回路６３と、
０°論理回路６７と、１８０°論理回路６９と、出力制
御部２３と、読出回路２５と、メモリ２７と、データ制
御部２９と、出力バッファ３１とを備える。ここで、０
°論理回路６７はリードコマンド角度認識回路（０°）
７１とカウンタ（０°）７３とを含み、１８０°論理回
路６９はリードコマンド角度認識回路（１８０°）７５
とカウンタ（１８０°）７７とを含む。
【００４３】ここで、第一クロックバッファ５１，５２
は、外部クロック信号ｃｋが供給されるパッド１及び外
部クロック信号／ｃｋが供給されるパッド３に接続され
る。またリセット回路５０は第一クロックバッファ５
１，５２に接続され、第二クロックバッファ５３，５４
は、第一クロックバッファ５１，５２及びリセット回路
５０に接続される。また、コマンドバッファ９はコマン
ドｃｏｍが供給されるパッド５に接続され、コマンド認
識部１４は第一クロックバッファ５１及びコマンドバッ
ファ９に接続される。
は、外部クロック信号ｃｋが供給されるパッド１及び外
部クロック信号／ｃｋが供給されるパッド３に接続され
る。またリセット回路５０は第一クロックバッファ５
１，５２に接続され、第二クロックバッファ５３，５４
は、第一クロックバッファ５１，５２及びリセット回路
５０に接続される。また、コマンドバッファ９はコマン
ドｃｏｍが供給されるパッド５に接続され、コマンド認
識部１４は第一クロックバッファ５１及びコマンドバッ
ファ９に接続される。
【００４４】また、ＤＬＬ回路５９は、リセット回路５
０と第二クロックバッファ５３，５４に接続される。ま
た、第一分周器６１はリセット回路５０及び第二クロッ
クバッファ５３に接続され、第二分周器６５はリセット
回路５０及びＤＬＬ回路５９に接続される。
０と第二クロックバッファ５３，５４に接続される。ま
た、第一分周器６１はリセット回路５０及び第二クロッ
クバッファ５３に接続され、第二分周器６５はリセット
回路５０及びＤＬＬ回路５９に接続される。
【００４５】また、出力信号生成回路６３はＤＬＬ回路
５９に接続される。また、０°論理回路６７に含まれた
リードコマンド角度認識回路（０°）７１及び１８０°
論理回路６９に含まれたリードコマンド角度認識回路
（１８０°）７５は第一分周器６１とコマンド認識部１
４に接続され、カウンタ（０°）７３はリードコマンド
角度認識回路（０°）７１及び第二分周器６５に接続さ
れ、カウンタ（１８０°）７７はリードコマンド角度認
識回路（１８０°）７５及び第二分周器６５に接続され
る。さらに、出力制御部２３はカウンタ（０°）７３及
びカウンタ（１８０°）７７に接続される。また、読出
回路２５はコマンド認識部１４に接続され、メモリ２７
は読出回路２５に接続される。また、データ制御部２９
は、読出回路２５及び出力制御部２３に接続される。そ
して、出力バッファ３１は、データ制御部２９及び出力
信号生成回路６３に接続される。なお、データＤが出力
されるパッド３３が出力バッファ３１に接続される。
５９に接続される。また、０°論理回路６７に含まれた
リードコマンド角度認識回路（０°）７１及び１８０°
論理回路６９に含まれたリードコマンド角度認識回路
（１８０°）７５は第一分周器６１とコマンド認識部１
４に接続され、カウンタ（０°）７３はリードコマンド
角度認識回路（０°）７１及び第二分周器６５に接続さ
れ、カウンタ（１８０°）７７はリードコマンド角度認
識回路（１８０°）７５及び第二分周器６５に接続され
る。さらに、出力制御部２３はカウンタ（０°）７３及
びカウンタ（１８０°）７７に接続される。また、読出
回路２５はコマンド認識部１４に接続され、メモリ２７
は読出回路２５に接続される。また、データ制御部２９
は、読出回路２５及び出力制御部２３に接続される。そ
して、出力バッファ３１は、データ制御部２９及び出力
信号生成回路６３に接続される。なお、データＤが出力
されるパッド３３が出力バッファ３１に接続される。
【００４６】以上において、本実施の形態に係る半導体
記憶装置の主たる特徴は、二つの分周器を備えると共
に、それらを制御するリセット回路５０を備えているこ
とにある。以下に、この半導体記憶装置の動作の概要
を、図８の波形図を参照しつつ説明する。なお、ここで
は例としてレイテンシが６の場合を説明する。すなわ
ち、図８（ａ）及び図８（ｋ）に示されるように、リー
ドコマンドreadがパッド５に供給された時刻Ｔｉから外
部クロック信号ｃｋの６周期（クロック）分に相当する
時間だけ遅れた時刻ＴｏからデータＤｎ（ｎは自然数）
がパッド３３から出力されるものとする。
記憶装置の主たる特徴は、二つの分周器を備えると共
に、それらを制御するリセット回路５０を備えているこ
とにある。以下に、この半導体記憶装置の動作の概要
を、図８の波形図を参照しつつ説明する。なお、ここで
は例としてレイテンシが６の場合を説明する。すなわ
ち、図８（ａ）及び図８（ｋ）に示されるように、リー
ドコマンドreadがパッド５に供給された時刻Ｔｉから外
部クロック信号ｃｋの６周期（クロック）分に相当する
時間だけ遅れた時刻ＴｏからデータＤｎ（ｎは自然数）
がパッド３３から出力されるものとする。
【００４７】まず、パッド１に入力された図８（ａ）に
示される外部クロック信号ｃｋ及びその反転信号である
外部クロック信号／ｃｋは、第一クロックバッファ５
１，５２に入力される。そして、これらの外部クロック
信号ｃｋ，／ｃｋは、第一クロックバッファ５１，５２
により緩衝され、内部クロック信号pdiclkx, pdiclkzが
生成される。さらに、この内部クロック信号pdiclkx, p
diclkzはそれぞれ第二クロックバッファ５３，５４に供
給される。
示される外部クロック信号ｃｋ及びその反転信号である
外部クロック信号／ｃｋは、第一クロックバッファ５
１，５２に入力される。そして、これらの外部クロック
信号ｃｋ，／ｃｋは、第一クロックバッファ５１，５２
により緩衝され、内部クロック信号pdiclkx, pdiclkzが
生成される。さらに、この内部クロック信号pdiclkx, p
diclkzはそれぞれ第二クロックバッファ５３，５４に供
給される。
【００４８】ここで、第二クロックバッファ５３，５４
は、後に詳しく説明するように、リセット回路５０から
供給される信号csux, csuzにより活性／不活性が制御さ
れ、活性化されているときには、内部クロック信号pdic
lkx, pdiclkzに応じて生成された内部クロック信号dicl
kz, diclkxをＤＬＬ回路５９に供給すると共に、内部ク
ロック信号diclkzを第一分周器６１に供給する。上記に
おいて、ＤＬＬ回路５９に供給される内部クロック信号
diclkz, diclkxは、パッド１，３に供給された外部クロ
ック信号ｃｋ，／ｃｋに対して分周されないため、ＤＬ
Ｌ回路５９に入力される内部クロック信号の数は、図１
に示された従来の半導体記憶装置に比して減少する。従
って、本実施の形態に係るＤＬＬ回路５９は、図１に示
された従来の半導体記憶装置におけるＤＬＬ回路１５と
比べ、回路規模を低減できる。
は、後に詳しく説明するように、リセット回路５０から
供給される信号csux, csuzにより活性／不活性が制御さ
れ、活性化されているときには、内部クロック信号pdic
lkx, pdiclkzに応じて生成された内部クロック信号dicl
kz, diclkxをＤＬＬ回路５９に供給すると共に、内部ク
ロック信号diclkzを第一分周器６１に供給する。上記に
おいて、ＤＬＬ回路５９に供給される内部クロック信号
diclkz, diclkxは、パッド１，３に供給された外部クロ
ック信号ｃｋ，／ｃｋに対して分周されないため、ＤＬ
Ｌ回路５９に入力される内部クロック信号の数は、図１
に示された従来の半導体記憶装置に比して減少する。従
って、本実施の形態に係るＤＬＬ回路５９は、図１に示
された従来の半導体記憶装置におけるＤＬＬ回路１５と
比べ、回路規模を低減できる。
【００４９】一方、第一クロックバッファ５１から出力
された内部クロック信号pdiclkxは、コマンド認識部１
４に供給される。そして、このコマンド認識部１４は、
パッド５及びコマンドバッファ９を介して供給されたリ
ードコマンドread、ライトコマンド、テストモードコマ
ンド等のコマンドｃｏｍを認識する。そして例えば、リ
ードコマンドreadを認識した場合には、メモリ２７から
読み出したデータをデータ制御部２９へ送る動作を実行
するためのリードコマンドreadを、リードコマンド角度
認識回路（０°）７１とリードコマンド角度認識回路
（１８０°）７５及び読出回路２５へ供給する。
された内部クロック信号pdiclkxは、コマンド認識部１
４に供給される。そして、このコマンド認識部１４は、
パッド５及びコマンドバッファ９を介して供給されたリ
ードコマンドread、ライトコマンド、テストモードコマ
ンド等のコマンドｃｏｍを認識する。そして例えば、リ
ードコマンドreadを認識した場合には、メモリ２７から
読み出したデータをデータ制御部２９へ送る動作を実行
するためのリードコマンドreadを、リードコマンド角度
認識回路（０°）７１とリードコマンド角度認識回路
（１８０°）７５及び読出回路２５へ供給する。
【００５０】また、第一分周器６１は、入力される内部
クロック信号diclkzを２分周し、図８（ｂ），（ｃ）の
波形８０に示される内部クロック信号iclke0z, iclke18
zを生成する。ここで、内部クロック信号iclke18zは、
内部クロック信号iclke0zに対して位相が１８０°ずれ
たものとされる。従って、図８（ｂ）及び図８（ｃ）に
示されるように、例えば内部クロック信号iclke0zは外
部クロック信号ｃｋの偶数番目のクロックのみから構成
され、内部クロック信号iclke18zは外部クロック信号ｃ
ｋの奇数番目のクロックのみから構成される。そして、
この内部クロック信号iclke0zはリードコマンド角度認
識回路（０°）７１に供給され、内部クロック信号iclk
e18zはリードコマンド角度認識回路（１８０°）７５に
供給される。
クロック信号diclkzを２分周し、図８（ｂ），（ｃ）の
波形８０に示される内部クロック信号iclke0z, iclke18
zを生成する。ここで、内部クロック信号iclke18zは、
内部クロック信号iclke0zに対して位相が１８０°ずれ
たものとされる。従って、図８（ｂ）及び図８（ｃ）に
示されるように、例えば内部クロック信号iclke0zは外
部クロック信号ｃｋの偶数番目のクロックのみから構成
され、内部クロック信号iclke18zは外部クロック信号ｃ
ｋの奇数番目のクロックのみから構成される。そして、
この内部クロック信号iclke0zはリードコマンド角度認
識回路（０°）７１に供給され、内部クロック信号iclk
e18zはリードコマンド角度認識回路（１８０°）７５に
供給される。
【００５１】さらに、リードコマンド角度認識回路（０
°）７１は、供給されるリードコマンドreadが図８
（ｂ）に示されるように内部クロック信号iclke0zと同
期して時刻Ｔｉに入力されたと判定した場合には、図８
（ｈ）に示される信号ract0zを生成し、カウンタ（０
°）７３へ供給する。そして、この信号ract0zは、入力
された内部クロック信号iclke0zの一周期の間ハイレベ
ルを有する信号とされる。なお、リードコマンド角度認
識回路（１８０°）７５もリードコマンド角度認識回路
（０°）７１と同様に動作し、供給されるリードコマン
ドreadが図８（ｃ）に示される内部クロック信号iclke1
8zと同期して入力されたと判定した場合には、信号ract
18zを生成し、カウンタ（１８０°）７７へ供給する。
°）７１は、供給されるリードコマンドreadが図８
（ｂ）に示されるように内部クロック信号iclke0zと同
期して時刻Ｔｉに入力されたと判定した場合には、図８
（ｈ）に示される信号ract0zを生成し、カウンタ（０
°）７３へ供給する。そして、この信号ract0zは、入力
された内部クロック信号iclke0zの一周期の間ハイレベ
ルを有する信号とされる。なお、リードコマンド角度認
識回路（１８０°）７５もリードコマンド角度認識回路
（０°）７１と同様に動作し、供給されるリードコマン
ドreadが図８（ｃ）に示される内部クロック信号iclke1
8zと同期して入力されたと判定した場合には、信号ract
18zを生成し、カウンタ（１８０°）７７へ供給する。
【００５２】一方、ＤＬＬ回路５９から出力された内部
クロック信号clkdx, clkdzは、パッド１，３に供給され
た外部クロック信号ｃｋ，／ｃｋに対して分周されてい
ない信号であるが、これらの内部クロック信号clkdx, c
lkdzは第二分周器６５に供給されて２分周される。そし
て、図８（ｄ）から図８（ｇ）の波形８１に示される内
部クロック信号oclke0z, oclke18z, oclko0z, oclko18z
が生成され、カウンタ（０°）７３及びカウンタ（１８
０°）７７へ供給される。なおこれらの内部クロック信
号oclke0z, oclke18z, oclko0z, oclko18zは、カウンタ
（０°）７３及びカウンタ（１８０°）７７において、
レイテンシのカウントを行うために用いられるが、後述
するように、波形８２に示される内部クロック信号oclk
e0z, oclke18zは、内部クロック信号clkdzに応じて生成
され、波形８３に示される内部クロック信号oclko0z, o
clko18zは、内部クロック信号clkdxに応じて生成され
る。
クロック信号clkdx, clkdzは、パッド１，３に供給され
た外部クロック信号ｃｋ，／ｃｋに対して分周されてい
ない信号であるが、これらの内部クロック信号clkdx, c
lkdzは第二分周器６５に供給されて２分周される。そし
て、図８（ｄ）から図８（ｇ）の波形８１に示される内
部クロック信号oclke0z, oclke18z, oclko0z, oclko18z
が生成され、カウンタ（０°）７３及びカウンタ（１８
０°）７７へ供給される。なおこれらの内部クロック信
号oclke0z, oclke18z, oclko0z, oclko18zは、カウンタ
（０°）７３及びカウンタ（１８０°）７７において、
レイテンシのカウントを行うために用いられるが、後述
するように、波形８２に示される内部クロック信号oclk
e0z, oclke18zは、内部クロック信号clkdzに応じて生成
され、波形８３に示される内部クロック信号oclko0z, o
clko18zは、内部クロック信号clkdxに応じて生成され
る。
【００５３】なお、内部クロック信号oclke0z, oclke18
z, oclko0z, oclko18zは、外部クロック信号ｃｋ，／ｃ
ｋに対してあたかもＤＬＬ回路５９からパッド３３まで
の経路７９における伝送時間ＴＡＣに対応する位相だけ
進むように、ＤＬＬ回路５９における遅延時間が調整さ
れる。
z, oclko0z, oclko18zは、外部クロック信号ｃｋ，／ｃ
ｋに対してあたかもＤＬＬ回路５９からパッド３３まで
の経路７９における伝送時間ＴＡＣに対応する位相だけ
進むように、ＤＬＬ回路５９における遅延時間が調整さ
れる。
【００５４】そして、カウンタ（０°）７３は、第二分
周器６５から供給された内部クロック信号oclko0z, ocl
ko18zに応じて、順次図８（ｉ）及び図８（ｊ）に示さ
れる信号latz, oe0zを生成する。そして時刻Ｔｏより、
図８（ｄ）に示された内部クロック信号oclke0zの番号
６が付与されたクロック以降のクロックに応じて、レイ
テンシが６のデータＤ１〜Ｄ４が、データ制御部２９及
び出力バッファ３１を介して順次パッド３３より外部出
力される。
周器６５から供給された内部クロック信号oclko0z, ocl
ko18zに応じて、順次図８（ｉ）及び図８（ｊ）に示さ
れる信号latz, oe0zを生成する。そして時刻Ｔｏより、
図８（ｄ）に示された内部クロック信号oclke0zの番号
６が付与されたクロック以降のクロックに応じて、レイ
テンシが６のデータＤ１〜Ｄ４が、データ制御部２９及
び出力バッファ３１を介して順次パッド３３より外部出
力される。
【００５５】なお、読出回路２５はリードコマンドread
に応じてメモリ２７より上記データＤ１〜Ｄ４を読み出
し、データ制御部２９へ供給する。そして、データ制御
部２９は、出力制御部２３から供給されたデータ制御信
号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供
給する。さらに、出力バッファ３１は出力信号生成回路
６３から供給された信号outp1x, outp2xに応じて、デー
タＤ１〜Ｄ４をパッド３３へ出力する。
に応じてメモリ２７より上記データＤ１〜Ｄ４を読み出
し、データ制御部２９へ供給する。そして、データ制御
部２９は、出力制御部２３から供給されたデータ制御信
号に応じて該データＤ１〜Ｄ４を出力バッファ３１へ供
給する。さらに、出力バッファ３１は出力信号生成回路
６３から供給された信号outp1x, outp2xに応じて、デー
タＤ１〜Ｄ４をパッド３３へ出力する。
【００５６】上記のように、本実施の形態に係る半導体
記憶装置の主たる特徴は、二つの分周器を備えることに
あるが、このために、図８に示された内部クロック信号
相互間の位相が所望の関係を持たないことも考えられ
る。すなわち、例えば第一分周器６１から出力される二
つの内部クロック信号iclke0z, iclke18zの位相が逆の
場合には、外部クロック信号ｃｋを基準として０°の位
相でコマンド認識部１４がリードコマンドreadを受け取
った場合でも、１８０°の位相で受け取ったものとして
１８０°論理回路６９が活性化される。このため、当然
ながらレイテンシのカウントタイミングがずれてしま
い、データ出力が所望のタイミングでなされないことと
なる。
記憶装置の主たる特徴は、二つの分周器を備えることに
あるが、このために、図８に示された内部クロック信号
相互間の位相が所望の関係を持たないことも考えられ
る。すなわち、例えば第一分周器６１から出力される二
つの内部クロック信号iclke0z, iclke18zの位相が逆の
場合には、外部クロック信号ｃｋを基準として０°の位
相でコマンド認識部１４がリードコマンドreadを受け取
った場合でも、１８０°の位相で受け取ったものとして
１８０°論理回路６９が活性化される。このため、当然
ながらレイテンシのカウントタイミングがずれてしま
い、データ出力が所望のタイミングでなされないことと
なる。
【００５７】従って、このような問題を回避するために
は、第一分周器６１と第二分周器６５との間で同期をと
る必要がある。そして、ＤＬＬ回路５９の動作が安定し
てから同期をとることは難しいため、電源投入時か、所
定のコマンドを実行する時に同期をとるのが有効であ
る。以下においては、例として、電源投入時に同期をと
る場合の動作について、図９の波形図を参照しつつ説明
する。
は、第一分周器６１と第二分周器６５との間で同期をと
る必要がある。そして、ＤＬＬ回路５９の動作が安定し
てから同期をとることは難しいため、電源投入時か、所
定のコマンドを実行する時に同期をとるのが有効であ
る。以下においては、例として、電源投入時に同期をと
る場合の動作について、図９の波形図を参照しつつ説明
する。
【００５８】まず、図９（ｂ）に示されるように、電源
投入時にハイレベルに遷移する（立ち上がる）信号sttz
が所定時間経過後にロウレベルへ遷移する（立ち下が
る）と、リセット回路５０が待機状態となる。そして、
図９（ａ）に示されるように、外部クロック信号ｃｋを
時刻Ｔｓよりパッド１，３から入力すると、リセット回
路５０は第一クロックバッファ５１，５２から供給され
た図９（ｃ）に示される内部クロック信号pdiclkx, pdi
clkzに応じて、２クロック計数する。そして、図９
（ｈ）に示されるように、信号csuxをハイレベルへ、か
つ信号csuzをロウレベルへそれぞれ遷移させる（図中
）。
投入時にハイレベルに遷移する（立ち上がる）信号sttz
が所定時間経過後にロウレベルへ遷移する（立ち下が
る）と、リセット回路５０が待機状態となる。そして、
図９（ａ）に示されるように、外部クロック信号ｃｋを
時刻Ｔｓよりパッド１，３から入力すると、リセット回
路５０は第一クロックバッファ５１，５２から供給され
た図９（ｃ）に示される内部クロック信号pdiclkx, pdi
clkzに応じて、２クロック計数する。そして、図９
（ｈ）に示されるように、信号csuxをハイレベルへ、か
つ信号csuzをロウレベルへそれぞれ遷移させる（図中
）。
【００５９】これにより、第二クロックバッファ５３，
５４が活性化される。そして、第二クロックバッファ５
３からは、内部クロック信号pdiclkxに応じて生成され
た図９（ｄ）に示される内部クロック信号diclkzが、Ｄ
ＬＬ回路５９及び第一分周器６１へ供給される（図中
）。また同様に、第二クロックバッファ５４からは、
内部クロック信号pdiclkzに応じて生成された図９
（ｅ）に示される内部クロック信号diclkxがＤＬＬ回路
５９へ供給される。
５４が活性化される。そして、第二クロックバッファ５
３からは、内部クロック信号pdiclkxに応じて生成され
た図９（ｄ）に示される内部クロック信号diclkzが、Ｄ
ＬＬ回路５９及び第一分周器６１へ供給される（図中
）。また同様に、第二クロックバッファ５４からは、
内部クロック信号pdiclkzに応じて生成された図９
（ｅ）に示される内部クロック信号diclkxがＤＬＬ回路
５９へ供給される。
【００６０】そして、第一分周器６１は、内部クロック
信号diclkzを受けて分周動作を開始する。このとき、図
９（ｆ）及び図９（ｇ）に示されるように、第一分周器
６１は内部クロック信号diclkzを２分周し、内部クロッ
ク信号iclke0z, iclke18zを生成する（図中）。ここ
で、内部クロック信号iclke0zは、内部クロック信号dic
lkzを構成する最初のクロックが位相０°のクロックと
割り当てられた上で、位相０°のクロックのみから構成
される。なお同様に、内部クロック信号iclke18zは、内
部クロック信号diclkzを構成するクロックのうちで位相
が１８０°のクロックのみから構成される。
信号diclkzを受けて分周動作を開始する。このとき、図
９（ｆ）及び図９（ｇ）に示されるように、第一分周器
６１は内部クロック信号diclkzを２分周し、内部クロッ
ク信号iclke0z, iclke18zを生成する（図中）。ここ
で、内部クロック信号iclke0zは、内部クロック信号dic
lkzを構成する最初のクロックが位相０°のクロックと
割り当てられた上で、位相０°のクロックのみから構成
される。なお同様に、内部クロック信号iclke18zは、内
部クロック信号diclkzを構成するクロックのうちで位相
が１８０°のクロックのみから構成される。
【００６１】一方、上記のように、内部クロック信号di
clkz, diclkxは、まだ動作が安定していないＤＬＬ回路
５９へ供給され所定時間遅延されて、図９（ｉ）及び図
９（ｊ）に示された内部クロック信号clkdx, clkdzが生
成される（図中）。そして、これらの内部クロック信
号clkdx, clkdzは、第二分周器６５により２分周され、
図９（ｋ）から図９（ｎ）に示された内部クロック信号
oclke0x, oclke18x, oclko0x, oclko18xが生成される
（図中）。なお、内部クロック信号oclke0x, oclke18
xは内部クロック信号clkdzに応じて生成され、内部クロ
ック信号oclko0x,oclko18xは内部クロック信号clkdxに
応じて生成される。そして、ここでも内部クロック信号
clkdx, clkdzを構成する最初のクロックが位相０°のク
ロックと割り当てられた上で、位相０°のクロックのみ
からなる内部クロック信号oclke0x,oclko0xが生成さ
れ、位相１８０°のクロックのみからなる内部クロック
信号oclke18x, oclko18xが生成される。
clkz, diclkxは、まだ動作が安定していないＤＬＬ回路
５９へ供給され所定時間遅延されて、図９（ｉ）及び図
９（ｊ）に示された内部クロック信号clkdx, clkdzが生
成される（図中）。そして、これらの内部クロック信
号clkdx, clkdzは、第二分周器６５により２分周され、
図９（ｋ）から図９（ｎ）に示された内部クロック信号
oclke0x, oclke18x, oclko0x, oclko18xが生成される
（図中）。なお、内部クロック信号oclke0x, oclke18
xは内部クロック信号clkdzに応じて生成され、内部クロ
ック信号oclko0x,oclko18xは内部クロック信号clkdxに
応じて生成される。そして、ここでも内部クロック信号
clkdx, clkdzを構成する最初のクロックが位相０°のク
ロックと割り当てられた上で、位相０°のクロックのみ
からなる内部クロック信号oclke0x,oclko0xが生成さ
れ、位相１８０°のクロックのみからなる内部クロック
信号oclke18x, oclko18xが生成される。
【００６２】また、ＤＬＬ回路５９は、図９（ａ）及び
図９（ｉ）に示されるように、内部クロック信号clkdz
を構成する位相０°の最初のクロックが、例えば外部ク
ロック信号ｃｋの２クロック先にある位相０°のクロッ
クに対して位相が揃うよう遅延時間を調整する（図中
）。
図９（ｉ）に示されるように、内部クロック信号clkdz
を構成する位相０°の最初のクロックが、例えば外部ク
ロック信号ｃｋの２クロック先にある位相０°のクロッ
クに対して位相が揃うよう遅延時間を調整する（図中
）。
【００６３】このようにして、内部クロック信号clkdz,
clkdxの位相を、それぞれ外部クロック信号ｃｋ，／ｃ
ｋの位相と揃えることにより、第一分周器６１と第二分
周器６５間の同期をとることができ、図８に示されたレ
イテンシによる安定的なデータ出力動作を遂行すること
ができる。
clkdxの位相を、それぞれ外部クロック信号ｃｋ，／ｃ
ｋの位相と揃えることにより、第一分周器６１と第二分
周器６５間の同期をとることができ、図８に示されたレ
イテンシによる安定的なデータ出力動作を遂行すること
ができる。
【００６４】以下においては、図７に示された半導体記
憶装置の各構成要素の回路例を具体的に示す。
憶装置の各構成要素の回路例を具体的に示す。
【００６５】図１０は、図７に示されたＤＬＬ回路５９
の構成を示す図である。図１０に示されるように、ＤＬ
Ｌ回路５９は、レプリカ回路１６０と、第一遅延回路９
１と、第二遅延回路９２と、シフトレジスタ９３と、２
／４分周回路１６３と、位相比較器５５とを備える。な
お、第一遅延回路９１と第二遅延回路９２の回路構成は
同じものとされる。また、レプリカ回路１６０は、抵抗
９５と、出力バッファ（ダミー）９６、ダミー容量９
７、第一クロックバッファ（ダミー）１６１及び第二ク
ロックバッファ（ダミー）１６２がこの順で直列接続さ
れた回路からなる。また、２／４分周回路１６３には内
部クロック信号diclkzが供給され、位相比較器５５は２
／４分周回路１６３及び第二クロックバッファ（ダミ
ー）１６２に接続される。また、シフトレジスタ９３の
入力端は位相比較器５５に接続され、第二遅延回路９２
を制御する。また、第二遅延回路９２の入力端は２／４
分周回路１６３に接続され、出力端は抵抗９５に接続さ
れる。そして、第二遅延回路９２は第一遅延回路９１に
おける遅延時間を自己の遅延時間と一致させるように調
整する。
の構成を示す図である。図１０に示されるように、ＤＬ
Ｌ回路５９は、レプリカ回路１６０と、第一遅延回路９
１と、第二遅延回路９２と、シフトレジスタ９３と、２
／４分周回路１６３と、位相比較器５５とを備える。な
お、第一遅延回路９１と第二遅延回路９２の回路構成は
同じものとされる。また、レプリカ回路１６０は、抵抗
９５と、出力バッファ（ダミー）９６、ダミー容量９
７、第一クロックバッファ（ダミー）１６１及び第二ク
ロックバッファ（ダミー）１６２がこの順で直列接続さ
れた回路からなる。また、２／４分周回路１６３には内
部クロック信号diclkzが供給され、位相比較器５５は２
／４分周回路１６３及び第二クロックバッファ（ダミ
ー）１６２に接続される。また、シフトレジスタ９３の
入力端は位相比較器５５に接続され、第二遅延回路９２
を制御する。また、第二遅延回路９２の入力端は２／４
分周回路１６３に接続され、出力端は抵抗９５に接続さ
れる。そして、第二遅延回路９２は第一遅延回路９１に
おける遅延時間を自己の遅延時間と一致させるように調
整する。
【００６６】ここで、第一遅延回路９１には内部クロッ
ク信号diclkz, diclkxが供給され、第二遅延回路９２に
おける遅延時間と同じ時間だけ遅延された内部クロック
信号clkdx, clkdzが生成されて出力される。また、第一
クロックバッファ５１，５２から第一遅延回路９１を介
して出力バッファ３１まで至る経路を「内部クロックパ
ス」と呼ぶとき、上記レプリカ回路１６０は該内部クロ
ックパスにおける回路構成と同じ構成からなるため、内
部クロックパスと同じ遅延時間を有する。
ク信号diclkz, diclkxが供給され、第二遅延回路９２に
おける遅延時間と同じ時間だけ遅延された内部クロック
信号clkdx, clkdzが生成されて出力される。また、第一
クロックバッファ５１，５２から第一遅延回路９１を介
して出力バッファ３１まで至る経路を「内部クロックパ
ス」と呼ぶとき、上記レプリカ回路１６０は該内部クロ
ックパスにおける回路構成と同じ構成からなるため、内
部クロックパスと同じ遅延時間を有する。
【００６７】次に、上記ＤＬＬ回路５９の動作の概要を
説明する。上記第一及び第二の遅延回路９１，９２は、
シフトレジスタ９３によって最適な遅延段数が指定さ
れ、該シフトレジスタ９３は位相比較器５５により制御
される。そして、位相比較器５５は、レプリカ回路１６
０から出力されるダミークロック信号ndclkrと２／４分
周回路１６３から供給されるクロック信号dclkoutとを
比較し、ダミークロック信号ndclkrの位相がクロック信
号dclkoutの位相に対して、内部クロック信号diclkzの
二周期分だけ遅延するようにシフトレジスタ９３を調節
する。そして、シフトレジスタ９３がこのように調節さ
れることにより、内部クロックパスにおける遅延時間は
内部クロック信号diclkzの二周期分の長さとなるため、
外部クロック信号ｃｋの周波数に依らず該外部クロック
信号ｃｋの立ち上がりタイミングにおいて出力データが
変化することとなる。
説明する。上記第一及び第二の遅延回路９１，９２は、
シフトレジスタ９３によって最適な遅延段数が指定さ
れ、該シフトレジスタ９３は位相比較器５５により制御
される。そして、位相比較器５５は、レプリカ回路１６
０から出力されるダミークロック信号ndclkrと２／４分
周回路１６３から供給されるクロック信号dclkoutとを
比較し、ダミークロック信号ndclkrの位相がクロック信
号dclkoutの位相に対して、内部クロック信号diclkzの
二周期分だけ遅延するようにシフトレジスタ９３を調節
する。そして、シフトレジスタ９３がこのように調節さ
れることにより、内部クロックパスにおける遅延時間は
内部クロック信号diclkzの二周期分の長さとなるため、
外部クロック信号ｃｋの周波数に依らず該外部クロック
信号ｃｋの立ち上がりタイミングにおいて出力データが
変化することとなる。
【００６８】また、上記の「２／４分周回路」１６３
は、分周率を４とし、位相比較器５５における位相の比
較が第一遅延回路９１に入力される信号の２クロック先
を基準としてなされるための分周回路であることを意味
する。
は、分周率を４とし、位相比較器５５における位相の比
較が第一遅延回路９１に入力される信号の２クロック先
を基準としてなされるための分周回路であることを意味
する。
【００６９】以下において、上記ＤＬＬ回路５９の動作
を図１１の波形図を参照しつつより詳しく説明する。な
お、ここではデータ出力タイミングが時刻Ｔｏであると
する。
を図１１の波形図を参照しつつより詳しく説明する。な
お、ここではデータ出力タイミングが時刻Ｔｏであると
する。
【００７０】まず、パッド１に供給された外部クロック
信号ｃｋに基づいて図１１（ａ）に示された内部クロッ
ク信号diclkz形成される。なお、内部クロック信号dicl
kzは、図７に示された第一分周器６１により分周され、
図４（ｂ）に示された内部クロック信号iclke0zが生成
される。なお、図１１（ａ）及び図１１（ｂ）に示され
るように、説明の便宜を図るため、内部クロック信号di
clkzの各クロックには０から順に整数番号が付与され、
生成された内部クロック信号iclke0zの各クロックには
その立ち上がりタイミングが一致する内部クロック信号
diclkzの番号と同じ番号、すなわち偶数番号が付けられ
ている。
信号ｃｋに基づいて図１１（ａ）に示された内部クロッ
ク信号diclkz形成される。なお、内部クロック信号dicl
kzは、図７に示された第一分周器６１により分周され、
図４（ｂ）に示された内部クロック信号iclke0zが生成
される。なお、図１１（ａ）及び図１１（ｂ）に示され
るように、説明の便宜を図るため、内部クロック信号di
clkzの各クロックには０から順に整数番号が付与され、
生成された内部クロック信号iclke0zの各クロックには
その立ち上がりタイミングが一致する内部クロック信号
diclkzの番号と同じ番号、すなわち偶数番号が付けられ
ている。
【００７１】そして、内部クロック信号diclkzは、２／
４分周回路１６３において４分周され、図１１（ｃ）に
示されたクロック信号dclkoutが生成される。そして、
このクロック信号dclkoutは第二遅延回路９２及びレプ
リカ回路１６０を通り、図１１（ｄ）に示されるダミー
クロック信号ndclkrが生成される。ここで、図１１
（ｄ）に示されるように、ダミークロック信号ndclkrは
クロック信号dclkoutに対して、レプリカ回路１６０に
おける遅延時間Ｄｔだけ位相が遅れることとなる。
４分周回路１６３において４分周され、図１１（ｃ）に
示されたクロック信号dclkoutが生成される。そして、
このクロック信号dclkoutは第二遅延回路９２及びレプ
リカ回路１６０を通り、図１１（ｄ）に示されるダミー
クロック信号ndclkrが生成される。ここで、図１１
（ｄ）に示されるように、ダミークロック信号ndclkrは
クロック信号dclkoutに対して、レプリカ回路１６０に
おける遅延時間Ｄｔだけ位相が遅れることとなる。
【００７２】このとき、時刻Ｔｏのタイミングにおい
て、ダミークロック信号ndclkrの立ち上がりエッジをク
ロック信号dclkoutの立ち下がりエッジと一致させるよ
うに、位相比較器５５はシフトレジスタ９３を調整し、
第二遅延回路９２及び第一遅延回路９１の遅延時間が時
刻Ｔ３から時刻Ｔｏの間の時間とされる。従って、図１
１（ｅ）に示されるように、第一遅延回路９１から出力
される内部クロック信号clkdzは、第一遅延回路９１に
入力される内部クロック信号diclkzに対して、上記時刻
Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時
刻Ｔ２までの時間だけ遅延される。そして例えば、図１
１（ｅ）においては、内部クロック信号diclkzの２の番
号が付されたクロックに対応する内部クロック信号clkd
zのクロックに４の番号が付されている。
て、ダミークロック信号ndclkrの立ち上がりエッジをク
ロック信号dclkoutの立ち下がりエッジと一致させるよ
うに、位相比較器５５はシフトレジスタ９３を調整し、
第二遅延回路９２及び第一遅延回路９１の遅延時間が時
刻Ｔ３から時刻Ｔｏの間の時間とされる。従って、図１
１（ｅ）に示されるように、第一遅延回路９１から出力
される内部クロック信号clkdzは、第一遅延回路９１に
入力される内部クロック信号diclkzに対して、上記時刻
Ｔ３から時刻Ｔｏまでと同じ時間である時刻Ｔ１から時
刻Ｔ２までの時間だけ遅延される。そして例えば、図１
１（ｅ）においては、内部クロック信号diclkzの２の番
号が付されたクロックに対応する内部クロック信号clkd
zのクロックに４の番号が付されている。
【００７３】次に図１１（ｆ）に示されるように、内部
クロック信号clkdzの４の番号が付されたクロックに応
じて、時刻Ｔｏにおいてパッド３３からデータが出力さ
れ、結果的に図１１（ａ）に示された内部クロック信号
diclkzの４の番号が付されたクロックに同期してデータ
が出力される。
クロック信号clkdzの４の番号が付されたクロックに応
じて、時刻Ｔｏにおいてパッド３３からデータが出力さ
れ、結果的に図１１（ａ）に示された内部クロック信号
diclkzの４の番号が付されたクロックに同期してデータ
が出力される。
【００７４】以上が図１０に示されたＤＬＬ回路５９の
動作であるが、レプリカ回路１６０から出力されるダミ
ークロック信号ndclkrの位相が、２／４分周回路１６３
から出力されるクロック信号dclkoutの中で第一遅延回
路９１に入力される内部クロック信号diclkzの二周期分
先のエッジを基準として調整されることが特徴とされ
る。
動作であるが、レプリカ回路１６０から出力されるダミ
ークロック信号ndclkrの位相が、２／４分周回路１６３
から出力されるクロック信号dclkoutの中で第一遅延回
路９１に入力される内部クロック信号diclkzの二周期分
先のエッジを基準として調整されることが特徴とされ
る。
【００７５】ここで、上記のように、第一分周器６１と
第二分周器６５との間においては同期をとる必要があ
り、例えばコマンドを受け取るタイミングにおける外部
クロック信号ｃｋの位相が０°であるときには、データ
を出力するタイミングにおける外部クロック信号の位相
も０°であるように調整されていなければならない。そ
して、このことは第一及び第二分周器６１，６５におけ
る分周動作の開始を同時点としなければならず、さらに
はＤＬＬ回路５９における遅延時間の調整が入力される
クロック信号において２ｎ（ｎは自然数）周期先のクロ
ックとされなければならないことを意味する。
第二分周器６５との間においては同期をとる必要があ
り、例えばコマンドを受け取るタイミングにおける外部
クロック信号ｃｋの位相が０°であるときには、データ
を出力するタイミングにおける外部クロック信号の位相
も０°であるように調整されていなければならない。そ
して、このことは第一及び第二分周器６１，６５におけ
る分周動作の開始を同時点としなければならず、さらに
はＤＬＬ回路５９における遅延時間の調整が入力される
クロック信号において２ｎ（ｎは自然数）周期先のクロ
ックとされなければならないことを意味する。
【００７６】従って例えば、図１０に示された２／４分
周回路１６３が１／２分周回路に置き換えられると、図
１１（ｃ）及び図１１（ｄ）にそれぞれ示されたクロッ
ク信号dclkoutとダミークロック信号ndclkrは共に倍の
周波数を有することになる。そしてこのような場合に
は、位相比較器５５において、図１１（ａ）に示された
内部クロック信号diclkzの２の番号が付されたクロック
の立ち上がりタイミングに生成されたエッジと、同３の
番号が付されたクロックの立ち上がりタイミングに生成
されたエッジとが比較されることになる。
周回路１６３が１／２分周回路に置き換えられると、図
１１（ｃ）及び図１１（ｄ）にそれぞれ示されたクロッ
ク信号dclkoutとダミークロック信号ndclkrは共に倍の
周波数を有することになる。そしてこのような場合に
は、位相比較器５５において、図１１（ａ）に示された
内部クロック信号diclkzの２の番号が付されたクロック
の立ち上がりタイミングに生成されたエッジと、同３の
番号が付されたクロックの立ち上がりタイミングに生成
されたエッジとが比較されることになる。
【００７７】このことから、上記のような条件で分周が
なされると、例えばコマンドを受け取るタイミングにお
ける外部クロック信号ｃｋの位相が０°であるときに、
データを出力するタイミングにおける外部クロック信号
の位相が１８０°となってしまうため、適正なレイテン
シが得られず所望のタイミングでデータを出力すること
ができなくなる。なお、第一及び第二分周器６１，６５
の分周開始時点を調整すれば、上記２／４分周回路１６
３の代わりに１／２分周回路９４を用いることもでき
る。
なされると、例えばコマンドを受け取るタイミングにお
ける外部クロック信号ｃｋの位相が０°であるときに、
データを出力するタイミングにおける外部クロック信号
の位相が１８０°となってしまうため、適正なレイテン
シが得られず所望のタイミングでデータを出力すること
ができなくなる。なお、第一及び第二分周器６１，６５
の分周開始時点を調整すれば、上記２／４分周回路１６
３の代わりに１／２分周回路９４を用いることもでき
る。
【００７８】図１２は、図７に示された第一クロックバ
ッファ５１の構成を示す回路図である。なお、図７に示
された第一クロックバッファ５２も第一クロックバッフ
ァ５１と同様な構成を有する。
ッファ５１の構成を示す回路図である。なお、図７に示
された第一クロックバッファ５２も第一クロックバッフ
ァ５１と同様な構成を有する。
【００７９】図１２に示されるように、第一クロックバ
ッファ５１は、ＮチャネルＭＯＳトランジスタＮＴ１〜
ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ
４と、インバータＩＮＶ７，ＩＮＶ８とを含む。ここ
で、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外
部クロック信号ｃｋが供給され、ＮチャネルＭＯＳトラ
ンジスタＮＴ３のゲートには外部クロック信号／ｃｋが
供給される。また、ＮチャネルＭＯＳトランジスタＮＴ
１及びＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ４の
ゲートには、イネーブル信号ｅｎｚが供給される。
ッファ５１は、ＮチャネルＭＯＳトランジスタＮＴ１〜
ＮＴ３と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ
４と、インバータＩＮＶ７，ＩＮＶ８とを含む。ここ
で、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外
部クロック信号ｃｋが供給され、ＮチャネルＭＯＳトラ
ンジスタＮＴ３のゲートには外部クロック信号／ｃｋが
供給される。また、ＮチャネルＭＯＳトランジスタＮＴ
１及びＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ４の
ゲートには、イネーブル信号ｅｎｚが供給される。
【００８０】そして、イネーブル信号ｅｎｚがハイレベ
ルとなり第一クロックバッファ５１が活性化されると、
外部クロック信号ｃｋ，／ｃｋに応じた内部クロック信
号pdiclkxが生成され、出力される。
ルとなり第一クロックバッファ５１が活性化されると、
外部クロック信号ｃｋ，／ｃｋに応じた内部クロック信
号pdiclkxが生成され、出力される。
【００８１】次に、図１３は、図７に示された第二クロ
ックバッファ５４の構成を示す回路図である。図１３に
示されるように、第二クロックバッファ５４は、Ｎチャ
ネルＭＯＳトランジスタＮＴ４〜ＮＴ６と、Ｐチャネル
ＭＯＳトランジスタＰＴ５〜ＰＴ７と、インバータＩＮ
Ｖ９とを含む。
ックバッファ５４の構成を示す回路図である。図１３に
示されるように、第二クロックバッファ５４は、Ｎチャ
ネルＭＯＳトランジスタＮＴ４〜ＮＴ６と、Ｐチャネル
ＭＯＳトランジスタＰＴ５〜ＰＴ７と、インバータＩＮ
Ｖ９とを含む。
【００８２】ここで、ＮチャネルＭＯＳトランジスタＮ
Ｔ６及びＰチャネルＭＯＳトランジスタＰＴ５のゲート
にはロウ（Ｌ）レベルに固定された信号csuzが供給さ
れ、ＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネ
ルＭＯＳトランジスタＰＴ７のゲートには信号csuxが供
給される。また、ＮチャネルＭＯＳトランジスタＮＴ４
及びＰチャネルＭＯＳトランジスタＰＴ６のゲートには
内部クロック信号pdiclkzが供給される。
Ｔ６及びＰチャネルＭＯＳトランジスタＰＴ５のゲート
にはロウ（Ｌ）レベルに固定された信号csuzが供給さ
れ、ＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネ
ルＭＯＳトランジスタＰＴ７のゲートには信号csuxが供
給される。また、ＮチャネルＭＯＳトランジスタＮＴ４
及びＰチャネルＭＯＳトランジスタＰＴ６のゲートには
内部クロック信号pdiclkzが供給される。
【００８３】そして、信号csuxがハイレベルとなったと
きに第二クロックバッファ５４が活性化され、内部クロ
ック信号pdiclkzに応じてインバータＩＮＶ９から内部
クロック信号diclkxが出力される。
きに第二クロックバッファ５４が活性化され、内部クロ
ック信号pdiclkzに応じてインバータＩＮＶ９から内部
クロック信号diclkxが出力される。
【００８４】なお、図７に示された第二クロックバッフ
ァ５３の構成は図１３に示された上記第二クロックバッ
ファ５４の構成と同様であるが、上記内部クロック信号
pdiclkzの代わりに第一クロックバッファ５１により生
成された内部クロック信号pdiclkxが供給され、信号csu
xがハイ（Ｈ）レベルに固定される点で相違する。そし
て、第二クロックバッファ５３は、信号csuzがロウレベ
ルとなったときに活性化され、内部クロック信号pdiclk
xに応じてインバータＩＮＶ９から内部クロック信号dic
lkzが出力される。
ァ５３の構成は図１３に示された上記第二クロックバッ
ファ５４の構成と同様であるが、上記内部クロック信号
pdiclkzの代わりに第一クロックバッファ５１により生
成された内部クロック信号pdiclkxが供給され、信号csu
xがハイ（Ｈ）レベルに固定される点で相違する。そし
て、第二クロックバッファ５３は、信号csuzがロウレベ
ルとなったときに活性化され、内部クロック信号pdiclk
xに応じてインバータＩＮＶ９から内部クロック信号dic
lkzが出力される。
【００８５】次に、図１４は、図７に示されたリセット
回路５０の構成を示す回路図である。図１４に示される
ように、リセット回路５０は、ＮＯＲ回路１２３〜１２
５と、ＮＡＮＤ回路１２６，１２７と、インバータＩＮ
Ｖ１０〜ＩＮＶ１５と、ゲート回路ＧＴ１〜ＧＴ４と、
論理回路１１８〜１２１とを含む。そして、ＮＯＲ回路
１２３には信号sttz及びコマンドcomzが供給され、イン
バータＩＮＶ１２には内部クロック信号pdiclkzが供給
され、インバータＩＮＶ１３には内部クロック信号pdic
lkxが供給される。
回路５０の構成を示す回路図である。図１４に示される
ように、リセット回路５０は、ＮＯＲ回路１２３〜１２
５と、ＮＡＮＤ回路１２６，１２７と、インバータＩＮ
Ｖ１０〜ＩＮＶ１５と、ゲート回路ＧＴ１〜ＧＴ４と、
論理回路１１８〜１２１とを含む。そして、ＮＯＲ回路
１２３には信号sttz及びコマンドcomzが供給され、イン
バータＩＮＶ１２には内部クロック信号pdiclkzが供給
され、インバータＩＮＶ１３には内部クロック信号pdic
lkxが供給される。
【００８６】ここで、信号sttz及びコマンドcomzがロウ
レベルとなるときリセット回路５０が活性化され、内部
クロック信号pdiclkz, pdiclkxに応じた信号csuz, csux
が、それぞれインバータＩＮＶ１５，ＩＮＶ１４より出
力される。なお、信号sttz又はコマンドcomzがハイレベ
ルに遷移すると、信号cuszはハイレベルに固定され、信
号cusxはロウレベルに固定される。
レベルとなるときリセット回路５０が活性化され、内部
クロック信号pdiclkz, pdiclkxに応じた信号csuz, csux
が、それぞれインバータＩＮＶ１５，ＩＮＶ１４より出
力される。なお、信号sttz又はコマンドcomzがハイレベ
ルに遷移すると、信号cuszはハイレベルに固定され、信
号cusxはロウレベルに固定される。
【００８７】次に、図１５は、図７に示された第一分周
器６１の構成を示す回路図である。図１５に示されるよ
うに、第一分周器６１は、ＮＡＮＤ回路１２８〜１３６
と、インバータＩＮＶ１６，ＩＮＶ１７とを含む。そし
て、内部クロック信号diclkzがＮＡＮＤ回路１２８に供
給されると共に、信号csuzがインバータＩＮＶ１６に供
給される。そして、第一分周器６１は、供給される信号
csuzがロウレベルに遷移するとき活性化され、ＮＡＮＤ
回路１３５から内部クロック信号iclke0zが出力され、
ＮＡＮＤ回路１３６から内部クロック信号iclke18zが出
力される。
器６１の構成を示す回路図である。図１５に示されるよ
うに、第一分周器６１は、ＮＡＮＤ回路１２８〜１３６
と、インバータＩＮＶ１６，ＩＮＶ１７とを含む。そし
て、内部クロック信号diclkzがＮＡＮＤ回路１２８に供
給されると共に、信号csuzがインバータＩＮＶ１６に供
給される。そして、第一分周器６１は、供給される信号
csuzがロウレベルに遷移するとき活性化され、ＮＡＮＤ
回路１３５から内部クロック信号iclke0zが出力され、
ＮＡＮＤ回路１３６から内部クロック信号iclke18zが出
力される。
【００８８】次に、図１６は、図７に示されたリードコ
マンド角度認識回路（０°）７１の構成を示す回路図で
ある。なお、図７に示されたリードコマンド角度認識回
路（１８０°）７５の構成は、図１６に示されたリード
コマンド角度認識回路（０°）７１の構成と同様なもの
である。
マンド角度認識回路（０°）７１の構成を示す回路図で
ある。なお、図７に示されたリードコマンド角度認識回
路（１８０°）７５の構成は、図１６に示されたリード
コマンド角度認識回路（０°）７１の構成と同様なもの
である。
【００８９】図１６に示されるように、リードコマンド
角度認識回路（０°）７１は、ＮＯＲ回路１３７，１３
８，１５８と、ＮＡＮＤ回路１４１〜１４３と、インバ
ータＩＮＶ１８〜ＩＮＶ２３，ＩＮＶ３３〜ＩＮＶ３６
と、ＭＯＳキャパシタ１３９，１４０，１７０，１７１
とを含む。そして、リードコマンドreadがインバータＩ
ＮＶ３３に供給され、内部クロック信号iclke0zがイン
バータＩＮＶ２１及びインバータＩＮＶ３４とＮＯＲ回
路１３８に供給される。そして、リードコマンドreacと
内部クロック信号iclke0zの位相が揃ったときに、イン
バータＩＮＶ２３から矩形パルスをなすハイレベルの信
号ractp0zが出力される。
角度認識回路（０°）７１は、ＮＯＲ回路１３７，１３
８，１５８と、ＮＡＮＤ回路１４１〜１４３と、インバ
ータＩＮＶ１８〜ＩＮＶ２３，ＩＮＶ３３〜ＩＮＶ３６
と、ＭＯＳキャパシタ１３９，１４０，１７０，１７１
とを含む。そして、リードコマンドreadがインバータＩ
ＮＶ３３に供給され、内部クロック信号iclke0zがイン
バータＩＮＶ２１及びインバータＩＮＶ３４とＮＯＲ回
路１３８に供給される。そして、リードコマンドreacと
内部クロック信号iclke0zの位相が揃ったときに、イン
バータＩＮＶ２３から矩形パルスをなすハイレベルの信
号ractp0zが出力される。
【００９０】次に、図１７は、図７に示されたコマンド
認識部１４の構成を示す回路図である。図１７に示され
るように、コマンド認識部１４は、ＮチャネルＭＯＳト
ランジスタＮＴ９〜ＮＴ１６と、ＰチャネルＭＯＳトラ
ンジスタＰＴ８〜ＰＴ１２と、インバータＩＮＶ２４〜
ＩＮＶ３０と、ＮＡＮＤ回路１４４と、ラッチ回路１４
５とを含む。そして、コマンドｃｏｍがインバータＩＮ
Ｖ２６，ＩＮＶ２８に供給され、内部クロック信号pdic
lkzがインバータＩＮＶ２４とＮＡＮＤ回路１４４、Ｎ
チャネルＭＯＳトランジスタＮＴ９，ＮＴ１４のゲート
及びＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ１１の
ゲートに供給されると共に、リードコマンドreadがイン
バータＩＮＶ３０から出力される。
認識部１４の構成を示す回路図である。図１７に示され
るように、コマンド認識部１４は、ＮチャネルＭＯＳト
ランジスタＮＴ９〜ＮＴ１６と、ＰチャネルＭＯＳトラ
ンジスタＰＴ８〜ＰＴ１２と、インバータＩＮＶ２４〜
ＩＮＶ３０と、ＮＡＮＤ回路１４４と、ラッチ回路１４
５とを含む。そして、コマンドｃｏｍがインバータＩＮ
Ｖ２６，ＩＮＶ２８に供給され、内部クロック信号pdic
lkzがインバータＩＮＶ２４とＮＡＮＤ回路１４４、Ｎ
チャネルＭＯＳトランジスタＮＴ９，ＮＴ１４のゲート
及びＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ１１の
ゲートに供給されると共に、リードコマンドreadがイン
バータＩＮＶ３０から出力される。
【００９１】次に、図１８は、図７に示されたカウンタ
（０°）７３の構成を示す回路図である。なお、図７に
示されたカウンタ（１８０°）７７の構成は、図１８に
示されたカウンタ（０°）７３の構成と同様なものであ
る。
（０°）７３の構成を示す回路図である。なお、図７に
示されたカウンタ（１８０°）７７の構成は、図１８に
示されたカウンタ（０°）７３の構成と同様なものであ
る。
【００９２】図１８に示されるように、カウンタ（０
°）７３は、論理回路１４６〜１５０と、インバータＩ
ＮＶ３１とを含む。そして、論理回路１４６はゲートＧ
Ｔ５，ＧＴ６と、インバータＩＮＶ３２と、クロックト
インバータＣＩＮＶと、ラッチ回路１５１とを含み、ゲ
ートＧＴ５には信号ractp0zが供給される。
°）７３は、論理回路１４６〜１５０と、インバータＩ
ＮＶ３１とを含む。そして、論理回路１４６はゲートＧ
Ｔ５，ＧＴ６と、インバータＩＮＶ３２と、クロックト
インバータＣＩＮＶと、ラッチ回路１５１とを含み、ゲ
ートＧＴ５には信号ractp0zが供給される。
【００９３】ここで、論理回路１４７，１４８，１４
９，１５０はそれぞれ上記論理回路１４６と同様な構成
を有し、論理回路１４７及び論理回路１４８は論理回路
１４６に直列接続され、直列接続された論理回路１４９
と論理回路１５０は論理回路１４８に並列接続される。
また、論理回路１４６，１４７，１４８へは内部クロッ
ク信号oclke0xが供給され、論理回路１４９へは内部ク
ロック信号oclke18xが供給され、論理回路１５０へは内
部クロック信号oclko18xが供給される。そして、論理回
路１４８，１５０からは、カウント結果を示す信号が出
力制御部２３へ出力される。
９，１５０はそれぞれ上記論理回路１４６と同様な構成
を有し、論理回路１４７及び論理回路１４８は論理回路
１４６に直列接続され、直列接続された論理回路１４９
と論理回路１５０は論理回路１４８に並列接続される。
また、論理回路１４６，１４７，１４８へは内部クロッ
ク信号oclke0xが供給され、論理回路１４９へは内部ク
ロック信号oclke18xが供給され、論理回路１５０へは内
部クロック信号oclko18xが供給される。そして、論理回
路１４８，１５０からは、カウント結果を示す信号が出
力制御部２３へ出力される。
【００９４】次に、図１９は、図７に示された第二分周
器６５の構成を示す回路図である。図１９に示されるよ
うに、第二分周器６５はインバータＩＮＶ４と、第一分
周回路６５ａ及び第二分周回路６５ｂを含む。そして、
第一分周回路６５ａは、ＮＡＮＤ回路１００〜１０２，
１０５〜１０８，１５３，１５４及びインバータＩＮＶ
５を含み、第二分周回路６５ｂはＮＡＮＤ回路１１０，
１１１，１１４〜１１７，１５５〜１５７及びインバー
タＩＮＶ６を含む。
器６５の構成を示す回路図である。図１９に示されるよ
うに、第二分周器６５はインバータＩＮＶ４と、第一分
周回路６５ａ及び第二分周回路６５ｂを含む。そして、
第一分周回路６５ａは、ＮＡＮＤ回路１００〜１０２，
１０５〜１０８，１５３，１５４及びインバータＩＮＶ
５を含み、第二分周回路６５ｂはＮＡＮＤ回路１１０，
１１１，１１４〜１１７，１５５〜１５７及びインバー
タＩＮＶ６を含む。
【００９５】そして、第一分周回路６５ａは内部クロッ
ク信号clkdzを分周して内部クロック信号oclke0x, oclk
e18xを生成し、第二分周回路６５ｂは内部クロック信号
clkdxを分周して内部クロック信号oclko0x, oclko18xを
生成する。なお第二分周器６５は、インバータＩＮＶ４
に供給される信号csuzによりリセットされる。また、上
記のＮＡＮＤ回路１５３，１５７には、インバータＩＮ
Ｖ４から出力された信号csuzの反転信号が供給され、Ｎ
ＡＮＤ回路１５４〜１５６には内部電源電圧Viiが供給
される。
ク信号clkdzを分周して内部クロック信号oclke0x, oclk
e18xを生成し、第二分周回路６５ｂは内部クロック信号
clkdxを分周して内部クロック信号oclko0x, oclko18xを
生成する。なお第二分周器６５は、インバータＩＮＶ４
に供給される信号csuzによりリセットされる。また、上
記のＮＡＮＤ回路１５３，１５７には、インバータＩＮ
Ｖ４から出力された信号csuzの反転信号が供給され、Ｎ
ＡＮＤ回路１５４〜１５６には内部電源電圧Viiが供給
される。
【００９６】以上より、本実施の形態に係る半導体記憶
装置によれば、第一分周器６１及び第二分周器６５によ
りクロック信号が分周されるため、内部クロック信号の
周波数が低減され内部動作周波数が緩和される。これに
より、外部クロック信号ｃｋ，／ｃｋが高周波数化した
場合においても、信頼性の高い内部動作、より具体的に
はデータの出力動作を実現できる。
装置によれば、第一分周器６１及び第二分周器６５によ
りクロック信号が分周されるため、内部クロック信号の
周波数が低減され内部動作周波数が緩和される。これに
より、外部クロック信号ｃｋ，／ｃｋが高周波数化した
場合においても、信頼性の高い内部動作、より具体的に
はデータの出力動作を実現できる。
【００９７】また、遅延時間を調整するＤＬＬ回路５９
へ導く内部クロック信号を、外部クロック信号ｃｋ，／
ｃｋに対して分周された信号とはしないことにより、Ｄ
ＬＬ回路５９に入力させる信号数を少なくして、ＤＬＬ
回路５９の回路規模と消費電流を低減することができ
る。そしてさらには、ＤＬＬ回路５９の回路規模を低減
できることから、ＤＬＬ回路５９に含まれる信号線の精
度を向上させることができ、ＤＬＬ回路５９により実現
される遅延の精度を高めることができる。
へ導く内部クロック信号を、外部クロック信号ｃｋ，／
ｃｋに対して分周された信号とはしないことにより、Ｄ
ＬＬ回路５９に入力させる信号数を少なくして、ＤＬＬ
回路５９の回路規模と消費電流を低減することができ
る。そしてさらには、ＤＬＬ回路５９の回路規模を低減
できることから、ＤＬＬ回路５９に含まれる信号線の精
度を向上させることができ、ＤＬＬ回路５９により実現
される遅延の精度を高めることができる。
【００９８】
【発明の効果】上述の如く、供給された外部クロック信
号を分周することにより第一の内部クロック信号を生成
する第一の分周手段と、遅延手段から出力された信号を
分周することにより第二の内部クロック信号を生成する
第二の分周手段と、第一の内部クロック信号と第二の内
部クロック信号とに応じて、データを出力するデータ出
力手段とを備えた半導体記憶装置によれば、外部クロッ
ク信号の周波数が高くなる場合においても、内部動作周
波数を低減することにより、データ出力手段からの外部
クロック信号に同期したデータ出力を実現できると共
に、遅延手段に入力される信号の数を少なくすることが
できるため、遅延手段の回路規模を低減することにより
半導体記憶装置の回路規模及び消費電流を低減し、かつ
回路製造上における遅延手段の精度を高めて動作の信頼
性を高めることができる。
号を分周することにより第一の内部クロック信号を生成
する第一の分周手段と、遅延手段から出力された信号を
分周することにより第二の内部クロック信号を生成する
第二の分周手段と、第一の内部クロック信号と第二の内
部クロック信号とに応じて、データを出力するデータ出
力手段とを備えた半導体記憶装置によれば、外部クロッ
ク信号の周波数が高くなる場合においても、内部動作周
波数を低減することにより、データ出力手段からの外部
クロック信号に同期したデータ出力を実現できると共
に、遅延手段に入力される信号の数を少なくすることが
できるため、遅延手段の回路規模を低減することにより
半導体記憶装置の回路規模及び消費電流を低減し、かつ
回路製造上における遅延手段の精度を高めて動作の信頼
性を高めることができる。
【００９９】ここで、遅延手段は、外部クロック信号と
の位相差がＮ周期（Ｎは０以外の整数）である信号を出
力するものとすれば、第一の分周手段と第二の分周手段
の同期をとることができるため、動作の信頼性を高める
ことができる。また、遅延手段は、入力されるクロック
信号の位相を２ｎ（ｎは自然数）周期先のクロック信号
を基準として調整することによって、外部クロック信号
を遅延させるものとすれば、容易に第一の分周手段と第
二の分周手段の同期をとることができるため、動作の信
頼性を確実に得ることができる。
の位相差がＮ周期（Ｎは０以外の整数）である信号を出
力するものとすれば、第一の分周手段と第二の分周手段
の同期をとることができるため、動作の信頼性を高める
ことができる。また、遅延手段は、入力されるクロック
信号の位相を２ｎ（ｎは自然数）周期先のクロック信号
を基準として調整することによって、外部クロック信号
を遅延させるものとすれば、容易に第一の分周手段と第
二の分周手段の同期をとることができるため、動作の信
頼性を確実に得ることができる。
【０１００】また、第一の分周手段と第二の分周手段と
を同時に起動させるリセット手段をさらに備えれば、第
一の分周手段と第二の分周手段の動作を保証することが
できるため、半導体記憶装置の動作の信頼性を担保する
ことができる。ここで、より具体的には、第一の分周手
段と第二の分周手段とを電源投入時に起動させることに
より、第一の分周手段と第二の分周手段の動作をより確
実に保証することができる。
を同時に起動させるリセット手段をさらに備えれば、第
一の分周手段と第二の分周手段の動作を保証することが
できるため、半導体記憶装置の動作の信頼性を担保する
ことができる。ここで、より具体的には、第一の分周手
段と第二の分周手段とを電源投入時に起動させることに
より、第一の分周手段と第二の分周手段の動作をより確
実に保証することができる。
【０１０１】また、外部から供給するコマンドによりリ
セット手段を制御することとすれば、第一の分周手段と
第二の分周手段の動作における自由度を高めることがで
きるため、汎用性を向上させることができる。
セット手段を制御することとすれば、第一の分周手段と
第二の分周手段の動作における自由度を高めることがで
きるため、汎用性を向上させることができる。
【０１０２】また、バッファリング手段で生成された信
号を分周して第一の内部クロック信号を生成する第一の
分周手段と、遅延手段から出力された信号を分周して第
二の内部クロック信号を生成する第二の分周手段と、第
一の内部クロック信号と第二の内部クロック信号とに応
じて、データ出力制御信号を生成するデータ出力制御信
号生成手段とを備えた半導体記憶装置によれば、外部ク
ロック信号の周波数が高くなる場合においても、周波数
が低減された第一の内部クロック信号及び第二の内部ク
ロック信号に応じて生成されるデータ出力制御信号によ
り、外部クロック信号に同期したデータ出力を実現でき
ると共に、遅延手段に入力される信号の数を低減するこ
とができるため、遅延手段の回路規模を低減することに
より半導体記憶装置の回路規模及び消費電流を低減し、
かつ回路製造上における遅延手段の精度を高めて動作の
信頼性を高めることができる。
号を分周して第一の内部クロック信号を生成する第一の
分周手段と、遅延手段から出力された信号を分周して第
二の内部クロック信号を生成する第二の分周手段と、第
一の内部クロック信号と第二の内部クロック信号とに応
じて、データ出力制御信号を生成するデータ出力制御信
号生成手段とを備えた半導体記憶装置によれば、外部ク
ロック信号の周波数が高くなる場合においても、周波数
が低減された第一の内部クロック信号及び第二の内部ク
ロック信号に応じて生成されるデータ出力制御信号によ
り、外部クロック信号に同期したデータ出力を実現でき
ると共に、遅延手段に入力される信号の数を低減するこ
とができるため、遅延手段の回路規模を低減することに
より半導体記憶装置の回路規模及び消費電流を低減し、
かつ回路製造上における遅延手段の精度を高めて動作の
信頼性を高めることができる。
【図１】従来の半導体記憶装置の構成を示す図である。
【図２】図１に示された半導体記憶装置の動作を示す波
形図である。
形図である。
【図３】図１に示されたＤＬＬ回路の構成を示す図であ
る。
る。
【図４】図３に示されたＤＬＬ回路の動作を示す波形図
である。
である。
【図５】図１に示されたクロックバッファの構成を示す
回路図である。
回路図である。
【図６】図１に示された分周器の構成を示す回路図であ
る。
る。
【図７】本発明の実施の形態に係る半導体記憶装置の構
成を示す図である。
成を示す図である。
【図８】図７に示された半導体記憶装置の動作を示す波
形図である。
形図である。
【図９】図７に示された半導体記憶装置の電源起動時の
動作を示す波形図である。
動作を示す波形図である。
【図１０】図７に示されたＤＬＬ回路の構成を示す図で
ある。
ある。
【図１１】図１０に示されたＤＬＬ回路の動作を示す波
形図である。
形図である。
【図１２】図７に示された第一クロックバッファの構成
を示す回路図である。
を示す回路図である。
【図１３】図７に示された第二クロックバッファの構成
を示す回路図である。
を示す回路図である。
【図１４】図７に示されたリセット回路の構成を示す回
路図である。
路図である。
【図１５】図７に示された第一分周器の構成を示す回路
図である。
図である。
【図１６】図７に示されたリードコマンド角度認識回路
の構成を示す回路図である。
の構成を示す回路図である。
【図１７】図７に示されたコマンド認識部の構成を示す
回路図である。
回路図である。
【図１８】図７に示されたカウンタの構成を示す回路図
である。
である。
【図１９】図７に示された第二分周器の構成を示す回路
図である。
図である。
１，３，５，３３ パッド ７，８ クロックバッファ ９ コマンドバッファ １１ 分周器 １１ａ，６５ａ 第一分周回路 １１ｂ，６５ｂ 第二分周回路 １３，１４ コマンド認識部 １５，５９ ＤＬＬ（Delayed Locked Loop）回路 １７，６３ 出力信号生成回路 １９，６７ ０°論理回路 ２１，６９ １８０°論理回路 ２３ 出力制御部 ２５ 読出回路 ２７ メモリ ２９ データ制御部 ３１ 出力バッファ ３５，７１ リードコマンド角度認識回路（０°） ３７，７５ リードコマンド角度認識回路（１８０°） ３９，７３ カウンタ（０°） ４１，７７ カウンタ（１８０°） ４３，７９ 経路 ４４〜４９，８０〜８３ 波形 ５０ リセット回路 ５１，５２ 第一クロックバッファ ５３，５４ 第二クロックバッファ ５５ 位相比較器 ６１ 第一分周器 ６５ 第二分周器 ９０，１６０ レプリカ回路 ９１ 第一遅延回路 ９２ 第二遅延回路 ９３ シフトレジスタ ９４ １／２分周回路 ９５ 抵抗 ９６ 出力バッファ（ダミー） ９７ ダミー容量 ９８ クロックバッファ（ダミー） ９９ ダミー分周器 １００〜１１７，１２６〜１３６，１４１〜１４４，１
５３〜１５７ ＮＡＮＤ回路 １１８〜１２１，１４６〜１５０ 論理回路 １２３〜１２５，１３７，１３８，１５８ ＮＯＲ回路 １３９，１４０，１７０，１７１ ＭＯＳキャパシタ １４５，１５１ ラッチ回路 １６１ 第一クロックバッファ（ダミー） １６２ 第二クロックバッファ（ダミー） １６３ ２／４分周回路 ＩＮＶ１〜ＩＮＶ３６ インバータ ＣＩＮＶ クロックトインバータ ＮＴ１〜ＮＴ１６ ＮチャネルＭＯＳトランジスタ ＰＴ１〜ＰＴ１２ ＰチャネルＭＯＳトランジスタ ＧＴ１〜ＧＴ６ ゲート回路
５３〜１５７ ＮＡＮＤ回路 １１８〜１２１，１４６〜１５０ 論理回路 １２３〜１２５，１３７，１３８，１５８ ＮＯＲ回路 １３９，１４０，１７０，１７１ ＭＯＳキャパシタ １４５，１５１ ラッチ回路 １６１ 第一クロックバッファ（ダミー） １６２ 第二クロックバッファ（ダミー） １６３ ２／４分周回路 ＩＮＶ１〜ＩＮＶ３６ インバータ ＣＩＮＶ クロックトインバータ ＮＴ１〜ＮＴ１６ ＮチャネルＭＯＳトランジスタ ＰＴ１〜ＰＴ１２ ＰチャネルＭＯＳトランジスタ ＧＴ１〜ＧＴ６ ゲート回路
Claims (7)
- 【請求項１】 外部クロック信号に同期してデータを出
力する半導体記憶装置であって、 供給された前記外部クロック信号を分周することにより
第一の内部クロック信号を生成する第一の分周手段と、 前記外部クロック信号を可変的に遅延させる遅延手段
と、 前記遅延手段から出力された信号を分周することにより
第二の内部クロック信号を生成する第二の分周手段と、 前記第一の内部クロック信号と前記第二の内部クロック
信号とに応じて、前記データを出力するデータ出力手段
とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記遅延手段は、前記外部クロック信号
との位相差がＮ周期（Ｎは０以外の整数）である信号を
出力する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記遅延手段は、入力されるクロック信
号の位相を２ｎ（ｎは自然数）周期先の前記クロック信
号を基準として調整することにより、前記外部クロック
信号を遅延させる請求項１に記載の半導体記憶装置。 - 【請求項４】 前記第一の分周手段と前記第二の分周手
段とを同時に起動させるリセット手段をさらに備えた請
求項１に記載の半導体記憶装置。 - 【請求項５】 前記リセット手段は、前記第一の分周手
段と前記第二の分周手段とを電源投入時に起動させる請
求項４に記載の半導体記憶装置。 - 【請求項６】 前記リセット手段は、外部から供給され
るコマンドにより制御される請求項４に記載の半導体記
憶装置。 - 【請求項７】 供給される外部クロック信号をバッファ
リングするバッファリング手段と、供給されるデータ出
力制御信号に応じて所定のデータを外部へ出力するデー
タ出力手段とを有し、前記外部クロック信号に同期して
前記データを出力する半導体記憶装置であって、 前記バッファリング手段で生成された信号を可変的に遅
延させる遅延手段と、 前記バッファリング手段で生成された信号を分周して第
一の内部クロック信号を生成する第一の分周手段と、 前記遅延手段から出力された信号を分周して第二の内部
クロック信号を生成する第二の分周手段と、 前記第一の内部クロック信号と前記第二の内部クロック
信号とに応じて、前記データ出力制御信号を生成するデ
ータ出力制御信号生成手段とを備えたことを特徴とする
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095826A JP4045064B2 (ja) | 2000-03-30 | 2000-03-30 | 半導体記憶装置 |
| US09/811,521 US6388945B2 (en) | 2000-03-30 | 2001-03-20 | Semiconductor memory device outputting data according to a first internal clock signal and a second internal clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095826A JP4045064B2 (ja) | 2000-03-30 | 2000-03-30 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001283589A true JP2001283589A (ja) | 2001-10-12 |
| JP2001283589A5 JP2001283589A5 (ja) | 2004-12-02 |
| JP4045064B2 JP4045064B2 (ja) | 2008-02-13 |
Family
ID=18610674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000095826A Expired - Fee Related JP4045064B2 (ja) | 2000-03-30 | 2000-03-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JP4045064B2 (ja) |
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