TW480703B - Semiconductor memory device - Google Patents

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480703 第89106098號專利申請案 中文說明書修正頁（90年12月） A7 B7

五、發明説明（彳) [發明概述] [發明範園] 本發明是一種半導體記憶體裝置，特別是指在重新寫入 已讀取資料時，所需的動態型半導體記憶體裝置 (DRAM)。 [先前技藝說明] DRAM的記憶體陣列，是採用位元線（bit line)與字線 (word line )的交錯配置，並在各交錯部位上，設置1個電 晶體/電容器的動態型記憶體單元（memory cell)所構成。 記憶體單元陣列的各位元線上，設置有位元線感測放大器 (sense amplifier)。藉由選擇性驅動字線，儲存在複數記 憶體單元的資料，會被位元線讀取。這些位元線資料，將 透過行選擇器閘（column selector gate )的選擇，傳送到相 對的資料線。傳送到資料線的資料，透過資料線感測放大 器的檢測放大後輸出。 在此DRAM的資料讀取動作中，位元線資料，將透過驅 動能力較小的位元線感測放大器，加以檢測放大。在位元 線的電壓振幅被放大到不至於破壞資料的程度後，行選擇 閘會開啟，而將位元線資料轉送至資料線上。否則，因連 接對應於位元線的資料線時所產生的電荷分配，可能會破 壞資料。位元線在被傳送到資料線後，切斷資料線與資料 線感測放大器之間的連接，傳送的資料放大至最大振幅後 加以輸出。之所以需要切斷資料線，係為了切斷資料線容 量與資料線感測放大器之間的連接，以便進行高速的檢測 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 480703 A7 B7 7〇年厶月曰 五、發明説明（ 2 修正!j充j 經濟部中央標準局員工消費合作社印裝 放大。 [本發明嘗試解決的問題] 上述的一般〇化八“讀取資料的方式，當DRAM在大容量 化、微細化、以及而速化上，做更進一步的發展時會出現 問4。亦即，因DRAM的大容量化與微細化，位元線上連 接有许^的圮憶體單元，而使位元線的容量加大。另一方 面，.由於微細化的發展，必須配置在位元線間距上之位元 線感測放大器的驅動能力相對降低。因此，位元線讀取的 資料，需要花費更多的時間，才能放大到相當程度的振 幅，而構成阻礙高速讀取的原因。 以往實現DRAM高速讀取資料的方法揭示有①在位元線 上，设置謂取專用的感測放大器以及復原（rest〇re)專用的 感測放大器方式（特開平8_147975號公報）、或是②在記憶 體單7G陣列内，設置由複數位元線共享的全域位元線 (global bit line)，並且在各位元線設置預感測（presense)放大器的同時，在全城位元線上設置復原用感測放大器的 方式（特開平5-144253號公報）等。 但是這些提案，儘管是依功能來區別感測放大器，然而 各感測放大器，均須設置在記憶體單元陣列區域内的位元 線間距上。記憶體陣列區域中，如上所述，由於微細化技 術的發展’位元線間距會變得非常地小，造成記憶體單元 陣列區域内之感測放大器的驅動能力受到限制。 有鑑於上述問題，本發明之目的在提供一種可高速讀取 資料的動態型半導體記憶體裝置。 5- 木紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公瘦） (請先閲讀背面之注意事項再填寫本頁) 4 訂 0 i ml m·— - 經濟部中央標準局員工消費合作社印製 480703 Δ7 i / %修正！ A7 Η) ! ^^__Β7 __ 痛凡| 五、發明説明（3 ) [解決課題的方法] 本發明的半導體記憶體裝置，其特徵為，包括··記憶體 單位陣列，採用多條位元線與字線交差的方式，並在各交 又部位設置了動態型記憶體單元；列解碼器，對記憶體單 元陣列的字線進行選擇驅動；位元線感測放大器，與前述 記憶體單元陣列的位元線相連接，並由第1個感測放大器 激化信號所激化，然後被前述的列解碼器選擇的字線驅動 後’對於前述多條位元線讀取的資料進行檢測放大；行選 擇閘，由落後於前述第1個感測放大器激化信號產生的行 選擇信號所驅動，並與在前述記憶體單元陣列中，被選定 的位元線的相對應資料線連接；以及資料線感測放大器， 由落後於前述資料線上的前述行選擇信號產生的第2個感 測放大器激化信號所激化，並且與前述位元線感測放大 器’共同對於前述位元線及資料線讀取的資料，進行檢測 放大。 在本發明中，對於透過前述選定的字線的驅動，由多條 位元線讀取的資料當中，被前述行選擇閘選取的資料部 份’將透過前述的位元線感測放大器與資料線感測放大 器’同時進行檢測放大後，寫入相對應的記憶體單元；對 於其中未被前述的行選擇閘選取的資料，則將僅透過前述 位元線感測放大器加以檢測放大後，重新寫入相對應的記 憶體單元裡。 根據本發明，在將位元線感測放大器與資料線感測放大 器加以重疊（overlap )與激化後，藉由進行位元線資料的檢 -6 · 本紙張尺度適用中國uf標準（CNS)八4驗 〇><297公楚）~- 請先閲讀背面之注意事項再填寫本頁}

480703 經濟部中央標準局員工消費合作社印製 A7 \q〇^4 B7 丨 五、發明説明（4 ) 測放大’能夠實現高速的資料1買取。亦即，藉由位元線的 大容量化與位元線感測放大器的驅動能力相對降低，位元 線讀取的資料振幅變化變小。反之，在不受制於記憶體單 元陣列區域的設計空間下’可在晶片週邊形成具有較大驅 動能力的資料線感測放大器。因此，在行選擇閘開啟後， 對驅動能力強的資料線感測放大器進行激化，使其與位元 線感測放大器共同對位元線資料進行檢測放大，藉此在不 破壞位元線資料的情況下，進行高速的讀取。 [具體的實施例] 以下參照圖式，說明本發明的具體實施例。 圖1為本發明實施形態的DRAM方塊結構。記憶體單元 陣列1的構成配置有動態型記憶體單元。感測放大器電路 2，對記憶體單元陣列1的記憶體單元資料，執行檢測放大 或是寫入記憶體單元的操作。感測放大器電路2讀取的資 料’被傳送到行選擇閘5選定的資料缓衝器6 ( data buffer 6)内，而由資料端子DIN/DOUT輸出。資料端子 DIN/DOUT提供的寫入資料，透過資料緩衝器6與行選擇 閘5，藉由感測放大器2寫入記憶體單元。 位址緩衝器（address buffer) 7，則記錄位址A D D。被記 錄下來的位址A D D，將透過列解碼器與行解碼器（colurnn decoder )進行解碼。列解碼器3對記憶體單位陣列丨，進行 選擇驅動。行解碼器4的解碼輸出内容，傳送到行選擇閘 5，藉此進行記憶體單元陣列1的位元線選擇。 圖2為圖1之DRAM主要部份的具體結構。如圖所示，記 本紙張尺度適用中國國家標準（CNS )八4胁（210X297公餐"y (請先閲讀背面之注意事項再填寫本頁) 訂 480703 第89106098號專利申請案 ； ;： 中文說明書修正頁（90年12月） g :" • 'j'. .V”’’ ^ . _ 五、發明説明（5 ) —............... 憶體單元陣列1，是由多條字線WL ( WL0、WL 1、…）與 位元線組BL 及 bBL (BL0、bBLO、BL 1、bBLl、…）的 交叉配置下，並且在交叉部位上，設置了已知的動態型記 憶體單元M C而構成。感測放大器電路2，在各位元線組 B L及b B L上，包括了感測放大器2 1、及位元線等化 (equalize)電路2 2。位元線感測放大器2 1，則包括： Ρ Μ Ο S電晶體Q P 1及Q P 2，其汲極（drai η )在個別與位元 線組B L及b B L連接，並且源極（s 〇 u r c e )在共接之下，構 成了 PMOS感測放大器；以及NMOS電晶體QN1與QN2， 同樣地在其沒極個別與位元線組B L和b B L連接，以及在 源極的共接之下，構成NMOS感測放大器。 PMOS電晶體Q Ρ 1及Q P 2的共源極（common source )，是 透過激化用PMOS電晶體QP0與VCC連接。NMOS電晶體 Q N 1及Q N 2的共源極，則是透過激化用NMOS電晶體 QN0與VSS連接。這些激化用電晶體QP0及QN0，分別 由互補的激化信號bSAEl、SAE1來驅動。 位元線等化電路2 2中，則包括：NMOS電晶體Q N 5，其 是由等化信號EQL1控制，用來進行位元線組BL與bBL間 短路的等化；以及NMOS電晶體QN 3及QN4，兩者亦由等 化信號EQL1控制，用來分別將位元線組B L及b B L的電 位，預先充電到預先充電（precharge)電位PCH。在本實 施例中，預先充電電位PCH，是設成PCH=VCC/2。 位元線B L及b B L，透過行選擇閘5，分別與相對應的資 料線 DQ及 bDQ (DQ0、bDQO、DQ1、bDQl、…）連接。 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂

線

五、發明説明（6 ) 行選擇閘5，其包括：N M 〇 s電晶體q N 6及q N 7，其係經 由行解碼器4選定的行選擇線路c SL (CSL〇、csLl、…） 所驅動。在圖2中，顯示出二組位元線組（B L 0、bBLO )與 (BL1、bBL1) ’透過行選擇線路CSL0與CSL1的選擇，在 不同的時機與資料線0(^〇與1)13(^〇連接的情況。 在圖3 ’則是以一組的資料線組〇 q與b d Q為主，顯示出 資料緩衝器的結構。資料緩衝器6，包括：資料線感測放 大器6 1 ’可對讀取的資料進行檢測放大；以及輸入緩衝器 6 3，可將窝入資料加以保存。資料線感測放大器6丨，則 包括· PMOS電晶體qpi1&qP12，其汲極在個別與資料線 組DQ及bDQ連接’並且源極在共接之下，構成了 pM〇s 感測放大器；以及NMOS電晶體QN11與QN12，同樣地在 其汲極個別與資料線組D q及b D Q連接，以及在源極的共 接之下，構成NMOS感測放大器。 PMOS電晶體QPii及qP12的共源極，是透過激化用 PMOS電晶體QP10，與Vcc連接。NMOS電晶體QN11與 QN12電晶體的共源極，則是透過激化用nm〇S電晶體 QN10，與VSS連接。這些激化用電晶體qP1〇與qN1〇，分 別由互補的激化信號bSAE2、SAE2來驅動。 經濟部中央標準局員工消費合作社印製 ·(請先閱讀背面之注意事項再填寫本頁) 訂 資料線組D Q與b D Q上，還設置有資料線等化電路6 2。 資料線等化電路6 2包括：NMOS電晶體QN15，其是由等 化信號EQL2控制，用來進行資料線組d Q與b D Q間短路的 等化；以及NMOS電晶體QN13及QN14，兩者亦由等化信 號EQL2控制，用來分另ij將位元線組DQ及bDQ的電位，預 -9 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 480703 A 7 B7 斜&神# 士 五、發明説明（7 ) ~-- 先充電到預先充電（precharge )電位PCH。預先充電電位 P C Η與位元線同樣的設成pch=VCC/2。 本實施例中，如圖2與圖3所示，在資料線感測放大器 6 1的感測節點（sense node ) A及B，以及資料線D Q及b D Q 之間’並非如先前的設置有傳送閘（transfer gate )。因此在 本實施例中，在讀取資料時，當透過行選擇閘，由位元線 組BL及bBL，傳送到資料線組DQ及bDQ的資料，能夠在 無需切斷資料線的情況下，藉由資料線感測放大器來進行 檢測放大。此時，藉由資料線感測放大器61與位元線感測 放大器2 1，同時保持在激化狀態下，共同將資料線組d Q 與bDQ的電位，以及選定的位元線組bl與dBL的電位， 放大到最大振幅，再重新寫入（復原，restore)至被選定的 記憶體單元。 圖4，為本實施例之DRAM的基本操作時序圖。在初始 狀態中，位元線組B L及b B L的電位，以及資料線組D Q與 b D Q的電位，被預先充電至VCC/2。在時刻10時，列解碼 器所選定的字線WL上升。通常，字線WL的驅動電壓， 採用將電源電壓升壓後的V C C + α。如此，所選取之記憶 體單元的資料，被傳送到位元線組B L及b B L。 接著在時刻11時，位元線感測放大器2 1的激化信號，變 成SAE1 = "H·’以及bSAEl = ’’L”，透過位元線感測放大器 2 1，放大位元線組B L與b B L之間的電位差。而其振幅的 變化，由於位元線感測放大器的驅動能力較小，因此較為 緩和。之後於時刻12，在多條的位元線組當中，被選定之 -10- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ----、 (請先閱讀背面之注意事項再填寫本Fc -訂' 480703

B ..jlil Ji金 厂4夕^ 户 Π, 、^X日 月 /D 年 五、發明説明（8 位元線組B L及b B L的行選擇閘5開啟，藉此將被選定的位 元線組BL及bBL上的資料，傳送至相對應的資料線組DQ 及b D Q。由於該資料傳送操作，被選定的位元線組b L及 b B L的電位差會暫時變小，之後立即在時刻t 3時，資料線 感測放大器的激化信號，變成SAE2 =，Ή，，以及bSAE2 = nLn，使資料線感測放大器6 1被激化。 如此，被選定的位元線資料，同時被位元線感測放大器 2 1，與驅動能力更大的資料線感測放大器6 1進行檢測放 大。亦即，位元線組B L及b B L之間的微小電壓差，一側 將被放大至V C C，另一側則是被放大至V S S，並且由資 料端子讀取。同時，被讀取的資料，將透過資料線感測放 大器6 1與位元線感測放大器2 1，復原至被選定的記憶體 早兀。 此時，在位元線組B L及b B L上，被相同的字線w L而選 取，卻未被行選擇閘5選取的資料，均僅透過位元線感測 放大器2 1，進行更為緩慢的檢測放大後，復原至相同的記 憶體單元。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 繼續於時刻t4時，選定的字線WL下降，同時感測放大 器激化信號SAE1與SAE2下降。同時，位元線等化信號 EQLlJi升，位元線等化電$22被激化，而進人|大#幅 狀態的位元線組B L及b B L，則被初始化成VCC/2。 根據如上所述的實施形態，位元線資料在傳送到資料線 後，會立刻激化資料線感測放大器，同時藉由位元線感測 放大器與資料線感測放大器，進行資料信號的檢測放大作 -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 480703

五、發明説明（9 經濟部中央標準局員工消費合作社印裝 業相較於位元線感測放大器，能夠設置驅動能力更大的 資料線感測放大器。因此，在將位元線資料傳送到資料線 時，藉由幾乎同時對資料線感測放大器進行激化，可在不 破壞資料的情況下，高速地加以讀取。 通常dram具有藉由輸入一個列位址（r〇waddress),便 可讀取一連串複數行資料的功能。圖5為具有這項功能之 DRAM讀取資料的操作時序。 圖5顯示在時刻tl0時字線WL上升，隨後於字線冒乙在 "H"的狀態下，依序選擇#〇〜#3之行選擇線路CSL的範 例。 在字線W L上升後，首先在時刻t丨丨時，位元線感測放大 器的激化k號S AE1上升。接著在時刻11 2時，# 〇的行選擇 線路C S L上升，並使該行的位元線資料，傳送到資料線 D Q °緊接著這項行選擇動作，資料線感測放大器的激化 信號S AE2上升。如此，# 〇行選擇線路c s L所選取的位元 線資料，與前一個實施例同樣的，同時藉由資料線感測放 大器與位元線感測放大器進行放大。 在過程當中，未被選擇的其他行的位元線BL 上，僅以位元線感測放大器，緩慢地進行資料的放大。接 著’在行切換之前的時刻11 3，資料線感測放大器的激化 信號S A E 2變成” L，，，到下一次的行選擇之前，資料線D Q 被等化。繼續在時刻11 4，下一個行選擇線路C S L上升。 如此，# 1行的位元線資料，會傳送到等化的資料線D Q， 並且與前次的循環同樣的，同時透過資料線感測放大器與 (請先閲讀背面之注意事項再填寫本頁) m II - 1 · 訂 -12- 本纸張尺度適用中國國家標準（CNS ) A4規格（210·χ297公釐） 480703 A7 B7 發明説明（10 位元線感測放大器而放大。以後，反覆進行相同的動作。 在結束#0〜#3的全部行選擇之前，位元線感測放大器的激 化信號S A E 1，始終保持在” Η，，的狀態。 根據這個實施例，特別是對於最初選取的行，透過位元 線感測放大器與資料線感測放大器的共同運作，可高速地 進行資料讀取。 ' 圖ό為其他的實施例之DRAM的輸出緩衝器6的結構。與 圖3相對應的部份，註記與圖3相同的符號，並省略詳細說 明。與圖3不同的這個實施例中，用來將資料線感測放大 器與資料線組DQ及bDQ分離的NMOS電晶體QN21及 QN22 ’係設置在資料線組d Q、b D Q及感測節點A、B之 間。 但是，NMOS電晶體QN21、QN22，並非如先前的在讀 取資料時，用來使資料線感測放大器、與資料線組D Q、 b D Q分離。在讀取資料的動作過程中，NMOS電晶體 QN21、QN22保持在ON的狀態，並與前面的實施例同樣 的’透過資料線感測放大器6 1與位元線感測放大器的共同 動作，進行單元資料的檢測放大與復原。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 有時需要切斷資料線感測放大器6 1與輸入緩衝器6 3， 來關閉NMOS電晶體QN21與QN22。亦即，於保存資料線 感測放大器6 1所讀取的資料，同時將輸入緩衝器6 3的寫 入資料，傳送到D Q、b D Q時中，將NMOS電晶體QN2 1、 QN22設定為〇 f F ,以避免破壞資料線感測放大器6 1所保 存的資料。 -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） 480703

，同樣在㈣實施财，於讀取資料時，無須切斷資料線 放大态與貝料線組’而係透過位元線感測放大器與資 料泉j d放大器的共同運作，進行資料的檢測放大，因此 能夠高速地進行資料讀取。 [發明的效果] 如以上所述，根據本發明，藉由同時對位元線感測放大 器與資料線感測放大器進行激化，以進行資料讀取，可得 到可高速讀取資料的DRAM。 [圖式描述] 圖1為本發明具體實施例之一的Dram結構。 圖2為該貫施例之DRAM的記憶體單元陣列及其週邊的 具體結構。 圖3為該實施例之DRAM的資料緩衝器部份的具體結 構。 圖4為該實施例之DRAM的資料讀取動作的時序圖。 圖5為其他實施例之DRAM的資料讀取動作的時序圖。 圖6為其他實施例之DRAM的資料緩衝器部份的具體結 構。 [符號的說明] 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 1…記憶體單元陣列、2…感測放大器電路、3…列解碼 器、4…行解碼器、5…行選擇閘、6…資料緩衝器、7… 位址緩衝器、2 1…位元線感測放大器、2 2 ···資料線等化 電路、61…資料線感測放大器、62…資料線等化電路。 -14- 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公羡）

Claims (1)

1. 480703 ABCD

   1. 申請專利範園 一」 -種半導體記憶體裝置，其特徵為，包括：記憶體單位 陣列，採用多條位元線與字線交差的方式，並在各交叉 部位設置了動態型記憶體單元；列解碼器’對記憶體單 元陣列的字線進行選擇驅動；位元線感測放大器，與前 述記憶體單元陣列的位元線相連接，並由第一感測放大 器激化信號所激化，然後被前述的列解碼器選擇的字線 驅動後，對於前述多條位元線讀取的資料進行檢測放 大；行選擇閘，由落後於前述第一個感測放大器激化信 號產生的行選擇信號所驅動，並與在前述記憶體單元陣 列中，被選定的位元線相對應的資料線連接以及資料 線感測放大器，與上述資料線相連接，並由落後於前述 資料線上的前述行選擇信號產生的第二個感測放大器激 化信號所激化，並且與前述位元線感測放大器，共同對 於前述位元線及資料線讀取的資料，進行檢測放大。 2. 如申請專利範圍第1項之半導體記憶體裝置，其中由前述 選定的字線所驅動的多條位元線所讀取的資料當中，被 前述行選擇閘選取的資料，係透過前述的位元線感測放 大器與資料線感測放大器，同時進行檢測放大後’再寫 入相對應的記憶體單元；由前述選定的字線所驅動的多 條位元線讀取的資料中，未被前述的行選擇閘選取的戶、 料，係僅透過前述位元線感測放大器經檢測放大後，再 寫入相對應的記憶體單元中。 3. 如t請專利範圍第1項之半導體記憶體裝置，其中上述多 條的位元線，以彼此相鄰兩條為一組，形成了多組的位 本紙張尺歧财國^i^CNS) A4規格(21〇x297公釐） 裝 訂 線

   元線對，並且在讀取資料時，將選取的記憶體單元資 料’傳送到上述的位元線對的其中一條位元線上，藉由 比較這條位元線與另一條位元線之間的電位，感測上述 選取的記憶體單元的資料。 4. 如申請專利範圍第2項之半導體記憶體裝置，其中上述多 條的位元線，以相鄰兩條為一組，形成了多組的位元線 對’並且在讀取資料時，將選取的記憶體單元資料，傳 送到上述的位元線組的其中一條位元線上，藉由比較這 條位元線與另一條位元線之間的電位，感測上述選取的 έ己憶體單元的資料。 . 5. 如申請專利範圍第3項之半導體記憶體裝置，其中在上述 位元線對之兩條位元線之間，連接有用以導通的等化電 晶體。 6. 如申請專利範圍第4項之半導體記憶體裝置，其中在上述 位元線對之兩條位元線之間，連接有用以導通的等化電 晶體。 7. 如申請專利範圍第3項之半導體記憶體裝置，其中在上述 位元線對之其中一條位元線，係透過某一前述的行選擇 閘’與木一别述貧料線連接，而另一條位元線，則是透 過其他的前述行選擇閘，與其他的前述資料線連接。 8. 如申請專利範圍第4項之半導體記.憶體裝置，其中在上述 位元、、泉對之其中一條位元線，係透過某一前述的行選擇 閘’與某一前述資料線連接，而另一條位元線，則是透 過其他的前述行選擇閘，與其他的前述資料線連接。

   本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 480703 A8 B8 C8 D8 六、申請專利範圍 9·如申請專利範圍第3項之半導體記憶體裝置，其中前述各 位元線感測放大器，是形成並設置在前述位元線對的位 元線之間，而前述各資料線感測放大器，則是在前述記 憶體單元陣列區域周圍的週邊區域，形成並設置在相對 應的二條資料線之間。 10. 如申請專利範圍第4項之半導體記憶體裝置，其中前述各 位元線感測放大器，是形成並設置在前述位元線對的位 元線之間，而前述各資料線感測放大器，則是在前述記 憶體單元陣列區域周圍的週邊區域，形成並設置在相對 應的二條資料線之間。. 11. 如申請專利範圍第9項之半導體記憶體裝置，其中分別在 前述二條資料線與設置在其間的資料線感測放大器之 間，連接有兩個開關，用來以導通切斷前述二條資料線 與前述資料線感測放大器之間的通路。 12. 如申請專利範圍第i 〇項之半導體記憶體裝置，其中分別 在前述二條資料線與設置在其間的資料線感測放大器之 間，連接有兩個開關，用以導通切斷前述二條資料線與 前述資料線感測放大器之間的通路。 13•如申請專利範圍第1 1項之半導體記憶體裝置，其中在前 述二條的資料線上，其中的一端連接有資料輸入緩衝 器，用以將寫入資料傳送到記憶體單元。 14·如申請專利範圍第1 2項之半導體記憶體裝置，其中在前 述二條的資料線上，其中的一端連接有資料輸入緩衝 器，用以將寫入資料傳送到記憶體單元。 麵 本紙張尺度適用中國國家標準(CNS) A4規格(210 X297^5W 480703 A8 B8 C8 D8

   六 申請專利範圍 中前述 如申請專利範圍第1 3項之半導體記憶體裝置’ ”、 μ :族，^έ. •的資料輸入緩衝器，係位於前述二個開關的上/ 前述二條資料線連接。 .^ ^ β 前述的資 16.如申請專利範圍第1 4項之半導體記憶體裝置’ 、，、、 冰與前述 料輸入緩衝器，係位於前述二個開關的上游’ I… 二條資料線連接。 中上述 如申請專利範圍第1 5項之半導體記憶體裝置’广 兩個開關，於前述資料線所讀取，並且經過搶/’、〗、 、 資料，保存在前述資料線感測放大器的同時，當窝入貝 料由前述的資料輸入緩衝器傳送到記憶體單元時’係設 定成斷路狀態。 认如申請專利範圍第1 6項之半導體記憶體.裝置，其中上述 雨個開關，於前述資料線所讀取，並且經過檢測放大的 貧料’保存在前述資料線感測放大器的同時，當寫入貧 料由前述的資料輸入缓衝器傳送到記憶體單元時，係設 定成斷路狀態。 19·如申請專利範圍第1項之半導體記憶體裝置，其中前述資 料線感測放大器的驅動能力大於前述的位元線感測放大 器。 20.如申請專利範圍第2項之半導體記憶體裝置，其中前述資 料線感測放大為的驅動能力大於前述的位元線感剛放大 器。

   本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公差^|^