JP2960727B2 - 基準電圧回路のバイアス電流を低減するための方法及び装置 - Google Patents

基準電圧回路のバイアス電流を低減するための方法及び装置

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JP2960727B2
JP2960727B2 JP10268238A JP26823898A JP2960727B2 JP 2960727 B2 JP2960727 B2 JP 2960727B2 JP 10268238 A JP10268238 A JP 10268238A JP 26823898 A JP26823898 A JP 26823898A JP 2960727 B2 JP2960727 B2 JP 2960727B2
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G—PHYSICS
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    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は基準電圧回路のバイ
アス電流を低減するための回路に関する。より特定する
と、本発明は半導体メモリに対する基準電圧供給部の電
流消費を低減するための方法及び回路に関する。
【０００２】
【従来の技術】多数の基準電圧が半導体メモリに電力を
供給するために設けられている。これら電圧は小数の
（又はただ１つの）基準電圧回路から供給されており、
例えばバンドギャップ基準回路（bandgap reference ci
rcuit）が基準電圧をシンクロナスＤＲＡＭに供給す
る。
【０００３】このバンドギャップ基準電圧回路は大抵の
場合電力供給部から７〜１０μＡの一定電流を消費す
る。チップの全電流消費が数百ミリアンペアの範囲内で
あれば、この電流消費はこのチップのノーマル動作中に
は許容される。しかし、パワーダウンモードには、チッ
プの最大電流消費は１００μＡの大きさのオーダーにな
る。この場合、基準回路の電力消費がほぼ全電力消費の
原因になる。
【０００４】スタンバイモード中の電力消費を低減する
１つの方法が米国特許第５１８９３１６号明細書によっ
て提案された。これはアクティブモード及びスタンバイ
モードを有するステップダウン電圧発生器というタイト
ルが付けられている。この開示によれば、集積回路は、
外部電力供給部により供給される供給電圧を段階的に減
少するためのステップダウン回路、スタンバイモード中
にこのステップダウン回路を無効化（非活動化）するた
めの非活動化手段及びスタンバイモード中に外部電力供
給部から主回路に供給電圧を直接供給するための供給電
圧供給手段を含んでいる。
【０００５】
【発明が解決しようとする課題】本発明の課題は、基準
電圧回路のバイアス電流、すなわち電力消費を低減する
ための方法及び装置を提供することである。
【０００６】
【課題を解決するための手段】上記課題の方法は、基準
電圧回路によって供給される基準電圧Ｖｒｅｆを回路の
少なくとも１つのキャパシタに蓄積するステップと、供
給される側の回路のパワーダウンモードを検出するステ
ップと、このパワーダウンモードが検出される場合、供
給される側の回路の内部のＶｒｅｆノードから基準電圧
回路を無効にするステップと、パワーダウンモードの時
間を測定するステップと、パワーダウンモードの第１の
所定の期間の後で基準電圧回路を非活動化するステップ
とを有する、基準電圧回路のバイアス電流、すなわち電
力消費を低減するための方法によって解決される。
【０００７】さらに上記課題の装置は、クロック信号出
力側を有するカウンタを有し、パワーダウンモードを検
出するための制御回路を有し、この制御手段はクロック
信号出力側に結合される少なくとも１つの入力側及び制
御信号を出力するための複数の制御出力側を有し、複数
の制御出力側及び基準電圧回路に接続されたスイッチを
有し、このスイッチは基準電圧回路と電力供給部及びＶ
ｒｅｆノードとをパワーダウンモード検出の際に制御信
号に応答して接続及び再接続する、基準電圧回路のバイ
アス電流を低減するための装置によって解決される。
【０００８】
【発明の実施の形態】本発明の図示された実施形態によ
れば、安定化された基準電圧（Ｖｒｅｆ）がシンクロナ
スＤＲＡＭチップのような集積回路内部のキャパシタに
蓄積され、Ｖｒｅｆを発生する基準電圧回路はチップの
パワーダウン状態が検出される場合にはＶｒｅｆノード
から分離される。パワーダウン状態の検出がカウンタを
スタートさせる。このパワーダウン状態が第１の所定の
期間の間存在する場合、基準電圧回路はさらにＶｒｅｆ
と同じ電圧を供給する外部電力供給部からも分離され
る。パワーダウンモードの第２の所定の期間が過ぎた後
で、外部電力供給部が基準電圧回路に再接続される。次
いでパワーダウンモードの第３の所定の期間が検出され
るか又はこのパワーダウンモードが終了した場合、Ｖｒ
ｅｆノードが基準電圧回路に再接続される。
【０００９】パワーダウンモードが第１の所定の期間に
到達する以前に終了した場合、基準電圧回路はＶｒｅｆ
ノードに再接続される。
【００１０】本発明の図示された実施形態はカウンタに
供給されるクロック信号を発生する発振器を含む。この
カウンタはカウンタ信号（すなわち、タイムマーク）を
回路の動作を制御する制御器に対して出力する。第１の
スイッチング手段は基準電圧回路出力側と回路内部のＶ
ｒｅｆノードとの間に配置され、選択的にＶｒｅｆノー
ドをこの基準電圧回路から分離する。基準電圧電力供給
入力側と外部電力供給部との間に配置される第２のスイ
ッチング手段は、選択的に基準電圧回路に電力を供給す
る電力供給部を分離する。第１及び第２のスイッチング
回路は制御器に接続及び制御されている。
【００１１】基準電圧Ｖｒｅｆは有利にはチップ回路内
部のキャパシタにさしあたって蓄積される。このキャパ
シタは回路内のデカップリングキャパシタのうちの１つ
でもよい。さしあたって蓄積されるＶｒｅｆは、回路の
動作を中断することなしに、第１のスイッチング手段を
介してこの基準電圧回路のサイクリックな接続及び分離
を可能にする。
【００１２】
【実施例】本発明の実施例を図に基づいて詳しく説明す
る。
【００１３】本発明は一般的に電力管理、とりわけ電子
回路における電力管理に関する。議論をわかりやすくす
るために、本発明は半導体メモリ回路に関連して記述さ
れる。しかし、本発明はより広範囲なものであり、基準
電圧回路を使用する電子回路に適用可能である。
【００１４】図１を参照すると、制御回路１０はスイッ
チ２４ａを含み、このスイッチ２４ａは選択的に基準電
圧回路１２をＶｒｅｆノードに接続する。スイッチ２４
ｂは選択的に基準電圧回路１２を外部電力供給部（図示
せず）に接続し、これにより制御器１４は選択的に基準
電圧回路１２を活動化又は非活動化させることができ
る。制御器１４は基準電圧回路１２とその外部電力供給
部との間のスイッチングコネクション及び基準電圧回路
１２とそのＶｒｅｆノードとの間のスイッチングコネク
ションを制御するためのステートマシンである。当業者
には容易にわかることだが、このステートマシン（制御
器１４）は、例えば論理ゲート、フリップフロップ又は
より複雑なプロセッサ制御回路のようなシンプルな論理
回路によってインプリメントできる。
【００１５】スイッチ２４ｂは１つ方法のシンボリック
な表現として図示されており、この方法によって基準電
圧回路１２をその外部電力供給部から分離することによ
り無効化することができる。この開示の範囲から逸脱す
ることなしに、基準電圧回路１２を無効化するための他
の電子的なインテリジェントな方法を使用してもよい。
【００１６】制御器１４はカウンタ１６からカウンタ信
号２８を受信する。このカウンタ１６は発振器１８によ
って発生されるクロック信号２６によって駆動される。
発振器１８はパワーダウンモードの間にオフしないよう
な他のチップ機能に使用される既存の発振器か又はこの
目的のために設計された専用の発振器でもよい。
【００１７】スイッチ２４ａが閉成される時、基準電圧
回路１２は例えばデカップリングキャパシタンス２０及
びチップ中に配置されているトランジスタ２２のゲート
に接続される。このトランジスタ２２のゲートは付加的
な寄生容量を形成する。付加的な容量は完全な寄生容量
か又は組み合わされたデカップリング寄生容量でもよ
い。基準電圧回路１２によって駆動されるオーム抵抗性
負荷は存在しない。
【００１８】チップのパワーアップの際には、キャパシ
タンス２０はＶｒｅｆに充電される。基準電圧回路１２
がＶｒｅｆノードからスイッチによって分離されても、
基準電圧Ｖｒｅｆはこのキャパシタンスに安定的に残留
している。キャパシタンス２０は効果的にＶｒｅｆ電圧
をサンプルし、同一の電圧を蓄積する。Ｖｒｅｆはだた
トランジスタ２２のゲートに接続されているだけである
から、Ｖｒｅｆからの漏れは極端に少なく、さらにスイ
ッチ２４ａ及び２４ｂが開放される時間はミリ秒の範囲
か又はより大きい。
【００１９】パワーダウンモードにおいて、制御器１４
はスイッチ２４ａを開放してＶｒｅｆノードを基準電圧
回路１２から分離する。パワーダウンモードで所定の時
間が経過した後で、制御器１４は基準電圧回路１２をそ
の外部電力供給部から（スイッチ２４ｂを介して）分離
して、この基準電圧回路１２を非活動化する。スイッチ
２４ａを開放することによってＶｒｅｆノードから基準
電圧回路１２への電流フローが阻止され、回路１２をそ
の外部電力供給部から分離することによって基準電圧回
路１２の電力消費がゼロになる。
【００２０】漏れ電流がＶｒｅｆノードで補償されるこ
とを保証するために、基準電圧回路１２は選択的に正規
のインターバルで（例えば２ｍｓ毎に４０μｓの間）オ
ンされる（つまり、外部電力供給部に再接続される）。
基準電圧回路１２の出力電圧が安定した後で、スイッチ
２４ａが閉成されてＶｒｅｆと基準電圧回路１２とが再
接続される。従って、漏れ電流によるＶｒｅｆの降下は
補償される。このサイクルのタイミングは補償されるべ
き漏れの量に依存する。例えば、漏れ電流が小さけれ
ば、補償に必要とされるタイミングは漏れ電流が大きい
場合よりも小さい。スイッチ２４ａの最小オン/オフ比
はプロセス特性の関数であり、Ｖｒｅｆノードでの実際
の漏れ電流値に従って調整される。
【００２１】図２はチップのパワーアップ又はパワーダ
ウンモードの間の制御器１４の動作の状態図（ステート
ダイアグラム）を示している。作動中又はパワーアップ
の間には、基準電圧回路（ＲＶＣ）１２はオンであり
（つまり、基準電圧回路（ＲＶＣ）１２はスイッチ２４
ｂを介して基準電圧回路の外部電力供給部に接続されて
おり）、ＲＶＣ１２の出力が安定化されＲＶＣ１２をＶ
ｒｅｆノードに接続する場合にはスイッチ２４ａが閉成
される。パワーダウンモードが検出された場合（制御状
態４２）、ＲＶＣ１２はオンであり、スイッチ２４ａは
開放されてＶｒｅｆノードをＲＶＣ１２から分離し、カ
ウンタ１６がリセットされる。このカウンタ１６のリセ
ット及びＶｒｅｆノードのＲＶＣ１２からの分離に続い
て、状態４４ではカウンタ１６は動作を開始し一方でＲ
ＶＣ１２はオンのままである。チップがパワーダウンモ
ードのままであるならば、非活動状態の結果として、カ
ウンタ１６は第１の所定のタイミングマークに到達し、
状態４６でスイッチ２４ｂを開放することによってＲＶ
Ｃ１２がスイッチオフされる。第１のカウンタマークに
到達して状態４６に進んだ後で、チップがパワーダウン
モードから脱するか又はカウンタ１６が第２のタイミン
グマークに到達したならば、制御器１４は状態４８に進
み、この状態４８でスイッチ２４ｂが閉成されＲＶＣ１
２が再活動化される。カウンタ１６がその第１のタイミ
ングマークに到達する以前にパワーダウンモードが何ら
かの理由から停止した場合（例えばチップ機能が要求状
態の場合）、制御器１４は状態５０に進み、スイッチ２
４ａが閉成されてＶｒｅｆノードとＲＶＣ１２とが再接
続される。
【００２２】チップがもはやパワーダウンモードにはな
いか又はカウンタ１６が第３のタイミングマークに到達
した場合、制御器１４は状態５０に進み、この状態５０
でスイッチ２４ａが閉成されてＶｒｅｆノードとＲＶＣ
１２とが再接続される。状態５０ではカウンタはまだ動
作中である。チップがパワーダウンモードにある場合に
は、制御器１４は状態４２に進み、スイッチ２４ａを開
放しカウンタ１６をリセットして再びこのプロセスを開
始する。チップがパワーダウンモードにない場合、制御
器１４は状態４０に進み、この状態４０でスイッチ２４
ａが閉成され、カウンタが停止される。
【００２３】状態４６、４８及び５０を実施する所定の
タイミングマークは、個々の回路において補償されるべ
き漏れの量に従って可変的である。本発明のこの図示さ
れた例では、ＲＶＣ１２は２ｍｓ毎に４０μｓの間オン
される。従って、パワーダウンモードが検出されＲＶＣ
１２が既にオン状態である場合、それゆえ第１の所定の
タイミングマークはカウンタのスタート（状態４２）か
らほぼ４０μｓに設定される。図２を参照すると、もし
チップがパワーダウンモードのままであれば、状態４６
でのＲＶＣ１２の非活動化は状態４２でのカウンタのリ
セット後ほぼ４０μｓで発生することになる。第２及び
第３のタイミングマークは第１のタイミングマークほど
重要ではなく、ＲＶＣ１２の出力側とＶｒｅｆノードと
をスイッチ２４ａを介して接続及び分離しＲＶＣ１２を
その外部電力供給部に再接続するのに必要なオン/オフ
タイミング比によって設定される。従って、状態４２及
び状態４４に対する初期値４０μｓは、ＲＶＣ１２もア
クティブ又はオンである状態４８及び５０でのオン/オ
フスイッチング比に必要な付加的な時間を埋め合わせる
ためにおそらくわずかながらもより小さくなるだろう。
【００２４】例えば、パワーダウンモードで状態４２、
４４、４６、４８及び５０を通過する循環プロセス全体
の時間はほんの２ｍｓとなるだろう。この時間の大部分
（１.９６ｍｓ）はＲＶＣ１２がオフである状態４６で
費やされる。状態４２、４４、４８及び５０のための残
りの時間はＲＶＣ１２がオンである状態であり、それゆ
え全体で０.０４ｍｓ又は４０μｓの間だけアクティブ
である。
【００２５】半導体メモリのパワーダウンモード中の電
力節約技術として本発明は開示されているが、この技術
をノーマル動作中に組み込むことも考えられる。ノーマ
ル動作中の半導体チップの電力消費はパワーダウンモー
ドの場合よりもはるかに大きいので、識別される電力節
約は実質的にはより小さいだろう。半導体チップのノー
マル動作は本発明の技術によって中断されないだろう。
【００２６】それゆえ本発明は、本発明を実施するのに
最良なモードとしてここで開示された特別の実施形態に
限定されない。本発明は従属請求項に記載された内容に
は限定されるが、この明細書に記述された特定の実施形
態には限定されない。
【図面の簡単な説明】
【図１】本発明によるバイアス電流低減回路のブロック
回路図である。
【図２】ＤＲＡＭのパワーダウンモードの間の電力管理
を制御するステートマシン（制御器）の状態図である。
【符号の説明】
１０ 制御回路 １２ 基準電圧回路（ＲＶＣ） １４ 制御器 １６ カウンタ １８ 発振器 ２０ デカップリングキャパシタンス ２２ トランジスタゲート ２４ａ スイッチ ２４ｂ スイッチ ２６ クロック信号 ２８ カウンタ信号 ４０、４２、４４、４６、４８、５０ 状態（ステー
ト）
フロントページの続き (56)参考文献 特開 平９−198151（ＪＰ，Ａ) 特開 平４−87367（ＪＰ，Ａ) 特開 平４−47591（ＪＰ，Ａ) 特開 平８−116221（ＪＰ，Ａ) 特開 平７−46826（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/56 310 G11C 11/407 H01L 27/04

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準電圧回路のバイアス電流、すなわち
    電力消費を低減するための方法において、 該方法は以下のステップを有する、すなわち、 前記基準電圧回路によって供給されている基準電圧（Ｖ
    ｒｅｆ）を回路の少なくとも１つのキャパシタに蓄積す
    るステップと、 供給される側の回路のパワーダウンモードを検出するス
    テップと、 該パワーダウンモードが検出される場合、前記供給され
    る側の回路の内部のＶｒｅｆノードから前記基準電圧回
    路を無効にするステップと、 前記パワーダウンモードの時間を測定するステップと、 該パワーダウンモードの第１の所定の期間の後で前記基
    準電圧回路を非活動化するステップとを有する、基準電
    圧回路のバイアス電流、すなわち電力消費を低減するた
    めの方法。
  2. 【請求項２】 パワーダウンモードの第２の所定の期間
    の後で基準電圧回路を再活動化するステップと、 Ｖｒｅｆノードに前記基準電圧回路を再接続するステッ
    プとを有する、請求項１記載の方法。
  3. 【請求項３】 第１の所定の期間の前にパワーダウンモ
    ードが終了した場合、回路内部のＶｒｅｆノードに基準
    電圧回路を再接続するステップと、 前記パワーダウンモードの時間の測定を停止するステッ
    プとを有する、請求項１記載の方法。
  4. 【請求項４】 Ｖｒｅｆノードから基準電圧回路を無効
    にするステップは、該基準電圧回路と前記Ｖｒｅｆノー
    ドとを接続しているスイッチをオフすることによって行
    なう、請求項１記載の方法。
  5. 【請求項５】 基準電圧回路を非活動化するステップ
    は、さらに前記基準電圧回路を該基準電圧回路に電力を
    供給する外部電力供給部から分離するステップを有す
    る、請求項１記載の方法。
  6. 【請求項６】 Ｖｒｅｆノードに基準電圧回路を再接続
    するステップは、パワーダウンモードの第３の所定の期
    間の後で行なう、請求項２記載の方法。
  7. 【請求項７】 Ｖｒｅｆノードに基準電圧回路を再接続
    するステップは、パワーダウンモードが終了した時に行
    なう、請求項２記載の方法。
  8. 【請求項８】 基準電圧回路のバイアス電流を低減する
    ための装置であって、 前記基準電圧回路は基準電圧（Ｖｒｅｆ）を発生し、電
    力供給部から電力を受け取る、基準電圧回路のバイアス
    電流を低減するための装置において、 該装置は以下のものを有する、すなわち、 クロック信号出力側を有するカウンタを有し、 パワーダウンモードを検出するための制御回路を有し、
    該制御手段は前記クロック信号出力側に結合される少な
    くとも１つの入力側及び制御信号を出力するための複数
    の制御出力側を有し、 前記複数の制御出力側及び基準電圧回路に接続されたス
    イッチを有し、該スイッチは前記基準電圧回路と電力供
    給部及びＶｒｅｆノードとを前記パワーダウンモードの
    検出の際に前記制御信号に応答して接続及び再接続す
    る、基準電圧回路のバイアス電流を低減するための装
    置。
  9. 【請求項９】 Ｖｒｅｆノードに接続され基準電圧Ｖｒ
    ｅｆを蓄積するための少なくとも１つのキャパシタを有
    する、請求項８記載の装置。
  10. 【請求項１０】 クロック信号を発生するためにカウン
    タに接続される発振器を有する、請求項８記載の装置。
  11. 【請求項１１】 回路のパワーダウン状態が検出される
    場合には制御回路はスイッチング手段を制御してＶｒｅ
    ｆノードから基準電圧回路を分離する、請求項８記載の
    装置。
  12. 【請求項１２】 回路のパワーダウン状態が所定の期間
    存在する場合には制御回路はスイッチング手段を制御し
    て電力供給部から基準電圧回路を分離する、請求項８記
    載の装置。
  13. 【請求項１３】 スイッチは、第１のスイッチ手段と第
    ２のスイッチ手段とを有し、 前記第１のスイッチ手段は複数の制御出力側のうちの１
    つに結合されかつ回路内部でＶｒｅｆノードを基準電圧
    回路に接続しており、 前記第２のスイッチ手段は前記複数の制御出力側のうち
    の１つに結合されかつ回路内部で電力供給部を前記基準
    電圧回路に接続している、請求項８記載の装置。
  14. 【請求項１４】 基準電圧回路のバイアス電流を低減す
    るための装置であって、 前記基準電圧回路は基準電圧Ｖｒｅｆを発生し、電力供
    給部から電力を受け取る、基準電圧回路のバイアス電流
    を低減するための装置において、 該装置は、以下のものを有する、すなわち、 クロック信号を発生するための発振器を有し、 該発振手段に接続され、クロック信号出力側を有するカ
    ウンタを有し、 制御器を有し、該制御器はパワーダウンモードを検出す
    るためのものであり、さらに前記制御器は前記クロック
    信号出力側に結合された少なくとも１つの入力側及び制
    御信号を出力するための複数の制御出力側を有し、 前記基準電圧回路とＶｒｅｆノードとの間に接続され、
    受信した前記制御信号に応答して前記Ｖｒｅｆノードか
    ら前記基準電圧回路を選択的に分離するための前記複数
    の制御出力側のうちの１つに結合された第１のスイッチ
    を有し、 前記基準電圧回路と前記電力供給部との間に接続され、
    受信した前記制御信号に応答して前記電力供給部から前
    記基準電圧回路を選択的に分離するための前記複数の制
    御出力側のうちの１つに結合されている第２のスイッチ
    を有し、 前記Ｖｒｅｆノードに接続された、前記基準電圧Ｖｒｅ
    ｆを蓄積するための少なくとも１つのキャパシタを有す
    る、基準電圧回路のバイアス電流を低減するための装
    置。
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