JP4957913B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関する。特に、本発明は、内部電圧を生成する電圧生成回路を備える半導体集積回路に関する。

一般的に半導体集積回路では、電源電圧以外の所望の電圧は電圧生成回路によって内部生成される。生成された所定の内部電圧は、例えば、電流源やセンスアンプ、別の電圧生成回路等のアナログ回路で利用される。電圧生成回路の出力電圧の変動を可能な限り小さく抑えるために、その電圧生成回路の出力を安定化容量の一端と接続する構成が一般的である。

このような構成は、特開２００２−１１１４７０号公報、特開２００３−２２６９７号公報、特開２００５−６４８９号公報、特開２００４−２２０７５９号公報、特開２００２−２０８２７５号公報、特開２００４−２５９３１８号公報に記載されている。

特開２００２−１１１４７０号公報に記載された「半導体装置」の発明においては、半導体チップに、動作電源電圧が互いに異なり論理閾値電圧が実質的に共通な複数個の回路ブロックを含む。前記回路ブロックは、低電位レベルと高電位レベルとの電位差を動作電源電圧とし、論理閾値電圧を、その間にはさみ、その動作電源電圧に応じた振幅の信号が出力可能であり、前記論理閾値電圧をその間にはさむ他の振幅の信号が入力可能である。

特開２００３−２２６９７号公報に記載された「半導体集積回路装置」の発明においては、負荷回路は、制御信号の活性化に応答して動作を実行する。内部電源ノードは、前記負荷回路に接続される。外部電源ノードは、外部電源電位を供給する。内部電源発生手段は、前記外部電源電位を内部電源電位に変換して前記内部電源ノードに供給する。過充電防止手段は、前記内部電源ノードへの過充電を防止する。

特開２００５−６４８９号公報に記載された「電圧発生回路」の発明においては、第１導電型の第１のトランジスタは、所定の電圧が印加される基準電圧ノードと第１の内部ノードとの間に接続されかつその制御電極が第２の内部ノードに接続される。第１導電型の第２のトランジスタは、前記基準電圧ノードと前記第２の内部ノードとの間に接続されかつその制御電極が前記第１の内部ノードに接続される。第１の容量素子は、プリチャージ用の第１の制御信号を受ける第１の入力ノードと前記第１の内部ノードとの間に接続される。第２の容量素子は、電荷蓄積用の第２の制御信号を受ける第２の入力ノードと前記第２の内部ノードとの間に接続される。第２導電型の第３のトランジスタは、前記第２の内部ノードと出力ノードとの間に接続されかつその制御電極が第３の内部ノードに接続される。第３の容量素子は、前記第３の内部ノードと電荷転送用の第３の制御信号を受ける第３の入力ノードとの間に接続される。第２導電型の第４のトランジスタは、前記出力ノードと前記第３の内部ノードとの間に接続されかつその制御電極が前記第２の内部ノードに接続される。

特開２００４−２２０７５９号公報に記載された「半導体記憶装置」の発明においては、それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第１の磁気抵抗素子及び第２の磁気抵抗素子と少なくとも１個以上のトランスファゲートとを含む。磁気メモリセルは、これら第１、第２の磁気抵抗素子が両端間に直列に挿入されると共に上記少なくとも１個以上のトランスファゲートが上記第１、第２の磁気抵抗素子に直列に接続される。第１及び第２のビット線は、前記磁気メモリセルの両端にそれぞれ接続される。書込み用の第１のワード線は、前記磁気メモリセル内に配置される。データ読み出し用の第３のビット線は、前記磁気メモリセルに接続される。読み出し用の第２のワード線は、前記少なくとも１個以上のトランスファゲートのゲート電極に接続される。

特開２００２−２０８２７５号公報に記載された「半導体集積回路」の発明においては、機能回路と、前記機能回路に少なくとも１種類の電源電圧を供給する電源回路とを内部に備える。前記電源電圧のうち少なくとも１種類の電源電圧の出力部に抵抗素子を集中配置した。

特開２００４−２５９３１８号公報に記載された「同期型半導体記憶装置」の発明においては、擬似的にスタティック型メモリとして動作する。複数のダイナミック型メモリセルは、行列状に配置される。信号入力回路は、外部からの動作制御信号をクロック信号に同期して取込み内部動作指示信号を生成する。行選択回路は、活性化時、外部行アドレス信号に従って前記メモリセルの行を選択する。列系回路は、活性化時、外部列アドレス信号に従って前記メモリセルの列を選択し、該選択列へデータアクセスを行なう。制御回路は、前記信号入力回路からの第１の内部動作指示信号に従って、前記行選択回路および前記列系回路を所定のシーケンスで順次活性および非活性化する。かつ、前記制御回路は、前記信号入力回路からの第２の内部動作指示信号に従って、前記行選択回路の非活性化を禁止して前記行選択回路を活性状態に維持する。かつ、前記制御回路は、さらに前記信号入力回路からの第３の内部動作指示信号に従って前記活性状態に維持された行選択回路を非活性化する。

例えば、図１Ａ及び図１Ｂにおいて、電圧生成回路１０１は機能回路１０２に内部電圧を供給する。制御信号発生回路１０５は、機能回路１０２を制御する信号を出力する。電圧生成回路１０１と機能回路１０２との間のノードＮ１には、安定化容量１０３の一端が接続されている。また、安定化容量１０３の他端は電源電圧Ｖｄｄの端子（図１Ａ）、あるいは、グランドＧＮＤの端子（図１Ｂ）に接続される。

このように生成される所定の電圧は、半導体記憶装置の場合、例えば書き込み時や読み出し時に基準電圧として用いられる。例えば、不揮発性、高速動作、大容量、低消費電力の観点から近年着目されている磁気ランダムアクセスメモリ（ＭＲＡＭ）の場合（特許文献４参照）、電圧生成回路によって生成される所定の電圧は、書き込み電流や読み出し電流を発生させるために用いられる。特に、ＭＲＡＭの書き込み電流には高い精度が要求されるため、電圧変動を可能な限り低減する必要がある。

以下、従来の半導体集積回路装置（ＭＲＡＭ）における電圧安定化技術について更に説明する。ここでは、書き込み電流の発生に関する説明を行い、読み出し電流に関する説明は割愛する。

図２は、従来のＭＲＡＭの構成を示すブロック図である。このＭＲＡＭは、メモリセルアレイ１１０、Ｘ側定電流源回路１２０、Ｘ側セレクタ１２１、Ｘ側電流終端回路１２２、Ｙ側定電流源回路１３０、Ｙ側セレクタ１３１、Ｙ側電流終端回路１３２、及びセンスアンプ１３３を備えている。更に、ＭＲＡＭは、図１Ａに示された電圧生成回路１０１、安定化容量１０３、制御信号発生回路１０５を備えている。この場合、Ｘ側定電流源回路１２０あるいはＹ側定電流源回路１３０が機能回路１０２に相当し、電圧生成回路１０１によって生成される電圧に基づいて動作する。安定化容量１０３は、電圧生成回路１０１と電流源回路１２０，１３０との間に並列に挿入されている。制御信号発生回路１０５は、デコーダ活性化信号ＸＤＥＮＷをＸ側セレクタ１２１やＹ側セレクタ１３１に供給する。また、制御信号発生回路１０５は、書き込み信号ＷＣＳＥＮを電流源回路１２０，１３０に供給する。各信号の電圧レベルに関して、電源電圧ＶｄｄがＨｉｇｈレベル（Ｈ）に対応し、グランドＧｎｄがＬｏｗレベル（Ｌ）に対応する。

図３は、図２に示された構成の一部を詳細に示す回路図である。ここでは、簡単のため、主にＸ側の書き込み回路が取り出され説明される。

電圧生成回路１０１は、出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）を生成する。その電圧生成回路１０１の出力は、配線による寄生抵抗ｒ１，ｒ２を介して、Ｘ側定電流源回路１２０（以下、書き込み電流源と参照される）の入力に接続されている。書き込み電流源１２０に入力される電圧はＶｐ２であるとする。また、電圧生成回路１０１と書き込み電流源１２０との間のノードＮ１には、安定化容量１０３が接続されている。その容量値Ｃｐは数１０ｐＦ〜数１０ｎＦと、用途によってまちまちである。この安定化容量１０３によって、電圧Ｖｐ２の安定性が向上する。

書き込み電流源１２０は、Ｐｃｈトランジスタ（電流源）ＭＰとスイッチＭＰＳを有している。ＰｃｈトランジスタＭＰのゲートには上記電圧Ｖｐ２が印加される。つまり、書き込み電流源１２０への入力電圧Ｖｐ２は、ＰｃｈトランジスタＭＰのゲート電圧である。ＰｃｈトランジスタＭＰが飽和領域で動作するように電圧Ｖｐ２が設定されている場合、電流源ＭＰは、書き込み電流Ｉｗ＝１／２μｐＷ／Ｌ（Ｖｐ２−Ｖｔｐ）^２をノードＮＢに流す。ここで、μｐは易動度、Ｗはゲート幅、Ｌはゲート長、Ｖｔｐは閾値電圧である。スイッチＭＰＳは、上記ノードＮＢと書き込み電流源１２０の出力ノードＮＡと間に設けられている。

書き込み電流源１２０の出力ノードＮＡは、Ｘ側セレクタ１２１を介してメモリセルアレイ１１０に接続されている。Ｘ側セレクタ１２１は、デコーダ活性化信号ＸＤＥＮＷとアドレス信号ＸＡｎとの論理積に基づいて、一本の選択配線を活性化させる。また、書き込み信号ＷＣＳＥＮがＨｉｇｈになると、スイッチＭＰＳはターンオンする。これにより、書き込み電流源１２０からの上記書き込み電流Ｉｗが、メモリセル１１１あるいはその近傍に供給される。書き込み信号ＷＣＳＥＮは、書き込み電流源１２０を活性化させる信号であると言える。

図３に示された回路構成において、書き込み電流源１２０への入力電圧Ｖｐ２が変動した場合、書き込み電流源１２０からの書き込み電流Ｉｗも大きく変動する。図４は、数ｍＶの電圧変動があった場合に引き起こされる電流変動を示している。この電流変動は、ＳＰＩＣＥシミュレーションによって見積もられている。図４から、１０ｍＶの電圧変動が、１０％程度の電流変動を引き起こしていることがわかる。このような電圧変動を抑えるために、安定化容量１０３としては、一般的に大きなサイズ（容量値Ｃｐ＝数ｎＦ）のものが用いられる。

本願発明者は、次の点に着目した。前述の通り、安定化容量１０３のサイズを大きくすることによって、電圧変動をある程度安定化することが可能である。しかしながら、回路動作上、電圧変動を完全にゼロにすることは不可能である。よって、数μＶ程度の非常に微小な電圧変動であっても、その電圧変動が累積されると、回路動作が不安定となる可能性がある。特にＭＲＡＭにおいては、電圧変動が書込み電流Ｉｗの変動に直結するため、累積された電圧変動が誤書き込みの原因となり、メモリの信頼性を低下させてしまう。

電圧変動の累積について、既出の図３及び図５に示されたタイミングチャートを参照して説明する。図５には、デコーダ活性化信号ＸＤＥＮＷ、書き込み信号ＷＣＳＥＮ、出力ノードＮＡの電圧ＶＡ、ノードＮＢの電圧ＶＢ、ＰｃｈトランジスタＭＰ（電流源）のゲート電圧Ｖｐ２、及び、寄生抵抗ｒ１を流れる電流Ｉｐが示されている。各信号、各電圧に関して、電源電圧ＶｄｄがＨｉｇｈレベル（Ｈ）に対応し、グランドＧｎｄがＬｏｗレベル（Ｌ）に対応しているとする。

スタンバイ時、すなわち書き込み信号ＷＣＳＥＮがＬｏｗの場合、ＰｃｈトランジスタＭＰのゲート電圧Ｖｐ２は、電圧生成回路１０１の出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）と等しい。またこの時、電圧ＶＡはＬｏｗ、電圧ＶＢはＨｉｇｈである。

時刻ｔ１において、書き込み信号ＷＣＳＥＮがＨｉｇｈになり、書き込み電流源１２０が活性化される。すると、ノードＮＢの電圧ＶＢが一気にＬｏｗレベルの方へ下がり、また、電流源ＭＰの寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も下がる。ゲート電圧Ｖｐ２が電圧レベルＶｐ１より小さくなるため、安定化容量１０３に電流Ｉｐが流入する。この流入電荷のため、ゲート電圧Ｖｐ２は徐々に上昇する。充分に時間が経てば、ゲート電圧Ｖｐ２は電圧レベルＶｐ１に漸近する。

時刻ｔ２において、書き込み信号ＷＣＳＥＮがＬｏｗになり、書き込み電流源１２０が非活性化される。すると、ノードＮＢの電圧が一気にＶｄｄまで戻り、また、寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も上昇する。この時は逆にゲート電圧Ｖｐ２が電圧レベルＶｐ１より大きくなるため、今度は安定化容量１０３から電圧生成回路１０１に向けて電流Ｉｐが流出する。充分に時間が経てば、ゲート電圧Ｖｐ２は電圧レベルＶｐ１に漸近する。

しかしながら、図５に示されるように、ゲート電圧Ｖｐ２が完全に電圧レベルＶｐ１に戻る前の時刻ｔ３に次の書き込み動作が始まると、問題が発生する。すなわち、時刻ｔ３においてはゲート電圧Ｖｐ２と電圧レベルＶｐ１との間に差があり、ゲート電圧Ｖｐ２が設計値からずれた状態で書き込み動作が行われてしまう。時刻ｔ４に書き込み動作が終了した後、また直ぐに次の書き込み動作が始まる可能性もある。このようなことが繰り返されると、ゲート電圧Ｖｐ２と電圧レベルＶｐ１との差は累積されていく。すなわち、ゲート電圧Ｖｐ２に関して大きな電圧変動が発生してしまう。ＭＲＡＭの場合、ゲート電圧Ｖｐ２の変動は書込み電流Ｉｗの変動に直結するため、安定な書き込み動作を保証することができなくなる。

図６は、上記現象を説明するためのＳＰＩＣＥシミュレーションの結果を示している。図６において、縦軸（Ｉｐ）は、寄生抵抗ｒ１を電圧生成回路１０１から安定化容量１０３に向かって流れる寄生電流を示している。書き込み電流源１２０が活性化される書き込み期間中、＋９ｕＡ程度の寄生電流Ｉｐが流れている。一方、書き込み電流源１２０が非活性化されている時、安定化容量１０３から電圧生成回路１０１に向かって、２ｕＡ程度の寄生電流Ｉｐが流れている。それぞれの電流Ｉｐを時間的に積分した値Ｑ（＋）、Ｑ（−）の和が、安定化容量１０３に蓄積される電荷量である。そして、ΔＶｃ＝［Ｑ（＋）−Ｑ（−）］／Ｃｐが、電圧Ｖｐ２の電位変動に相当する。

図７は、図６と同様にＳＰＩＣＥシミュレーションの結果を示しており、１００ＭＨｚの速度で１０００回の書き込み動作を行った場合の電圧Ｖｐ２の変動を示している。電圧レベルＶｐ１は６７５ｍＶであるとする。上述の寄生容量Ｃｃによるカップリングにより、書き込み動作毎に電圧Ｖｐ２は７ｍＶ程度変動するが、この変動は毎回同一であるため問題とならない。一方、長期的に見れば、上述の累積効果によって、電圧Ｖｐ２のレベルが２ｍＶ程度変動していることが分かる。つまり、書き込み開始直後と終了時との間では、２ｍＶ程度の電圧変動が生じている（ΔＶｃ＝〜２ｍＶ）。図４に示された通り、数ｍＶ程度の電圧変動であっても、数％の書き込み電流変動を引き起こす恐れがある。このことは、書き込み時の誤動作を招き、ＭＲＡＭの信頼性の低下につながる。

以上に説明された通り、従来の半導体集積回路においては、寄生容量のカップリング等の影響により、電圧生成回路１０１からの内部電圧が長期的に大きく変動してしまうという難点があった。このことは、その内部電圧に基づいて動作する機能回路１０２の誤動作を招く。また、その内部電圧が安定するまで（上記例においてはＶｐ２＝Ｖｐ１となるまで）、機能回路１０２の動作を待たせる場合、半導体集積回路全体としての動作速度が低下してしまう。このことは、例えばＭＲＡＭの高速化を妨げる要因となる。

本発明の目的は、電圧生成回路からの内部電圧の長期的な変動を防止することができる半導体集積回路を提供することにある。

本発明の他の目的は、半導体集積回路の信頼性及び動作速度を向上させることができる技術を提供することにある。

本発明の更に他の目的は、優れた信頼性を有し、且つ、高速動作が可能なＭＲＡＭを提供することにある。

本発明に係る半導体集積回路は、基準電圧を発生させる電圧生成回路と、その基準電圧を用いて動作する機能回路と、電圧生成回路と機能回路との間の第１ノードに接続された第１容量と、電圧生成回路と第１ノードとの間に設けられたスイッチとを備える。スイッチは、機能回路が活性化される第１時刻と同時に、又は、第１時刻から所定の時間先行してターンオフされる。また、スイッチは、機能回路が非活性化される第２時刻と同時に、又は、第２時刻から所定の時間遅れてターンオンされる。すなわち、スイッチは、少なくとも機能回路が活性化されている期間中ターンオフされる。

これにより、機能回路が活性化されている期間に、電圧生成回路と第１容量との間に電流が流れることが防止される。その結果、上述の電圧変動の累積現象が防止される。従って、電圧生成回路から機能回路に供給される基準電圧の長期的な変動が防止され、半導体集積回路の信頼性が向上する。また、基準電圧が安定するまで機能回路の動作を待たせる必要がない。従って、半導体集積回路の動作速度が向上する。このように、本発明によれば、優れた信頼性、歩留まり、及び動作速度を有する半導体集積回路が提供される。

本発明に係る半導体集積回路は、電圧生成回路とスイッチとの間の第２ノードに接続された第２容量を更に備えてもよい。

本発明に係る電圧生成回路は、複数種類の電圧を基準電圧として発生させてもよい。この場合、機能回路は、複数の経路のそれぞれを介して複数種類の電圧を受け取り、複数種類の電圧を用いて動作する。第１容量は、複数の経路の各々における第１ノードに接続されている。

機能回路は、基準電圧に基づいて所定の電流を発生させる電流源であってもよい。この場合、半導体集積回路は、メモリセルアレイと、そのメモリセルアレイと電流源との間に設けられたデコーダとを更に備えてもよい。デコーダは、デコーダ活性化信号に応答して活性化され、メモリセルアレイに所定の電流を供給する。スイッチは、そのデコーダ活性化信号と同期して動作する。より具体的には、半導体集積回路は、スイッチ及びデコーダにデコーダ活性化信号を出力する制御信号発生回路を更に備える。スイッチは、デコーダ活性化信号に応答してターンオン又はターンオフされる。制御信号発生回路は、スイッチをターンオフさせるデコーダ活性化信号の出力以後に、電流源を活性化する活性化信号を機能回路に出力する。また、制御信号発生回路は、スイッチをターンオンさせるデコーダ活性化信号の出力以前に、電流源を非活性化する非活性化信号を機能回路に出力する。

本発明に係る半導体集積回路は、メモリセルアレイと、そのメモリセルアレイと電流源との間に設けられたデコーダとを更に備えてもよい。デコーダは、デコーダ活性化信号に応答して活性化され、メモリセルアレイに所定の電流を供給する。スイッチは、デコーダ活性化信号以外の制御信号と同期して動作してもよい。

メモリセルアレイに含まれる記憶素子は、磁気トンネル接合素子であってもよい。つまり、本発明に係る半導体集積回路は、ＭＲＡＭであってもよい。ＭＲＡＭの場合、基準電圧は書き込み電流の生成に用いられる。従って、本発明がＭＲＡＭに適用されると、安定した書き込み電流を長期にわたってメモリセルアレイに供給することが可能となる。このことは、書き込み電流に高い精度が要求されるＭＲＡＭにとって好適である。

本発明に係る半導体集積回路によれば、電圧生成回路からの内部電圧の長期的な変動を防止することが可能となる。これにより、半導体集積回路の信頼性及び動作速度が向上する。特に、優れた信頼性を有し、且つ、高速動作が可能なＭＲＡＭを提供することが可能となる。

図１Ａは、従来の電圧安定化回路の構成を示すブロック図である。 図１Ｂは、従来の電圧安定化回路の構成を示すブロック図である。 図２は、従来の半導体集積回路の構成を示すブロック図である。 図３は、図２に示された構成の一部を示す回路図である。 図４は、電圧変動と電流変動との関係を示すグラフ図である。 図５は、従来の半導体集積回路の動作を示すタイミングチャートである。 図６は、電圧変動の原因を説明するためのグラフ図である。 図７は、長期的な電圧変動を示すグラフ図である。 図８は、本発明に係る半導体集積回路の構成を示すブロック図である。 図９は、本発明の第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図１０Ａは、電圧生成回路の構成の一例を示す回路図である。 図１０Ｂは、電圧生成回路の構成の他の例を示す回路図である。 図１０Ｃは、電圧生成回路の構成の更に他の例を示す回路図である。 図１０Ｄは、電圧生成回路の構成の更に他の例を示す回路図である。 図１１は、図９に示された構成の一部を示す回路図である。 図１２は、第１の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 図１３は、長期的な電圧変動を示すグラフ図である。 図１４は、本発明の第２の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図１５は、図１４に示された構成の一部を示す回路図である。 図１６は、第２の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 図１７は、本発明の第３の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図１８は、図１７に示された構成の一部を示す回路図である。 図１９は、第３の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 図２０は、連続書込み動作を示すタイミングチャートである。 図２１は、本発明の第４の実施の形態に係る半導体集積回路の構成を示すブロック図である。 図２２は、図２１に示された構成の一部を示す回路図である。 図２３は、第４の実施の形態に係る信号変換回路の動作を示すタイミングチャートである。 図２４は、第４の実施の形態に係る連続書込み動作を示すタイミングチャートである。

添付図面を参照して、本発明に係る半導体集積回路を説明する。

図８は、本発明に係る半導体集積回路の構成を概略的に示している。この半導体集積回路は、電圧生成回路１、機能回路２、安定化容量３、安定化スイッチ４、及び制御信号発生回路５を備えている。機能回路２は、電圧生成回路１が生成する電圧Ｖｐ１に基づいて動作する。その意味で、電圧生成回路１が発生させる電圧Ｖｐ１は、「内部電圧」あるいは「基準電圧」と参照される。安定化容量３の一端は、電圧生成回路１と機能回路２との間の第１ノードＮ１に接続されている。安定化容量３の他端は、電源電圧Ｖｄｄの端子、あるいは、グランドＧＮＤの端子に接続される。安定化スイッチ４は、電圧発生回路１と第１ノードＮ１との間に設けられている。

制御信号発生回路５は、機能回路２を活性化／非活性化するための制御信号を、機能回路２に出力する。また、制御信号発生回路５は、安定化スイッチ４をターンオン／ターンオフするためのスイッチ制御信号を、安定化スイッチ４に出力する。機能回路２は、第１時刻に活性化され、第２時刻に非活性化されるとする。このとき、本発明によれば、安定化スイッチ４は、第１時刻と同時に、又は、第１時刻から所定の時間先行してターンオフされる。また、安定化スイッチ４は、第２時刻と同時に、又は、第２時刻から所定の時間遅れてターンオンされる。すなわち、安定化スイッチ４は、少なくとも機能回路２が活性化されている期間中ターンオフされる。

これにより、機能回路２が活性化されている期間に、電圧生成回路１と安定化容量３との間に電流が流れることが防止される。その結果、上述の電圧変動の累積現象が防止される。従って、電圧生成回路１から機能回路２に供給される基準電圧の長期的な変動が防止され、半導体集積回路の信頼性が向上する。

以下、半導体集積回路としてＭＲＡＭを例に挙げて、本発明の実施の形態を更に詳しく説明する。ＭＲＡＭの場合、メモリセル（記憶素子）として磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子が用いられる。

１．第１の実施の形態
図９は、第１の実施の形態に係るＭＲＡＭの構成を示すブロック図である。このＭＲＡＭは、メモリセルアレイ１０、Ｘ側定電流源回路２０、Ｘ側セレクタ２１、Ｘ側電流終端回路２２、Ｙ側定電流源回路３０、Ｙ側セレクタ３１、Ｙ側電流終端回路３２、及びセンスアンプ３３を備えている。更に、ＭＲＡＭは、図８に示された電圧生成回路１、安定化容量３、安定化スイッチ（ＳＳＷ）４、及び制御信号発生回路５を備えている。この場合、Ｘ側定電流源回路２０あるいはＹ側定電流源回路３０が機能回路２に相当し、電圧生成回路１によって生成される電圧に基づいて動作する。安定化容量３は、電圧生成回路１と電流源回路２０，３０との間に並列に挿入されている。安定化スイッチ４は、電圧生成回路１と安定化容量３との間に設けられている。

制御信号発生回路５は、デコーダ活性化信号ＸＤＥＮＷを、Ｘ側セレクタ（Ｘ側デコーダ）２１、Ｙ側セレクタ（Ｙ側デコーダ）３１、及び安定化スイッチ４に供給する。また、制御信号発生回路５は、書き込み信号ＷＣＳＥＮを電流源回路２０，３０に供給する。各信号の電圧レベルに関して、電源電圧ＶｄｄがＨｉｇｈレベル（Ｈ）に対応し、グランドＧｎｄがＬｏｗレベル（Ｌ）に対応する。

電圧生成回路１は、出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）を生成する。その電圧生成回路１の具体的な構成例が図１０Ａ〜図１０Ｄに示されている。電圧生成回路１は、基準電圧生成回路５１と電圧変換回路５２を備えている。図１０Ａにおいて、基準電圧生成回路５１は、ダイオードＤ０〜Ｄ２や抵抗Ｒ１、Ｒ２を含んでいる。また、電圧変換回路５２は、抵抗Ｒ３、Ｒ４を含んでいる。電圧Ｖ_０は、別の電圧生成回路で生成された、温度依存性のない一定電圧である。この時、電圧生成回路１の出力電圧Ｖｐ１は、Ｖｐ１＝（１＋Ｒ４／Ｒ３）Ｖ_０−（Ｒ４／Ｒ３）（Ｖ_Ｆ＋ｋ_ＢＴ／ｑ・（Ｒ２／Ｒ１）ｌｎ（Ｎ））で与えられる。ここで、Ｖ_ＦはダイオードＤ２の接合電位、ＮはダイオードＤ０とＤ１の接合面積比、ｋ_ＢはＢｏｌｔｚｍａｎｎ定数、ｑは電荷素量である。パラメータＲ１〜Ｒ４、Ｎ、およびＶ_０の設定により、出力電位Ｖｐ１が定まる。

他の構成例として、図１０Ｂにおいては、ダイオードがＰＮＰバイポーラトランジスタで置き換えられている。図１０Ｃにおいては、アンプ型の基準電圧生成回路５１が用いられている。図１０Ｄにおいては、抵抗分割型の電圧変換回路５２が用いられている。図１０Ｄの場合、出力電圧Ｖｐ１は、Ｖｐ１＝１／（１＋Ｒ４／Ｒ３）（Ｖ_Ｆ＋ｋ_ＢＴ／ｑ・（Ｒ２／Ｒ１）ｌｎ（Ｎ））で与えられる。

図１１は、図９に示された構成の一部を詳細に示す回路図である。ここでは、簡単のため、主にＸ側の書き込み回路が取り出され説明される。

電圧生成回路１の出力は、配線による寄生抵抗ｒ１，ｒ２及び安定化スイッチ４を介して、Ｘ側定電流源回路２０（以下、書き込み電流源と参照される）の入力に接続されている。電圧生成回路１によって生成された出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）は、書き込み電流源２０に供給される。書き込み電流源２０に入力される入力電圧はＶｐ２であるとする。また、電圧生成回路１と書き込み電流源２０との間のノードＮ１には、安定化容量３が接続されている。その容量値Ｃｐは数１０ｐＦ〜数１０ｎＦと、用途によってまちまちである。この安定化容量３によって、電圧Ｖｐ２の安定性が向上し、電圧Ｖｐ２が一定に保たれる。

書き込み電流源２０は、Ｐｃｈトランジスタ（電流源）ＭＰとスイッチＭＰＳを有している。ＰｃｈトランジスタＭＰのゲートには上記電圧Ｖｐ２が印加される。つまり、書き込み電流源２０への入力電圧Ｖｐ２は、ＰｃｈトランジスタＭＰのゲート電圧である。ＰｃｈトランジスタＭＰが飽和領域で動作するように電圧Ｖｐ２が設定されている場合、電流源ＭＰは、書き込み電流Ｉｗ＝１／２μｐＷ／Ｌ（Ｖｐ２−Ｖｔｐ）^２をノードＮＢに流す。ここで、μｐは易動度、Ｗはゲート幅、Ｌはゲート長、Ｖｔｐは閾値電圧である。スイッチＭＰＳは、上記ノードＮＢと書き込み電流源２０の出力ノードＮＡと間に設けられている。尚、ＰｃｈトランジスタＭＰには、寄生容量Ｃｃが付随している。

書き込み電流源２０の出力ノードＮＡは、Ｘ側セレクタ（Ｘ側デコーダ）２１を介してメモリセルアレイ１０に接続されている。Ｘ側セレクタ２１は、デコーダ活性化信号ＸＤＥＮＷとアドレス信号ＸＡｎとの論理積に基づいて、一本の選択配線を活性化させる。また、書き込み信号ＷＣＳＥＮがＨｉｇｈになると、スイッチＭＰＳはターンオンする。これにより、書き込み電流源２０からの上記書き込み電流Ｉｗが、メモリセル（情報記憶素子）１１あるいはその近傍に供給される。書き込み信号ＷＣＳＥＮは、書き込み電流源２０を活性化させる信号であると言える。すなわち、書き込み電流源２０は、書き込み信号ＷＣＳＥＮに応答して、電圧生成回路１からの電圧Ｖｐ２に基づいて、所定の書き込み電流Ｉｗを発生させる。Ｘ側セレクタ（Ｘ側デコーダ）２１は、デコーダ活性化信号ＸＤＥＮＷに応答して活性化され、上記所定の書き込み電流Ｉｗをメモリセルアレイ１０に供給する。

本実施の形態によれば、電圧生成回路１と第１ノードＮ１との間に安定化スイッチ（ＳＳＷ）４が挿入されている。安定化スイッチ４は、Ｐｃｈトランジスタ４１とＮｃｈトランジスタ４２からなるトランスファゲートと、インバータ４３とを含んでいる。この安定化スイッチ４には、制御信号発生回路５から上記デコーダ活性化信号ＸＤＥＮＷが供給される。そのデコーダ活性化信号ＸＤＥＮＷは、Ｐｃｈトランジスタ４１のゲートに供給され、また、インバータ４３を介してＮｃｈトランジスタ４２のゲートに供給される。従って、Ｘ側デコーダ２１が活性化される時（ＸＤＥＮＷ＝Ｈｉｇｈ）、安定化スイッチ４はターンオフされる。一方、Ｘ側デコーダ２１が非活性化される時（ＸＤＥＮＷ＝Ｌｏｗ）、安定化スイッチ４はターンオンされる。このように、安定化スイッチ４は、デコーダ活性化信号ＸＤＥＮＷと同期して動作し、デコーダ活性化信号ＸＤＥＮＷに応答してターンオン又はターンオフされる。

デコーダ非活性時（ＸＤＥＮＷ＝Ｌｏｗ）、安定化スイッチ４がターンオンされるため、電圧生成回路１の出力電圧Ｖｐ１と書き込み電流源２０への入力電圧Ｖｐ２は等しくなる。一方、デコーダ活性時（ＸＤＥＮＷ＝Ｈｉｇｈ）、安定化スイッチ４がターンオフされる。その結果、電圧生成回路１と安定化容量３との間に、電流が流入・流出する経路が無くなる。従って、上述の電圧変動の累積現象が防止される。

図１２は、このような構成を有する半導体集積回路の動作を示すタイミングチャートである。図１２には、デコーダ活性化信号ＸＤＥＮＷ、書き込み信号ＷＣＳＥＮ、出力ノードＮＡの電圧ＶＡ、ノードＮＢの電圧ＶＢ、ＰｃｈトランジスタＭＰ（電流源）のゲート電圧Ｖｐ２、及び、寄生抵抗ｒ１を流れる電流Ｉｐが示されている。各信号、各電圧に関して、電源電圧ＶｄｄがＨｉｇｈレベル（Ｈ）に対応し、グランドＧｎｄがＬｏｗレベル（Ｌ）に対応しているとする。既出の図１１及び図１２を参照しながら、本実施の形態に係る動作を説明する。

スタンバイ時、すなわち書き込み信号ＷＣＳＥＮがＬｏｗの場合、安定化スイッチ４はターンオンしている。従って、ＰｃｈトランジスタＭＰのゲート電圧Ｖｐ２は、電圧生成回路１の出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）と等しい。またこの時、出力ノードＮＡの電圧ＶＡはＬｏｗ、ノードＮＢの電圧ＶＢはＨｉｇｈである。

時刻ｔ０において、Ｘ側デコーダ２１が活性化される（ＸＤＥＮＷ＝Ｈｉｇｈ）。この時、安定化スイッチ４がターンオフされ、第１ノードＮ１が電圧生成回路１から電気的に切り離される。そのため、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路はオープンとなり、内部の電荷量は保存される。尚、図１２に示されるように、寄生抵抗ｒ１にはわずかに電流Ｉｐが流れるが、これは安定化スイッチ４の寄生容量によるノイズである。その電流Ｉｐは、電圧Ｖｐ２と関係のない電流であり、書き込み電流源２０に対して影響を及ぼさない。

時刻ｔ１において、書き込み信号ＷＣＳＥＮがＨｉｇｈになる。その結果、書き込み電流源２０が活性化され、スイッチＭＰＳがターンオンする。これにより、ノードＮＢの電圧ＶＢが一気にＬｏｗレベルの方へ下がる。また、電流源ＭＰの寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も下がる。従って、この時点でゲート電圧Ｖｐ２が電圧レベルＶｐ１より小さくなる。しかしながら、安定化スイッチ４がターンオフされているため、電圧生成回路１から安定化容量３に向かう電流経路はない。よって、安定化容量３に電流が流入することはない。このように、時刻ｔ１から所定の時間先行して、安定化スイッチ４がターンオフされることが重要である。少なくとも、時刻ｔ１と同時に、安定化スイッチ４はターンオフされる。

時刻ｔ２において、書き込み信号ＷＣＳＥＮがＬｏｗになる。その結果、書き込み電流源２０が非活性化され、スイッチＭＰＳがターンオフする。これにより、ノードＮＢの電圧が一気にＶｄｄまで戻り、また、寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も上昇する。しかしながら、安定化スイッチ４はターンオフされているため、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路に対する電流の出入りはない。よって、ゲート電圧Ｖｐ２は、書き込み信号ＷＣＳＥＮが活性化される前のレベル、つまり電圧レベルＶｐ１に落ち着く。

続いて、時刻ｔ３において、Ｘ側デコーダ２１が非活性化される（ＸＤＥＮＷ＝Ｌｏｗ）。この時、安定化スイッチ４がターンオンされ、第１ノードＮ１と電圧生成回路１が電気的に接続される。その結果、ゲート電圧Ｖｐ２は、電圧生成回路１の出力電圧Ｖｐ１のレベルに保持される。このように、１回の書き込み動作終了時に、ゲート電圧Ｖｐ２と電圧レベルＶｐ１との間に差が発生しない。従って、累積的な電圧変動が防止される。時刻ｔ３から所定の時間遅れて、安定化スイッチ４がターンオンされることが重要である。少なくとも、時刻ｔ３と同時に、安定化スイッチ４はターンオンされる。

その後、期間ｔ４〜ｔ７においては、期間ｔ１〜ｔ３における書き込み動作と同様の書き込み動作が実行される。前回の書き込み動作終了時に、ゲート電圧Ｖｐ２と電圧レベルＶｐ１との間に差は発生しておらず、また、今回の書き込み動作においても差が発生することはない。このように、電圧Ｖｐ２が累積的に変動することが防止される。

既出の図９及び図１２を参照して、制御信号発生回路５は、Ｈｉｇｈレベルのデコーダ活性化信号ＸＤＥＮＷの出力以降に、Ｈｉｇｈレベルの書き込み信号ＷＣＳＥＮを書き込み電流源２０に出力する。また、制御信号発生回路５は、Ｌｏｗレベルのデコーダ活性化信号ＸＤＥＮＷの出力以前に、Ｌｏｗレベルの書き込み信号ＸＤＥＮＷを書き込み電流源２０に出力する。これにより、安定化スイッチ４は、少なくとも書き込み電流源２０が活性化されている期間はターンオフされる。

図１３は、上記回路に関するＳＰＩＣＥシミュレーションの結果を示しており、既出の図７と対応している。つまり、図１３には、１００ＭＨｚの速度で１０００回の書き込み動作を行った場合の電圧Ｖｐ２の変動が示されている。電圧レベルＶｐ１は６７５ｍＶであるとする。上述の寄生容量Ｃｃによるカップリングにより、書き込み動作毎に電圧Ｖｐ２は７ｍＶ程度変動するが、この変動は毎回同一であるため問題とならない。そして、図１３から、長期的な電圧Ｖｐ２の変動量ΔＶｃは、０．２ｍＶ程度であることがわかる。この程度の電圧変動は、電流源の動作上ほとんど無視できる。図７と図１３との比較から明らかなように、本発明によれば、長期にわたって安定した書き込み電流Ｉｗを供給することが可能となる。

以上に説明されたように、本実施の形態に係る半導体集積回路によれば、電圧生成回路１からの内部電圧は瞬時に安定化し、電圧変動は累積しない。長期的な電圧変動は防止され、電圧生成回路１からの内部電圧が長期にわたって安定化することが保証される。従って、半導体集積回路の信頼性が向上する。特にＭＲＡＭの場合、内部電圧は書き込み電流Ｉｗの生成に用いられるため、安定した書き込み電流Ｉｗを長期にわたってメモリセルアレイに供給することが可能となる。このことは、書き込み電流Ｉｗに高い精度が要求されるＭＲＡＭにとって好適である。

また、電圧生成回路１からの内部電圧が瞬時に安定化するため、内部電圧が安定するまで（上記例においてはＶｐ２＝Ｖｐ１となるまで）機能回路２の動作を待たせる必要がない。機能回路２のある動作が終了した後、機能回路２はすぐに次の動作を行うことが可能である。すなわち、半導体集積回路の動作速度が向上する。このように、本実施の形態によれば、優れた信頼性、歩留まり、及び動作速度を有する半導体集積回路及びＭＲＡＭが提供される。

２．第２の実施の形態
次に、第２の実施の形態に係る半導体集積回路を説明する。本実施の形態によれば、第１の実施の形態において存在したカップリングノイズ電流Ｉｐ（図１２参照）に起因する出力電圧Ｖｐ１の電圧変動が低減される。そのため、電圧生成回路１の出力電圧Ｖｐ１が他の機能回路でも用いられる場合に、本実施の形態は特に好適である。

図１４は、第２の実施の形態に係るＭＲＡＭの構成を示すブロック図であり、第１の実施の形態における図９に対応している。図１４において、図９と同様の構成には同一の符号が付され、重複する説明は適宜省略される。第１の実施の形態と同様に、安定化容量３は、電流源回路（機能回路）２０，３０と安定化スイッチ４との間に並列に挿入されている。また、安定化スイッチ４は、電圧生成回路１と安定化容量３との間に設けられている。更に、本実施の形態によれば、安定化容量６が、電圧生成回路１と安定化スイッチ４との間に並列に挿入されている。

図１５は、図１４に示された構成の一部を詳細に示す回路図であり、第１の実施の形態における図１１に対応している。図１５において、図１１と同様の構成には同一の符号が付され、重複する説明は適宜省略される。安定化容量３（容量値：Ｃｐ１）は、書き込み電流源２０と安定化スイッチ（ＳＳＷ）４との間の第１ノードＮ１に接続されている。安定化スイッチ４は、電圧生成回路１と第１ノードＮ１との間に挿入されている。安定化スイッチ４は、デコーダ活性化信号ＸＤＥＮＷと同期して動作し、ＸＤＥＮＷ＝Ｈｉｇｈの場合ターンオフされ、ＸＤＥＮＷ＝Ｌｏｗの場合ターンオンされる。これにより、電圧変動の累積現象が防止される。

また、電圧生成回路１と安定化スイッチ４との間の第２ノードＮ２には、他の安定化容量６（容量値：Ｃｐ２）の一端が接続されている。安定化容量６の他端は、電源電圧Ｖｄｄの端子に接続されている。更に、第２ノードＮ２には、他の機能回路２’が接続されている。機能回路２’は、電圧生成回路１の出力電圧Ｖｐ１を用いて動作する。

図１６は、このような構成を有する半導体集積回路の動作を示すタイミングチャートである。図１６には、デコーダ活性化信号ＸＤＥＮＷ、書き込み信号ＷＣＳＥＮ、出力ノードＮＡの電圧ＶＡ、ノードＮＢの電圧ＶＢ、ＰｃｈトランジスタＭＰ（電流源）のゲート電圧Ｖｐ２、及び、寄生抵抗ｒ１を流れる電流Ｉｐが示されている。各信号、各電圧に関して、電源電圧ＶｄｄがＨｉｇｈレベル（Ｈ）に対応し、グランドＧｎｄがＬｏｗレベル（Ｌ）に対応しているとする。既出の図１５及び図１６を参照しながら、本実施の形態に係る動作を説明する。

スタンバイ時、すなわち書き込み信号ＷＣＳＥＮがＬｏｗの場合、安定化スイッチ４はターンオンしている。従って、ＰｃｈトランジスタＭＰのゲート電圧Ｖｐ２は、電圧生成回路１の出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）と等しい。またこの時、出力ノードＮＡの電圧ＶＡはＬｏｗ、ノードＮＢの電圧ＶＢはＨｉｇｈである。

時刻ｔ０において、Ｘ側デコーダ２１が活性化される（ＸＤＥＮＷ＝Ｈｉｇｈ）。この時、安定化スイッチ４がターンオフされ、第１ノードＮ１が電圧生成回路１から電気的に切り離される。そのため、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路はオープンとなり、内部の電荷量は保存される。また、安定化スイッチ４の寄生容量にはわずかに電荷が蓄積され、第１の実施の形態ではカップリングノイズが発生していた。一方、本実施の形態においては、安定化容量６が追加的に設けられているため、そのようなカップリングノイズをほとんどなくすことが出来る。電圧生成回路１の出力電圧Ｖｐ１が他の機能回路２’で用いられる場合、カップリングの影響がほとんど現れず、特に好適である。

時刻ｔ１において、書き込み信号ＷＣＳＥＮがＨｉｇｈになる。その結果、書き込み電流源２０が活性化され、スイッチＭＰＳがターンオンする。これにより、ノードＮＢの電圧ＶＢが一気にＬｏｗレベルの方へ下がる。また、電流源ＭＰの寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も下がる。従って、この時点でゲート電圧Ｖｐ２が電圧レベルＶｐ１より小さくなる。しかしながら、安定化スイッチ４がターンオフされているため、電圧生成回路１から安定化容量３に向かう電流経路はない。よって、安定化容量３に電流が流入することはない。

時刻ｔ２において、書き込み信号ＷＣＳＥＮがＬｏｗになる。その結果、書き込み電流源２０が非活性化され、スイッチＭＰＳがターンオフする。これにより、ノードＮＢの電圧が一気にＶｄｄまで戻り、また、寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も上昇する。しかしながら、安定化スイッチ４はターンオフされているため、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路に対する電流の出入りはない。よって、ゲート電圧Ｖｐ２は、書き込み信号ＷＣＳＥＮが活性化される前のレベル、つまり電圧レベルＶｐ１に落ち着く。

続いて、時刻ｔ３において、Ｘ側デコーダ２１が非活性化される（ＸＤＥＮＷ＝Ｌｏｗ）。この時、安定化スイッチ４がターンオンされ、第１ノードＮ１と電圧生成回路１が電気的に接続される。その結果、ゲート電圧Ｖｐ２は、電圧生成回路１の出力電圧Ｖｐ１のレベルに保持される。このように、１回の書き込み動作終了時に、ゲート電圧Ｖｐ２と電圧レベルＶｐ１との間に差が発生しない。従って、累積的な電圧変動が防止される。その後、期間ｔ４〜ｔ７においては、期間ｔ１〜ｔ３における書き込み動作と同様の書き込み動作が実行される。

本実施の形態によれば、第１の実施の形態の同様の効果が得られる。すなわち、長期的な電圧変動は防止され、電圧生成回路１からの内部電圧が長期にわたって安定化することが保証される。従って、半導体集積回路の信頼性が向上する。また、半導体集積回路の動作速度が向上する。更に、本実施の形態によれば、カップリングノイズに起因する出力電圧Ｖｐ１の電圧変動が低減される。電圧生成回路１の出力電圧Ｖｐ１が他の機能回路２’でも用いられる場合に、本実施の形態は特に有効である。

３．第３の実施の形態
次に、第３の実施の形態に係る半導体集積回路を説明する。本実施の形態によれば、複数の安定化容量３が必要なアナログ回路に、安定化スイッチ４が適用される。

図１７は、第３の実施の形態に係るＭＲＡＭの構成を示すブロック図であり、第１の実施の形態における図９に対応している。図１７において、図９と同様の構成には同一の符号が付され、重複する説明は適宜省略される。本実施の形態において、電流源回路（機能回路）２０、３０の各々は、複数の経路を介して電圧生成回路１に接続されている。電圧生成回路１は、それら複数の経路のそれぞれに対応して、複数種類の電圧（Ｖｐ１，Ｖｐ３）を基準電圧として発生させる。電流源回路２０、３０の各々は、複数の経路のそれぞれを介して複数種類の電圧（Ｖｐ２，Ｖｐ４）を受け取り、それら電圧を用いて動作する。また、複数の経路の各々に対して、安定化容量３（３ａ，３ｂ）と安定化スイッチ４（４ａ，４ｂ）が設けられている。

図１８は、図１７に示された構成の一部を詳細に示す回路図であり、第１の実施の形態における図１１に対応している。図１８において、図１１と同様の構成には同一の符号が付され、重複する説明は適宜省略される。

電圧生成回路１は、出力電圧Ｖｐ１を出力する電圧生成回路１ａと、出力電圧Ｖｐ３を出力する電圧生成回路１ｂを含んでいる。電圧生成回路１ａの出力は、寄生抵抗ｒ１、ｒ２、及び安定化スイッチ４ａを介して、書き込み電流源２０に接続されている。安定化スイッチ４ａと書き込み電流源２０との間の第１ノードＮ１ａには、安定化容量３ａ（容量値：Ｃｐａ）が接続されている。この系統により、電圧Ｖｐ２が書き込み電流源２０に供給される。一方、電圧生成回路１ｂの出力は、寄生抵抗ｒ３、ｒ４、及び安定化スイッチ４ｂを介して、書き込み電流源２０に接続されている。安定化スイッチ４ｂと書き込み電流源２０との間の第１ノードＮ１ｂには、安定化容量３ｂ（容量値：Ｃｐｂ）が接続されている。この系統により、電圧Ｖｐ４が書き込み電流源２０に供給される。

書き込み電流源２０は、カスケード接続されたＰｃｈトランジスタ（電流源）ＭＰａとＭＰｂを含んでいる。ＰｃｈトランジスタＭＰａはノードＮＢａに接続され、ＰｃｈトランジスタＭＰｂは、ノードＮＢａとノードＮＢｂとの間に接続されている。そのノードＮＢｂと出力ノードＮＡとの間にはスイッチＭＰＳが接続されている。２つのＰｃｈトランジスタＭＰａとＭＰｂのために、２系統の入力電圧Ｖｐ２、Ｖｐ４が必要となる。具体的には、入力電圧Ｖｐ２は、ＰｃｈトランジスタＭＰａのゲートに、ゲート電圧Ｖｐ２として印加される。一方、入力電圧Ｖｐ４は、ＰｃｈトランジスタＭＰｂのゲートに、ゲート電圧Ｖｐ４として印加される。尚、ＰｃｈトランジスタＭＰａ、ＭＰｂの寄生容量は、それぞれＣｃａ、Ｃｃｂである。

このように複数の系統が存在する場合でも、安定化スイッチ４ａ、４ｂは、第１の実施の形態と同様に動作する。すなわち、安定化スイッチ４ａ、４ｂの各々は、デコーダ活性化信号ＸＤＥＮＷと同期して動作し、ＸＤＥＮＷ＝Ｈｉｇｈの場合ターンオフされ、ＸＤＥＮＷ＝Ｌｏｗの場合ターンオンされる。これにより、各系統において、電圧変動の累積現象が防止される。

図１９は、このような構成を有する半導体集積回路の動作を示すタイミングチャートである。図１９には、デコーダ活性化信号ＸＤＥＮＷ、書き込み信号ＷＣＳＥＮ、出力ノードＮＡの電圧ＶＡ、ノードＮＢａあるいはノードＮＢｂの電圧ＶＢ、ＰｃｈトランジスタＭＰａ（電流源）のゲート電圧Ｖｐ２、及び、ＰｃｈトランジスタＭＰｂ（電流源）のゲート電圧Ｖｐ４が示されている。各信号、各電圧に関して、電源電圧ＶｄｄがＨｉｇｈレベル（Ｈ）に対応し、グランドＧｎｄがＬｏｗレベル（Ｌ）に対応しているとする。既出の図１８及び図１９を参照しながら、本実施の形態に係る動作を説明する。

スタンバイ時、すなわち書き込み信号ＷＣＳＥＮがＬｏｗの場合、安定化スイッチ４ａ（４ｂ）はターンオンしている。従って、ゲート電圧Ｖｐ２（Ｖｐ４）は、電圧生成回路１ａ（１ｂ）の出力電圧Ｖｐ１（Ｖｐ３）と等しい。またこの時、出力ノードＮＡの電圧ＶＡはＬｏｗ、ノードＮＢａ（ＮＢｂ）の電圧ＶＢはＨｉｇｈである。

時刻ｔ０において、Ｘ側デコーダ２１が活性化される（ＸＤＥＮＷ＝Ｈｉｇｈ）。この時、安定化スイッチ４ａ（４ｂ）がターンオフされ、第１ノードＮ１ａ（Ｎ１ｂ）が電圧生成回路１ａ（１ｂ）から電気的に切り離される。そのため、電流源ＭＰａ（ＭＰｂ）、安定化容量３ａ（３ｂ）、安定化スイッチ４ａ（４ｂ）、寄生容量Ｃｃａ（Ｃｃｂ）で形成される回路はオープンとなり、内部の電荷量は保存される。

時刻ｔ１において、書き込み信号ＷＣＳＥＮがＨｉｇｈになる。その結果、書き込み電流源２０が活性化され、スイッチＭＰＳがターンオンする。これにより、ノードＮＢａ（ＮＢｂ）の電圧ＶＢが一気にＬｏｗレベルの方へ下がる。また、電流源ＭＰａ（ＭＰｂ）の寄生容量Ｃｃａ（Ｃｃｂ）によるカップリングにより、ゲート電圧Ｖｐ２（ＶＰ４）も下がる。従って、この時点でゲート電圧Ｖｐ２（Ｖｐ４）が電圧レベルＶｐ１（Ｖｐ３）より小さくなる。しかしながら、安定化スイッチ４ａ（４ｂ）がターンオフされているため、電圧生成回路１ａ（１ｂ）から安定化容量３ａ（３ｂ）に向かう電流経路はない。よって、安定化容量３ａ（３ｂ）に電流が流入することはない。

時刻ｔ２において、書き込み信号ＷＣＳＥＮがＬｏｗになる。その結果、書き込み電流源２０が非活性化され、スイッチＭＰＳがターンオフする。これにより、ノードＮＢａ（ＮＢｂ）の電圧が一気にＶｄｄまで戻り、また、寄生容量Ｃｃａ（Ｃｃｂ）によるカップリングにより、ゲート電圧Ｖｐ２（Ｖｐ４）も上昇する。しかしながら、安定化スイッチ４ａ（４ｂ）はターンオフされているため、電流源ＭＰａ（ＭＰｂ）、安定化容量３ａ（３ｂ）、安定化スイッチ４ａ（４ｂ）、寄生容量Ｃｃａ（Ｃｃｂ）で形成される回路に対する電流の出入りはない。よって、ゲート電圧Ｖｐ２（Ｖｐ４）は、書き込み信号ＷＣＳＥＮが活性化される前のレベル、つまり電圧レベルＶｐ１（Ｖｐ３）に落ち着く。

続いて、時刻ｔ３において、Ｘ側デコーダ２１が非活性化される（ＸＤＥＮＷ＝Ｌｏｗ）。この時、安定化スイッチ４ａ（４ｂ）がターンオンされ、第１ノードＮ１ａ（Ｎ１ｂ）と電圧生成回路１ａ（１ｂ）が電気的に接続される。その結果、ゲート電圧Ｖｐ２（Ｖｐ４）は、電圧生成回路１ａ（１ｂ）の出力電圧Ｖｐ１（Ｖｐ３）のレベルに保持される。このように、１回の書き込み動作終了時に、ゲート電圧Ｖｐ２（Ｖｐ４）と電圧レベルＶｐ１（Ｖｐ３）との間に差が発生しない。従って、累積的な電圧変動が防止される。その後、期間ｔ４〜ｔ７においては、期間ｔ１〜ｔ３における書き込み動作と同様の書き込み動作が実行される。

本実施の形態によれば、第１の実施の形態の同様の効果が得られる。すなわち、長期的な電圧変動は防止され、電圧生成回路１からの内部電圧が長期にわたって安定化することが保証される。従って、半導体集積回路の信頼性が向上する。また、半導体集積回路の動作速度が向上する。尚、第２の実施の形態と第３の実施の形態を組み合わせることも可能である。

４．第４の実施の形態
次に、第４の実施の形態に係る半導体集積回路を説明する。既出の実施の形態においては、安定化スイッチ４は、デコーダ活性化信号ＸＤＥＮＷと同期して動作していた。第４の実施の形態においては、安定化スイッチ４は、デコーダ活性化信号ＸＤＥＮＷによらないタイミングで動作する。そのため、連続書込み処理が実行される場合にも、ゲート電圧Ｖｐ２を安定化させることが可能となる。

問題点を明らかにするため、図２０に示されたタイミングチャートを参照しながら、第１の実施の形態における連続書き込み処理（バースト・ライト）を説明する。図２０には、デコーダ活性化信号ＸＤＥＮＷ、書き込み信号ＷＣＳＥＮ、及びゲート電圧Ｖｐ２が示されている。時刻ｔ０において、デコーダ活性化信号ＸＤＥＮＷがＨｉｇｈに変わる。その後、デコーダ活性化信号ＸＤＥＮＷのレベルが維持されたまま、連続的に書き込みが行われる。具体的には、書き込み信号ＷＣＳＥＮを時刻ｔ１，ｔ２，…，ｔ８のそれぞれにおいて連続的に活性化し、又、書き込み対象アドレス（図示されない）を連続的に変化させることによって、連続書き込み処理が実行される。

連続書き込み期間中、デコーダ活性化信号ＸＤＥＮＷのレベルはＨｉｇｈに保たれているので、ゲート電圧Ｖｐ２が入力される入力端子は、電圧生成回路１から電気的に切り離され、Ｈｉ−Ｚ状態となっている。上述の通り、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路はオープンとなるため、内部の電荷量は原理的には保存される。従って、各書き込み処理後、ゲート電圧Ｖｐ２は電圧レベルＶｐ１に保たれるはずである。

しかしながら、製造プロセス不良などによってリーク電流パスが存在している場合は、図２０に示されるように、ゲート電圧Ｖｐ２が変動してしまう。図２０においては、このリーク電流によるゲート電圧Ｖｐ２の変動が、ΔＶｐ２で表されている。時刻ｔ９においてデコーダ活性化信号ＸＤＥＮＷがＬｏｗになると、電圧生成回路１と書き込み電流源２０がようやく接続されるため、ゲート電圧Ｖｐ２は電圧レベルＶｐ１に戻る。しかしながら、連続書き込み期間中の上述の電圧変動を防ぐためには、電圧生成回路１と書き込み電流源２０とが接続されている時間を可能な限り確保することが望ましい。そのためには、安定化スイッチ４のＯＮ／ＯＦＦを、デコーダ活性化信号ＸＤＥＮＷ以外の信号で制御する必要がある。

図２１は、第４の実施の形態に係るＭＲＡＭの構成を示すブロック図であり、第１の実施の形態における図９に対応している。図２１において、図９と同様の構成には同一の符号が付され、重複する説明は適宜省略される。制御信号発生回路５は、書き込み信号ＷＣＳＥＮを信号変換回路７に出力する。信号変換回路７は、入力される書き込み信号ＷＣＳＥＮに応答して、第１制御信号ＯＵＴ１及び第２制御信号ＯＵＴ２を生成する。第１制御信号ＯＵＴ１は、既出の実施の形態におけるデコーダ活性化信号ＸＤＥＮＷの役割を果たし、Ｘ側セレクタ２１、Ｙ側セレクタ３１、及び安定化スイッチ４に供給される。第２制御信号ＯＵＴ２は、既出の実施の形態における書き込み信号ＷＣＳＥＮの役割を果たし、Ｘ側電流源回路２０及びＹ側電流源回路３０に供給される。

図２２は、図２１に示された構成の一部を詳細に示す回路図であり、第１の実施の形態における図１１に対応している。図２２において、図１１と同様の構成には同一の符号が付され、重複する説明は適宜省略される。

Ｘ側セレクタ２１は、第１制御信号ＯＵＴ１とアドレス信号ＸＡｎとの論理積に基づいて、一本の選択配線を活性化させる。第１制御信号ＯＵＴ１は、Ｘ側セレクタ（Ｘ側デコーダ）２１を活性化させる制御信号であると言える。また、第２制御信号ＯＵＴ２がＨｉｇｈになると、書き込み電流源２０のスイッチＭＰＳはターンオンする。これにより、書き込み電流源２０からの書き込み電流Ｉｗが、メモリセル（情報記憶素子）１１あるいはその近傍に供給される。第２制御信号ＯＵＴ２は、書き込み電流源２０を活性化させる信号であると言える。

安定化容量３は、書き込み電流源２０と安定化スイッチ（ＳＳＷ）４との間の第１ノードＮ１に接続されている。安定化スイッチ４は、電圧生成回路１と第１ノードＮ１との間に挿入されている。安定化スイッチ４は、第１制御信号ＯＵＴ１と同期して動作し、ＯＵＴ１＝Ｈｉｇｈの場合ターンオフされ、ＯＵＴ２＝Ｌｏｗの場合ターンオンされる。これにより、電圧変動の累積現象が防止される。

また、図２２には、信号変換回路７の構成の一例が示されている。図２２において、信号変換回路７は、遅延素子７１、７２、マルチプレクサ７３、７４、及びインバータ７５から構成されている。書き込み信号ＷＣＳＥＮは、信号ＷＣＳＥＮ１として遅延素子７１、マルチプレクサ７３、７４の入力端子Ｄ０に入力される。遅延素子７１から出力される信号ＷＣＳＥＮ２は、遅延素子７２、マルチプレクサ７３、７４の入力端子Ｄ１に入力される。遅延素子７２から出力される信号ＷＣＳＥＮ３は、マルチプレクサ７３の入力Ａに、及び、インバータ７５を通してマルチプレクサ７４の入力Ａに供給される。マルチプレクサ７３、７４の各々は、入力ＡがＬｏｗレベルの場合、入力端子Ｄ０の信号を出力し、入力ＡがＨｉｇｈレベルの場合、入力端子Ｄ１の信号を出力するように構成されている。マルチプレクサ７３の出力信号が、上記第１制御信号ＯＵＴ１であり、マルチプレクサ７４の出力信号が、上記第２制御信号ＯＵＴ２である。

このように構成された信号変換回路７の動作タイミングチャートが、図２３に示されている。時刻ｔ０において、書き込み信号ＷＣＳＥＮ（ＷＣＳＥＮ１）がＨｉｇｈになると、時間ｔＤ後の時刻ｔ１において、信号ＷＣＳＥＮ２がＨｉｇｈになり、更に時間ｔＤ後の時刻ｔ２において、信号ＷＣＳＥＮ３がＨｉｇｈになる。また、時刻ｔ３において、書き込み信号ＷＣＳＥＮ（ＷＣＳＥＮ１）がＬｏｗになると、時間ｔＤ後の時刻ｔ４において、信号ＷＣＳＥＮ２がＬｏｗになり、更に時間ｔＤ後の時刻ｔ５において、信号ＷＣＳＥＮ３がＬｏｗになる。信号ＷＣＳＥＮ２は、信号ＷＣＳＥＮ１から遅延時間ｔＤだけ遅延した信号であり、信号ＷＣＳＥＮ３は、信号ＷＣＳＥＮ１から遅延時間２ｔＤだけ遅延した信号であると言える。

このような信号ＷＣＳＥＮ１〜３によって、第１制御信号ＯＵＴ１及び第２制御信号ＯＵＴ２の波形が決定される。具体的には、第１制御信号ＯＵＴ１は、時刻ｔ０において立ち上がり、時刻ｔ４において立ち下がる。一方、第２制御信号ＯＵＴ２は、時刻ｔ１において立ち上がり、時刻ｔ３において立ち下がる。つまり、第２制御信号ＯＵＴ２よりも早く立ち上がり、第２制御信号ＯＵＴ２よりも遅く立ち下がる第１制御信号ＯＵＴ１が生成される。これにより、安定化スイッチ４を、少なくとも書き込み電流源２０が活性化されている期間中ターンオフさせることが可能となる。第１制御信号ＯＵＴ１と第２制御信号ＯＵＴ２のタイミングは、遅延素子７１、７２によって自由に設定可能である。

図２４は、このような構成を有する半導体集積回路の動作を示すタイミングチャートである。図２４には、書き込み信号ＷＣＳＥＮ、第１制御信号ＯＵＴ１、第２制御信号ＯＵＴ２、及びＰｃｈトランジスタＭＰ（電流源）のゲート電圧Ｖｐ２が示されている。既出の図２２及び図２４を参照しながら、本実施の形態に係る連続書き込み動作を説明する。

スタンバイ時、すなわち書き込み信号ＷＣＳＥＮがＬｏｗの場合、第１制御信号ＯＵＴ１もＬｏｗであり、安定化スイッチ４はターンオンしている。従って、ＰｃｈトランジスタＭＰのゲート電圧Ｖｐ２は、電圧生成回路１の出力電圧Ｖｐ１（＜電源電圧Ｖｄｄ）と等しい。またこの時、出力ノードＮＡの電圧ＶＡはＬｏｗ、ノードＮＢの電圧ＶＢはＨｉｇｈである。

時刻ｔ０において、書き込み信号ＷＣＳＥＮがＨｉｇｈに変わり、それにより、第１制御信号ＯＵＴ１もＨｉｇｈに変わる。その結果、安定化スイッチ４がターンオフされ、第１ノードＮ１が電圧生成回路１から電気的に切り離される。そのため、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路はオープンとなり、内部の電荷量は保存される。

遅延時間ｔＤ後の時刻ｔ１（＝ｔ０＋ｔＤ）において、第２制御信号ＯＵＴ２がＨｉｇｈになる。その結果、書き込み電流源２０が活性化され、スイッチＭＰＳがターンオンする。これにより、ノードＮＢの電圧ＶＢが一気にＬｏｗレベルの方へ下がる。また、電流源ＭＰの寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も下がる。従って、この時点でゲート電圧Ｖｐ２が電圧レベルＶｐ１より小さくなる。しかしながら、安定化スイッチ４がターンオフされているため、電圧生成回路１から安定化容量３に向かう電流経路はない。よって、安定化容量３に電流が流入することはない。

次に、時刻ｔ２において、書き込み信号ＷＣＳＥＮがＬｏｗに変わり、それにより、第２制御信号ＯＵＴ２もＬｏｗに変わる。その結果、書き込み電流源２０が非活性化され、スイッチＭＰＳがターンオフする。これにより、ノードＮＢの電圧が一気にＶｄｄまで戻り、また、寄生容量Ｃｃによるカップリングにより、ゲート電圧Ｖｐ２も上昇する。しかしながら、安定化スイッチ４はターンオフされているため、電流源ＭＰ、安定化容量３、安定化スイッチ４、寄生容量Ｃｃで形成される回路に対する電流の出入りはない。よって、ゲート電圧Ｖｐ２は、書き込み信号ＷＣＳＥＮが活性化される前のレベル、つまり電圧レベルＶｐ１に落ち着く。リークパスがある場合、ゲート電圧Ｖｐ２は、電圧レベルＶｐ１とわずかに異なるレベルとなるが、書込み活性化時間が数ｎｓ〜数１０ｎｓと非常に短いことと、変動量が毎回同じであることから、問題とならない。

遅延時間ｔＤ後の時刻ｔ３（＝ｔ２＋ｔＤ）において、第１制御信号ＯＵＴ１がＬｏｗになる。この時、安定化スイッチ４がターンオンされ、第１ノードＮ１と電圧生成回路１が電気的に接続される。その結果、ゲート電圧Ｖｐ２は、電圧生成回路１の出力電圧Ｖｐ１のレベルに保持される。この状態は、次の書き込み動作までの期間（〜ｔ４）保持される。累積的な電圧変動が防止されるため、長期にわたって安定した書き込み電流Ｉｗが供給される。

本実施の形態によれば、第１の実施の形態の同様の効果が得られる。すなわち、長期的な電圧変動は防止され、電圧生成回路１からの内部電圧が長期にわたって安定化することが保証される。従って、半導体集積回路の信頼性が向上する。また、半導体集積回路の動作速度が向上する。更に、本実施の形態によれば、連続書き込み処理期間中のゲート電圧Ｖｐ２の変動を抑制することが可能となる。尚、本実施の形態を、第２の実施の形態や第３の実施の形態に適用することも可能である。

５．まとめ
本発明によれば、安定化容量３と電圧生成回路１の間に安定化スイッチ４を付加することによって、電圧の長期的な変動を原理上なくすことが可能になる。これにより、安定かつ高速動作可能な半導体集積回路が提供される。尚、本発明の実施の形態は上記のものに限定されず、特許請求の範囲に記載された技術範囲内において当業者によって適宜変更され得る。

Claims (20)

1. 基準電圧を発生させる電圧生成回路と、
   前記基準電圧を用いて動作する機能回路と、
   前記電圧生成回路と前記機能回路との間の第１ノードに接続された第１容量と、
   前記電圧生成回路と前記第１ノードとの間に設けられたスイッチと
   を具備し、
   前記スイッチは、前記機能回路が活性化される第１時刻と同時に、又は、前記第１時刻から所定の時間先行してターンオフされる
   半導体集積回路。
2. 請求の範囲１に記載の半導体集積回路であって、
   前記スイッチは、前記機能回路が非活性化される第２時刻と同時に、又は、前記第２時刻から所定の時間遅れてターンオンされる
   半導体集積回路。
3. 請求の範囲１に記載の半導体集積回路であって、
   前記スイッチは、少なくとも前記機能回路が活性化されている期間中ターンオフされる
   半導体集積回路。
4. 請求の範囲１乃至３のいずれかに記載の半導体集積回路であって、
   前記電圧生成回路と前記スイッチとの間の第２ノードに接続された第２容量を更に具備する
   半導体集積回路。
5. 請求の範囲１乃至３のいずれかに記載の半導体集積回路であって、
   前記電圧生成回路は、複数種類の電圧を前記基準電圧として発生させ、
   前記機能回路は、複数の経路のそれぞれを介して前記複数種類の電圧を受け取り、前記複数種類の電圧を用いて動作し、
   前記第１容量は、前記複数の経路の各々における前記第１ノードに接続された
   半導体集積回路。
6. 請求の範囲１乃至５のいずれかに記載の半導体集積回路であって、
   前記機能回路は、前記基準電圧に基づいて所定の電流を発生させる電流源である
   半導体集積回路。
7. 請求の範囲６に記載の半導体集積回路であって、
   メモリセルアレイと、
   前記メモリセルアレイと前記電流源との間に設けられたデコーダと
   を更に具備し、
   前記デコーダは、デコーダ活性化信号に応答して活性化され、前記メモリセルアレイに前記所定の電流を供給し、
   前記スイッチは、前記デコーダ活性化信号と同期して動作する
   半導体集積回路。
8. 請求の範囲７に記載の半導体集積回路であって、
   前記スイッチ及び前記デコーダに前記デコーダ活性化信号を出力する制御信号発生回路を更に具備し、
   前記スイッチは、前記デコーダ活性化信号に応答してターンオン又はターンオフされる
   半導体集積回路。
9. 請求の範囲８に記載の半導体集積回路であって、
   前記制御信号発生回路は、前記スイッチをターンオフさせる前記デコーダ活性化信号の出力以後に、前記電流源を活性化する活性化信号を前記機能回路に出力し、また、前記スイッチをターンオンさせる前記デコーダ活性化信号の出力以前に、前記電流源を非活性化する非活性化信号を前記機能回路に出力する
   半導体集積回路。
10. 請求の範囲６に記載の半導体集積回路であって、
    メモリセルアレイと、
    前記メモリセルアレイと前記電流源との間に設けられたデコーダと
    を更に具備し、
    前記デコーダは、デコーダ活性化信号に応答して活性化され、前記メモリセルアレイに前記所定の電流を供給し、
    前記スイッチは、前記デコーダ活性化信号以外の制御信号と同期して動作する
    半導体集積回路。
11. 情報を記憶する記憶素子と、
    基準電圧を発生させる電圧生成回路と、
    前記基準電圧に基づいて所定の電流を生成し、前記所定の電流を前記記憶素子に供給する電流源と、
    前記電圧生成回路と前記電流源との間の第１ノードに接続された第１容量と、
    前記電圧生成回路と前記第１ノードとの間に設けられたスイッチと
    を具備し、
    前記スイッチは、前記機能回路が活性化される第１時刻と同時に、又は、前記第１時刻から所定の時間先行してターンオフされる
    半導体集積回路。
12. 請求の範囲１１に記載の半導体集積回路であって、
    前記記憶素子は、磁気トンネル接合素子である
    半導体集積回路。
13. 請求の範囲１１又は１２に記載の半導体集積回路であって、
    前記スイッチは、前記機能回路が非活性化される第２時刻と同時に、又は、前記第２時刻から所定の時間遅れてターンオンされる
    半導体集積回路。
14. 請求の範囲１１又は１２に記載の半導体集積回路であって、
    前記スイッチは、少なくとも前記機能回路が活性化されている期間はターンオフされる
    半導体集積回路。
15. 請求の範囲１１乃至１４のいずれかに記載の半導体集積回路であって、
    前記電圧生成回路と前記スイッチとの間の第２ノードに接続された第２容量を更に具備する
    半導体集積回路。
16. 請求の範囲１１乃至１４のいずれかに記載の半導体集積回路であって、
    前記電圧生成回路は、複数種類の電圧を前記基準電圧として発生させ、
    前記電流源は、複数の経路のそれぞれを介して前記複数種類の電圧を受け取り、前記複数種類の電圧を用いて動作し、
    前記第１容量は、前記複数の経路の各々における前記第１ノードに接続された
    半導体集積回路。
17. 請求の範囲１１乃至１６のいずれかに記載の半導体集積回路であって、
    前記記憶素子と前記電流源との間に設けられたデコーダを更に具備し、
    前記デコーダは、デコーダ活性化信号に応答して活性化され、前記記憶素子に前記所定の電流を供給し、
    前記スイッチは、前記デコーダ活性化信号と同期して動作する
    半導体集積回路。
18. 請求の範囲１７に記載の半導体集積回路であって、
    前記スイッチ及び前記デコーダに前記デコーダ活性化信号を出力する制御信号発生回路を更に具備し、
    前記スイッチは、前記デコーダ活性化信号に応答してターンオン又はターンオフされる
    半導体集積回路。
19. 請求の範囲１８に記載の半導体集積回路であって、
    前記制御信号発生回路は、前記スイッチをターンオフさせる前記デコーダ活性化信号の出力以後に、前記電流源を活性化する活性化信号を前記機能回路に出力し、また、前記スイッチをターンオンさせる前記デコーダ活性化信号の出力以前に、前記電流源を非活性化する非活性化信号を前記機能回路に出力する
    半導体集積回路。
20. 請求の範囲１１乃至１６のいずれかに記載の半導体集積回路であって、
    前記記憶素子と前記電流源との間に設けられたデコーダを更に具備し、
    前記デコーダは、デコーダ活性化信号に応答して活性化され、前記記憶素子に前記所定の電流を供給し、
    前記スイッチは、前記デコーダ活性化信号以外の制御信号と同期して動作する
    半導体集積回路。

Images