KR100297036B1 - 기준전압회로의 바이어스전류를 감소시키는 방법 및 장치 - Google Patents

기준전압회로의 바이어스전류를 감소시키는 방법 및 장치 Download PDF

Info

Publication number
KR100297036B1
KR100297036B1 KR1019980039567A KR19980039567A KR100297036B1 KR 100297036 B1 KR100297036 B1 KR 100297036B1 KR 1019980039567 A KR1019980039567 A KR 1019980039567A KR 19980039567 A KR19980039567 A KR 19980039567A KR 100297036 B1 KR100297036 B1 KR 100297036B1
Authority
KR
South Korea
Prior art keywords
reference voltage
circuit
voltage circuit
down mode
power down
Prior art date
Application number
KR1019980039567A
Other languages
English (en)
Other versions
KR19990030085A (ko
Inventor
올리버 바인푸르트너
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR19990030085A publication Critical patent/KR19990030085A/ko
Application granted granted Critical
Publication of KR100297036B1 publication Critical patent/KR100297036B1/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

동기 DRAM이 대기 파워-다운 모드에 있는 동안, 기준전압 회로의 전류소모를 줄이는 방법이다. 기준전압은 DRAM 회로 내의 커패시터에 저장된다. 기준전압 회로는 파워다운 모드 동안 누설 보상을 확보하기 위하여 소정 시간 간격들에서 선택적으로 기준전압-노드로부터 끊어지고, 그리고 기준전압-노드에 연결된다. 파워다운 모드가 소정 시간을 초과하는 경우, 기준전압 회로는 억제되어 전류 소모를 보다 더 감소시킨다.

Description

기준전압회로의 바이어스전류를 감소시키는 방법 및 장치
본 발명은 기준전압회로의 바이어스전류를 감소시키는 회로에 관한 것으로, 상세하게는 반도체 메모리로의 기준전압 공급의 전류소비를 감소시키는 방법 및 회로에 관한 것이다.
반도체 메모리에 파워를 공급하기 위하여 많은 기준전압이 제공된다. 전압은 몇몇의 기준전압 회로로부터 유도된다. 예를 들어 밴드갭 기준회로가 동기 DRAM에 기준전압을 공급한다.
이러한 밴드갭 기준전압 회로는 파워 서플라이로부터 일반적으로 7-10㎂의 일정한 전류를 소모한다. 칩의 전체 전류소모가 수백 밀리암페어의 범위 내에 있을 때, 이러한 전류소모는 칩의 정상 동작 동안에는 허용 가능하다. 그러나, 파워다운 모드에서는, 칩의 최대 전류소모는 100㎂ 정도이다. 이러한 경우에 있어, 기준회로의 파워소모는 전체 파워소모의 상당한 양을 차지한다.
대기모드 동안의 파워소모를 감소시키는 하나의 방법이 미국 특허 5,189,316에 의해 제안되었으며, 그것은 액티브 모드와 대기 모드를 갖는 스텝다운 전압 발생기로 명명되었다. 이 개시에 따르면, 집적회로는 외부 파워서플라이에 의해 공급되는 공급전압을 단계적으로 낮추는 스텝다운 회로, 대기모드 동안에는 스텝다운 회로를 비활성시키는 비활성수단, 및 대기모드 동안 외부 파워서플라이에서 주 회로로 공급전압을 직접 공급하는 서플라이전압 공급수단을 포함하고 있다.
본 발명의 목적은 반도체 메모리로의 기준전압 공급에 있어서의 전류소비를 감소시키는 데 있다.
도 1은 본 발명에 따른 바이어스전류 감소회로의 블록도, 및
도 2는 DRAM의 파워다운 모드 동안의 파워보존을 제어하는 상태장치(제어기)의 상태도이다.
*도면의 주요부분에 대한 부호 설명*
10 : 제어 회로 12 : 기준전압 회로
14 : 제어기 16 : 카운터
18 : 오실레이터 24a, 24b : 스위치
20 : 커패시터 22 : 트랜지스터
본 발명의 실시례에 따르면, 고정 기준전압(Vref)이 집적회로 내의 커패시터에 저장되고, 고정 기준전압을 발생하는 기준전압 회로는 칩의 파워다운 조건 시에 고정 기준전압 노드로부터 차단된다. 파워다운 조건의 감지는 카운터를 스타트시킨다. 파워다운 조건이 제1 소정시간 동안 존재하는 경우, 기준전압 회로는 동일한 것을 공급하는 외부 파워서플라이로부터 또한 차단된다. 파워다운 모드에서의 제2 소정시간 후에, 외부 파워서플라이는 기준전압 회로에 다시 연결된다. 그후, 파워다운 모드에서의 제3 소정시간이 감지되거나 파워다운 모드가 종료될 때, 고정 기준전압 노드는 기준전압 회로에 다시 연결된다.
파워다운 모드가 제1 소정시간에 도달하기 전에 종료될 경우, 기준전압 회로는 고정 기준전압 노드에 다시 연결된다.
본 발명의 실시례는 카운터에 공급되는 클럭신호를 생성하는 오실레이터를 포함한다. 카운터는 카운터 신호(즉, 타임 마크)를 회로의 동작을 제어하는 제어기로 출력한다. 제1 스위칭 수단은 기준전압 회로 출력부와 회로 내의 고정 기준전압 노드 사이에 위치하여, 기준전압 회로로부터 고정 기준전압 노드를 선택적으로 차단한다. 기준 전압 파워서플라이 입력부와 외부 파워서플라이 사이에 위치한 제2 스위칭 수단은 기준전압 회로에 공급하는 파워서플라이를 선택적으로 차단한다. 제1 및 2 스위칭 수단은 제어기에 연결되어 있으며, 그것에 의해 제어된다.
고정 기준전압(Vref)은 칩 회로 내의 커패시터에 순간적으로 저장되는 것이 바람직하다. 커패시터는 회로에서의 디커플링 커패시터 중의 하나일 수 있다. 순간적으로 저장된 고정 기준전압은 회로 동작을 방해하지 않으면서 제1 스위칭 수단을 통해 기준전압 회로를 순환적으로 연결 및 차단할 수 있다.
본 발명은 파워보존에 관한 것으로, 특히 전자회로에서의 파워보존에 관한 것이다. 설명의 편의를 위해서, 반도체 메모리 회로에서 본 발명을 설명한다. 그러나, 본 발명은 보다 넓으며, 기준전압 회로를 이용하는 전자회로에 응용가능하다.
도 1에서, 제어회로(10)는 기준전압 회로(12)를 고정 기준전압(이하 Vref 라 한다) 노드에 선택적으로 연결하는 스위치(24a)를 포함한다. 스위치(24b)는 기준전압 회로(12)를 외부 파워서플라이(미도시)에 선택적으로 연결하며, 이것에 의해 제어기(14)가 기준전압 회로(12)를 선택적으로 동작 또는 비동작시킬 수 있다. 제어기(14)는 기준전압 회로(12)와 그것의 외부 파워서플라이 사이의 스위칭 연결, 및 Vref 노드로의 자신의 연결을 제어하는 상태장치이다. 상태장치는 논리 게이트와 같은 간단한 논리회로, 플립플롭, 또는 보다 복잡한 프로세서 제어회로로서 실행될 수 있음은 당업자에 자명하다.
스위치(24b)는 한 방법의 부호로 도시되고 있으며, 그것에 의해 기준전압 회로(12)는 외부 파워서플라이로부터 그것을 차단함으로써 비활성된다. 기준전압 회로(12)를 비활성시키는 다른 전기적 방법이 본 개시의 동등범위를 벗어나지 않고도 이용될 수 있다.
제어기(14)는 카운터(16)로부터 카운터 신호(28)를 수신하며, 여기서 카운터(16)는 오실레이터(18)에 의해 생성된 클럭신호(26)로 동작된다. 오실레이터(18)는 파워다운 모드 중에 턴오프될 수 없는 다른 칩 기능을 위해 사용되는 현재 오실레이터일 수 있고, 또는 이 목적을 위한 전용 오실레이터일 수 있다.
스위치(24a)가 닫힐 때, 기준전압 회로(12)는 예를 들어 디커플링 커패시턴스(20)에 연결되고, 그리고 칩을 관통하여 트랜지스터(22)의 게이트에 연결된다. 여기서 이것들은 추가적인 기생 커패시턴스를 형성한다. 추가된 커패시턴스는 완전히 기생 커패시턴스이거나 결합 디커플링 기생 커패시턴스일 수 있다. 기준전압 회로(12)에 의해 구동되는 저항적 부하는 없다.
칩의 파워-업 시, 커패시터(20)는 Vref 까지 충전된다. 기준전압(Vref)은 기준전압 회로(12)가 스위치에 의해 Vref 노드에서 분리된다 하더라도 이 커패시터에 안정된 상태로 유지된다. 커패시터(20)는 Vref 전압을 효과적으로 샘플하며, 바로 그것을 저장한다. Vref가 단지 트랜지스터(22)의 게이트에만 연결되므로, Vref 노드로부터의 누설을 지극히 적으며, 스위치(24a 및 24b)가 개방될 수 있는 시간은 밀리초 범위 또는 그 이상이다.
파워다운 모드에서, 제어기(14)는 스위치(24a)를 개방시켜 Vref노드를 기준전압 회로(12)로부터 분리시킨다. 파워다운 모드에서 소정의 시간이 경과된 후, 제어기(14)는 기준전압 회로(12)를 그것의 외부 파워서플라이(스위치 24b 경유)로부터 차단시켜 기준전압 회로(12)를 비활성시킨다. 스위치(24a)의 개방은 Vref노드에서 기준전압 회로(12)로의 전류흐름을 막으며, 그것의 외부 파워서플라이로부터 회로(12)를 차단시키는 것은 기준전압 회로(12)의 파워소모를 제로(zero)가 되게 한다.
누설전류가 Vref노드에서 보상되도록 하기 위하여, 기준전압 회로(12)는 일정 간격(예를 들어 매 2㎳마다 40㎲ 동안)으로 선택적으로 턴온된다(즉, 외부 파워서플라이에 다시 연결된다). 기준전압 회로(12)의 출력전압이 안정된 후, 스위치(24a)는 Vref노드를 기준전압 회로(12)에 다시 연결하기 위하여 닫힌다. 따라서, 누설전류에 기인한 Vref의 강하는 보상된다. 사이클 타이밍은 보상되는 누설량에 달려있다. 예를 들어, 누설전류가 적은 경우, 보상을 위해 요구되는 타이밍은 누설전류가 높은 경우보다 적다. 스위치(24a)의 최소 온/오프 비는 프로세스 특성의 함수이며, Vref노드에서의 실제 누설전류에 따라 조절될 수 있다.
도 2는 칩의 파워-업 또는 파워다운 모드 동안의 제어기(14) 동작에 대한 상태도이다. 동작 또는 파워-업 동안, 기준전압 회로(RVC)(12)는 온 상태이고(즉, 스위치(24b)를 통해 그것의 외부 파워서플라이에 연결되고), RVC(12)를 Vref노드와 연결시키기 위하여 RVC(12)의 출력이 안정될 때 스위치(24a)가 닫힌다. 파워다운 모드가 감지된다면(제어상태(42)), RVC(12)는 온 상태이고, 스위치(24a)는 Vref노드를 RVC(12)로부터 차단하기 위하여 개방되고, 그리고 카운터(16)는 리셋된다. 카운터(16)의 리셋팅, 및 RVC(12)로부터의 Vref노드를 차단함에 수반하여, 카운터(16)는 RVC(12)가 상태(44)에서 계속 남아있는 동안에도 동작을 시작한다. 비활성의 결과로 칩이 파워다운 모드에 있는 동안, 카운터(16)는 제1 소정 타이밍 마크에 도달할 것이고, RVC(12)는 상태(46)에서 스위치(24b)를 개방함으로써 스위치 오프될 것이다. 제1 카운터 마크에 도달하고 상태(46)로 나아간 후에는, 칩은 파워다운 모드에 있지 아니하거나, 또는 카운터(16)는 제2 타이밍 마크에 도달하고, 제어기(14)는 상태(48)로 나아가며, 여기서 스위치(24b)는 닫히고 RVC(12)는 다시 활성화된다. 카운터(16)가 그것의 제1 타이밍 마크에 도달하기 전에 어떤 이유로 파워다운 모드가 중지된다면(예를 들어 칩 기능이 요구된다), 제어기(14)는 상태(50)로 나아가서 스위치(24a)를 닫음으로써 Vref노드를 RVC(12)와 연결한다.
칩이 파워다운 모드에 더 이상 있지 아니하는 경우, 카운터(16)가 제3 타이밍 마크에 도달하는 경우, 카운터(16)는 상태(50)로 나아가며, 여기서 스위치(24a)는 Vref 노드를 RVC(12)에 다시 연결하기 위하여 닫힌다. 단계(50)에서 카운터는 여전히 동작하고 있다. 칩이 파워다운 모드에 있을 때, 제어기(14)는 상태(42)로 나아가서 스위치(24a)를 개방하고 카운터(16)를 리셋하여 프로세스를 다시 시작시킨다. 칩이 파워다운 모드에 있지 아니하는 경우, 제어기(14)는 상태(40)로 나아가며, 여기서 스위치(24a)는 닫히고, 카운터는 중지된다.
상태(46, 48, 및 50)를 실행하는 소정의 타이밍 마크는 각 회로에서의 보상되어야 할 누설량에 따라 가변적이다. 본 발명의 실시례에서, RVC(12)는 매 2㎳마다 40㎲ 동안 턴온된다. 따라서, 파워다운 모드가 감지될 때, RVC(12)는 이미 온 상태이며, 그러므로 제1 소정 타이밍 마크는 카운터의 시작으로부터 대략 40㎲에서 세트된다(상태(42)). 도 2에 따르면, 칩이 파워다운 모드에 있는 경우, 상태(46)에서의 RVC(12)의 비활성은 상태(42)에서의 카운터의 리셋팅의 대략 40㎲ 후에 발생한다. 제2 및 3 타이밍 마크는 제1 타이밍 마크만큼 그렇게 중요하지는 않으며, 그리고 스위치(24a)를 통해 RVC(12)의 출력부로부터 Vref노드를 연결 및 차단시키기 위하여 그리고 RVC(12)를 그것의 외부 파워서플라이에 다시 연결하기 위하여 요구되는 온/오프 타이밍 비에 따라 세트된다. 따라서, 상태(42 및 44)의 처음 40㎲는 아마도 상태(48 및 50)에서의 온/오프 스위칭 비에 대해 필요한 추가 시간을 보상하기 위하여 다소 더 적어질 것이다. 여기서, RVC(12) 또한 액티브 또는 온 상태이다.
예를 들어, 파워다운 모드에서 상태(42, 44, 46, 및 50)를 통해 순환하는 전체 프로세스는 단지 2㎳만을 차지하여야 한다. 이 시간 크기(즉, 1.96㎳)는 RVC(2)가 오프되는 상태(46)에서 쓰여진다. 상태(42, 44 및 48, 50)에 대한 나머지 시간은 RVC(12)가 온일 때의 상태들이며, 그러므로 단지 전체 .04㎳ 또는 40㎲ 동안 액티브될 것이다.
반도체 메모리의 파워다운 모드 동안의 파워 절약 기술로서 개시되었지만, 정상 모드 동안에도 이 기술을 이용할 수 있다. 정상 동작 동안의 반도체 칩의 파워 소모는 파워다운 모드에 비해 훨씬 높으므로, 인지되는 파워 절약은 실질적으로 더 적다. 반도체 칩의 정상 동작은 제시된 기술에 의해 방해되지 않는다.
그러므로, 본 발명은 본 발명을 실행하기 위하여 최상의 실시례로서 여기에 개시된 특정 실시례에 한정되지 않는다. 한편, 본 발명은 본 명세서에 개시된 특정 실시례에 한정되지 않으며, 부가된 클레임으로 정의된다.
본 발명에 따르면, 반도체 메모리로의 기준전압 공급의 전류소비를 감소시킬 수 있다.

Claims (14)

  1. 기준전압 회로가 제공되는 회로 내의 적어도 하나의 커패시터에 기준전압(Vref)을 저장하는 단계;
    상기 제공된 회로의 파워다운 모드를 감지하는 단계;
    상기 파워다운 모드가 감지될 때, 상기 제공된 회로 내의 기준전압 노드로부터 상기 기준전압 회로를 차단하는 단계;
    상기 파워다운 모드의 시간을 측정하는 단계; 및
    상기 파워다운 모드에서 제1 소정시간 간격 후에 상기 기준전압 회로를 비활성시키는 단계를 포함하는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  2. 제 1항에 있어서,
    상기 파워다운 모드에서 제2 소정시간 간격 후에 상기 기준전압 회로를 재활성시키는 단계; 및
    상기 기준전압 회로를 상기 기준전압 노드에 재연결하는 단계를 더 포함하는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  3. 제 1항에 있어서,
    상기 파워다운 모드가 상기 제1 소정시간 간격 전에 종료된 때, 상기 회로 내의 기준전압 노드를 기준전압 회로에 재연결하는 단계; 및
    상기 파워다운 모드의 시간 측정을 중지하는 단계를 더 포함하는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  4. 제 1항에 있어서, 상기 기준전압 노드로부터 상기 기준전압 회로를 차단하는 상기 차단단계는 상기 기준전압 회로와 상기 기준전압 노드를 연결하는 스위치를 개방함으로써 수행되는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  5. 제 1항에 있어서, 상기 기준전압 회로를 비활성시키는 상기 비활성단계는 상기 기준전압 회로에 파워를 공급하는 외부 파워서플라이로부터 상기 기준전압 회로를 차단하는 단계를 더 포함하는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  6. 제 2항에 있어서, 상기 기준전압 회로를 상기 기준전압 노드에 재연결시키는 상기 재연결단계는 상기 파워다운 모드에서 제3 소정시간 간격 후에 수행되는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  7. 제 2항에 있어서, 상기 기준전압 회로를 상기 기준전압 노드에 재연결시키는 상기 재연결단계는 상기 파워다운 모드가 종료된 때 수행되는 것을 특징으로 하는 기준전압 회로의 파워소모 감소방법.
  8. 기준전압(Vref)을 생성하며 파워서플라이로부터 파워를 수신하는 기준전압 회로에서의 바이어스 전류를 감소시키는 장치에 있어서,
    클럭 신호 출력부를 포함하는 카운터;
    상기 클럭 신호 출력부에 연결되는 적어도 하나의 입력부와 제어신호를 출력하는 다수의 제어 출력부를 포함하며, 파워다운 모드를 감지하는 제어회로; 및
    상기 다수의 제어 출력부 및 상기 기준전압 회로에 연결되며, 상기 파워다운 모드의 감지 시 상기 제어 신호에 따라 상기 기준전압 회로를 상기 파워서플라이 및 기준전압 노드에 연결 및 차단하는 스위치를 포함하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
  9. 제 8항에 있어서, 상기 기준전압 노드에 연결되며 상기 기준전압(Vref)을 저장하는 적어도 하나의 커패시터를 더 포함하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
  10. 제 8항에 있어서, 상기 카운터에 연결되며 클럭 신호를 생성하는 오실레이터를 더 포함하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
  11. 제 8항에 있어서, 상기 제어회로는
    상기 회로의 파워다운 상태가 감지될 때 상기 스위치를 제어하여 상기 기준전압 회로를 상기 기준전압 노드로부터 차단하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
  12. 제 8항에 있어서, 상기 제어회로는
    상기 회로의 파워다운 상태가 소정시간 동안 존속할 때 상기 스위치를 제어하여 상기 기준전압 회로를 상기 파워서플라이로부터 차단하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
  13. 제 8항에 있어서, 상기 스위치는
    상기 다수의 제어 출력부 중 하나에 연결되며 상기 기준전압 회로를 회로 내의 기준전압 노드에 연결하는 제1 스위치; 및
    상기 다수의 제어 출력부 중 하나에 연결되며 상기 기준전압 회로를 상기 파워서플라이에 연결하는 제2 스위치를 포함하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
  14. 기준전압(Vref)을 생성하며 파워서플라이로부터 파워를 수신하는 기준전압 회로에서의 바이어스 전류를 감소시키는 장치에 있어서,
    클럭 신호를 생성하는 오실레이터;
    상기 오실레이터에 연결되며 클럭신호 출력부를 포함하는 카운터;
    상기 클럭 신호 출력부에 연결되는 적어도 하나의 입력부와 제어신호를 출력하는 다수의 제어 출력부를 포함하며, 파워다운 모드를 감지하는 제어기;
    상기 기준전압 회로와 기준전압 노드 사이에 연결되고 상기 다수의 제어 출력부 중 하나에 연결되어 수신 제어신호에 따라 상기 기준전압 회로를 상기 기준전압 노드로부터 선택적으로 차단하는 제1 스위치;
    상기 기준전압 회로와 상기 파워서플라이 사이에 연결되고 상기 다수의 제어 출력부 중 하나에 연결되어 수신 제어신호에 따라 상기 기준전압 회로를 상기 파워서플라이로부터 선택적으로 차단하는 제2 스위치; 및
    상기 기준전압 노드에 연결되며 상기 기준전압(Vref)을 저장하는 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 기준전압 회로의 바이어스전류 감소장치.
KR1019980039567A 1997-09-25 1998-09-24 기준전압회로의 바이어스전류를 감소시키는 방법 및 장치 KR100297036B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/937,571 1997-09-25
US08/937,571 US5959471A (en) 1997-09-25 1997-09-25 Method and apparatus for reducing the bias current in a reference voltage circuit
US08/937,571 1997-09-25

Publications (2)

Publication Number Publication Date
KR19990030085A KR19990030085A (ko) 1999-04-26
KR100297036B1 true KR100297036B1 (ko) 2001-09-06

Family

ID=25470109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980039567A KR100297036B1 (ko) 1997-09-25 1998-09-24 기준전압회로의 바이어스전류를 감소시키는 방법 및 장치

Country Status (7)

Country Link
US (1) US5959471A (ko)
EP (1) EP0905597B1 (ko)
JP (1) JP2960727B2 (ko)
KR (1) KR100297036B1 (ko)
CN (1) CN1111866C (ko)
DE (1) DE69817114T2 (ko)
TW (1) TW391010B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8108891B1 (en) * 1999-04-21 2012-01-31 Mitsubishi Electric Visual Solutions America, Inc. V-chip hours
JP2003535536A (ja) * 2000-05-31 2003-11-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 消耗期間のインターバルを自身の消費電力に適応させるためのデータ搬送器
JP2002237197A (ja) 2001-02-14 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
KR100430344B1 (ko) * 2002-03-22 2004-05-04 주식회사 케이이씨 바이어스 회로
US6930949B2 (en) * 2002-08-26 2005-08-16 Micron Technology, Inc. Power savings in active standby mode
US7099204B1 (en) * 2005-03-23 2006-08-29 Spansion Llc Current sensing circuit with a current-compensated drain voltage regulation
DE102005037872A1 (de) * 2005-08-10 2007-02-15 Siemens Ag Spannungsregleranordnung mit geringem Ruhestrom
US7764552B2 (en) * 2005-11-17 2010-07-27 Nec Corporation Semiconductor integrated circuit
US7583135B2 (en) * 2006-10-03 2009-09-01 Analog Devices, Inc. Auto-nulled bandgap reference system and strobed bandgap reference circuit
KR101212736B1 (ko) 2007-09-07 2012-12-14 에스케이하이닉스 주식회사 코어전압 발생회로
JP5412190B2 (ja) * 2009-06-29 2014-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
IN2014DN10663A (ko) * 2012-07-05 2015-08-28 Siemens Ag

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1227970B (it) * 1988-10-31 1991-05-20 Sgs Thomson Microelectronics Metodo per la riduzione della potenza assorbita da un circuito integrato di interfaccia, predisposto a riposo, incorporato in una centralina telefonica e collegato ad una linea telefonica d'utente, e dispositivo circuitale operante secondo tale metodo
JPH0447591A (ja) * 1990-06-14 1992-02-17 Mitsubishi Electric Corp 半導体集積回路装置
GB2260833A (en) * 1991-10-22 1993-04-28 Burr Brown Corp Reference voltage circuit allowing fast power-up
JP3271086B2 (ja) * 1992-09-29 2002-04-02 ソニー株式会社 固体撮像素子の駆動回路
JPH06177766A (ja) * 1992-12-04 1994-06-24 Toshiba Corp Ｄ／ａ変換回路
US5473273A (en) * 1993-10-15 1995-12-05 Xerox Corporation Maximum/minimum hold circuit
JPH08298462A (ja) * 1995-04-27 1996-11-12 Nec Corp 半導体装置
US5793231A (en) * 1997-04-18 1998-08-11 Northern Telecom Limited Current memory cell having bipolar transistor configured as a current source and using field effect transistor (FET) for current trimming

Also Published As

Publication number Publication date
US5959471A (en) 1999-09-28
JPH11175172A (ja) 1999-07-02
KR19990030085A (ko) 1999-04-26
EP0905597A1 (en) 1999-03-31
TW391010B (en) 2000-05-21
CN1215212A (zh) 1999-04-28
EP0905597B1 (en) 2003-08-13
DE69817114D1 (de) 2003-09-18
CN1111866C (zh) 2003-06-18
JP2960727B2 (ja) 1999-10-12
DE69817114T2 (de) 2004-06-09

Similar Documents

Publication Publication Date Title
KR100297036B1 (ko) 기준전압회로의 바이어스전류를 감소시키는 방법 및 장치
KR100484699B1 (ko) 저전력 프로세서
EP0800259B1 (en) Standby voltage boosting stage and method for a memory device
US5264808A (en) Substrate potential adjusting apparatus
US7902914B2 (en) Semiconductor integrated circuit
US6084385A (en) System and method for multi-mode low power voltage regulator
JP2002354707A (ja) 半導体集積回路
US8159199B2 (en) On-chip voltage supply scheme with automatic transition into low-power mode of MSP430
KR100483264B1 (ko) 리얼 타임 클록의 저누설 배터리 동작용 ｃｍｏｓ 회로
JPH08111934A (ja) 電源装置
US6094395A (en) Arrangement for controlling voltage generators in multi-voltage generator chips such as DRAMs
US6838927B2 (en) Semiconductor integrated circuit with stabilizing capacity
US6633187B1 (en) Method and apparatus for enabling a stand alone integrated circuit
JP3504016B2 (ja) スイッチング電源回路
KR0182962B1 (ko) 반도체 메모리장치 및 구동전압 공급방법
KR100354477B1 (ko) 카운터-인에이블구동기를사용하여파워-업하는장치및방법
KR19990072223A (ko) 강하하는 전원에서 적절한 리셋을 보장하는리셋 회로
JP3170583B2 (ja) 半導体集積回路試験方法及び装置
KR100278279B1 (ko) 클럭발생제어기를가지는클럭발생기
CN117792013A (zh) 零待机电路和驱动芯片
KR0161135B1 (ko) 쇼트 방지형 보조전압 출력회로
KR19980015954A (ko) 반도체 메모리 장치의 승압전압 발생기
JP2004363374A (ja) 電源制御機能を有する半導体集積回路装置
KR20020019209A (ko) 안전한 하드웨어 업그레이드를 지원하는 컴퓨터 시스템
JP2002041156A (ja) 電圧ダウンコンバータおよび電圧ｖｃｃを変換するための方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130510

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140508

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150507

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee