JPH03185509A - 携帯情報機 - Google Patents
携帯情報機Info
- Publication number
- JPH03185509A JPH03185509A JP1325693A JP32569389A JPH03185509A JP H03185509 A JPH03185509 A JP H03185509A JP 1325693 A JP1325693 A JP 1325693A JP 32569389 A JP32569389 A JP 32569389A JP H03185509 A JPH03185509 A JP H03185509A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- secondary battery
- turned
- backup
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 abstract description 5
- 238000007599 discharging Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006266 hibernation Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は携帯情報機におけるハックアップ用２次電池
の充電回路とメモリバンクアンプ回路に関するものであ
る。
の充電回路とメモリバンクアンプ回路に関するものであ
る。
この発明は携帯情報機の２次電池によるバンクアンプ回
路において、電源供給用レギュレータ部に出力電圧調整
手段を設け、ＣＰＵホルト時に電源電圧を下げてバック
アップ用２次電池を充電するようにしたものである。
路において、電源供給用レギュレータ部に出力電圧調整
手段を設け、ＣＰＵホルト時に電源電圧を下げてバック
アップ用２次電池を充電するようにしたものである。
以下従来の技術を図面を基に説明する。
第２図が従来の技術を示すものである。２０１が主電池
である。２０２がＣＰＵやその他の回路の動作電圧を供
給しているレギュレータである。２０３がメモリバンク
アンプ用の２次電池２０５に充電電圧を供給しているレ
ギュレータである。２０４は主電池の出力電圧を監視す
る電圧監視用ＩＣである。
である。２０２がＣＰＵやその他の回路の動作電圧を供
給しているレギュレータである。２０３がメモリバンク
アンプ用の２次電池２０５に充電電圧を供給しているレ
ギュレータである。２０４は主電池の出力電圧を監視す
る電圧監視用ＩＣである。
２０５はメモリバックアップ用の２次電池である。
２０６、２０７は２次電池２０５の充放電用のダイオー
ドである。２０８はメモリ （ＳＲＡＭ）動作電圧供給
用のトランジスタである。２０９はトランジスタ２０８
０Ｒゲート２１３を制御しているトランジスタである。
ドである。２０８はメモリ （ＳＲＡＭ）動作電圧供給
用のトランジスタである。２０９はトランジスタ２０８
０Ｒゲート２１３を制御しているトランジスタである。
２１０．２１１．２１２はトランジスタ２１８．２１９
用の抵抗である。２１３はメモリ（Ｓ、ＲＡＭ）のＣＥ
信号制御をするＯＲゲートである。１４はメモリ （Ｓ
ＲＡＭ）である。
用の抵抗である。２１３はメモリ（Ｓ、ＲＡＭ）のＣＥ
信号制御をするＯＲゲートである。１４はメモリ （Ｓ
ＲＡＭ）である。
通常のＣＰＵ動作時ではトランジスタ２０８．２０９は
ＯＮであり、主電池２０１の出力電圧はレギュレータ２
０２より動作電圧としてメモリ２１４およびＣＰＵやそ
の他の回路に供給される。この時レギュレータ２０３に
より主電池２０１の出力電圧を２次電池２０５の充電電
圧に変換して供給している為、２次電池２０５の充電は
常に行われている。
ＯＮであり、主電池２０１の出力電圧はレギュレータ２
０２より動作電圧としてメモリ２１４およびＣＰＵやそ
の他の回路に供給される。この時レギュレータ２０３に
より主電池２０１の出力電圧を２次電池２０５の充電電
圧に変換して供給している為、２次電池２０５の充電は
常に行われている。
バンクアップ時（主電池２０１の出力低下又は取りはず
し時）には電圧監視用ＩＣ２０４により検出されトラン
ジスタ２０８．２０９がＯＦＦにされ、ＯＲゲート２１
３を介してメモリ２１４のＣＢがＨｌレベルに固定され
スタンバイ状態になる。２次電池による放電が開始され
バックアップ状態となる。
し時）には電圧監視用ＩＣ２０４により検出されトラン
ジスタ２０８．２０９がＯＦＦにされ、ＯＲゲート２１
３を介してメモリ２１４のＣＢがＨｌレベルに固定され
スタンバイ状態になる。２次電池による放電が開始され
バックアップ状態となる。
従来技術ではＣＰＵのホルト時も電源電圧に動作電圧を
供給していた為に消費電流を小さくすることができなか
った。又２次電池の充電に専用のレギュレータを設けて
いた為レギュレータの損失も主電池の消費電流を増す要
因となっていた。
供給していた為に消費電流を小さくすることができなか
った。又２次電池の充電に専用のレギュレータを設けて
いた為レギュレータの損失も主電池の消費電流を増す要
因となっていた。
本発明はこれらの課題を解決する為にＣＰＵホルト時に
電源電圧を下げる電圧調整回路とＣＰＵホルト時にのみ
２次電池を充電する充電回路を設けた。
電源電圧を下げる電圧調整回路とＣＰＵホルト時にのみ
２次電池を充電する充電回路を設けた。
動作電圧供給用レギュレータにＣＰＵホルト時に出力電
圧を下げ２次電池の充電電圧に設定する電圧調整手段さ
らにボルト時にのみ２次電池を充電する充電手段を講じ
たことによって、ＣＰＵ動作時は通常の動作電圧を供給
するが、ｃｐｕの休止時であるホルト状態において、電
源電圧を降下させてＣＰＵやその他の回路に電源電圧を
供給し、この間に２次電池の充電を行う。
圧を下げ２次電池の充電電圧に設定する電圧調整手段さ
らにボルト時にのみ２次電池を充電する充電手段を講じ
たことによって、ＣＰＵ動作時は通常の動作電圧を供給
するが、ｃｐｕの休止時であるホルト状態において、電
源電圧を降下させてＣＰＵやその他の回路に電源電圧を
供給し、この間に２次電池の充電を行う。
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
第１図が本発明の回路を示す図である。１０１に示すの
が主電池である。１０２に示すのがレギュレータでＣＰ
Ｕやその他の回路の動作に必要な電源電圧を供給してい
る。１０３は電圧監視用ＩＣで、主電池１０１の出力電
圧を監視している。 １０４．１０５は抵抗でレギュレ
ータ２の出力電圧を設定するパラメータとなっている。
が主電池である。１０２に示すのがレギュレータでＣＰ
Ｕやその他の回路の動作に必要な電源電圧を供給してい
る。１０３は電圧監視用ＩＣで、主電池１０１の出力電
圧を監視している。 １０４．１０５は抵抗でレギュレ
ータ２の出力電圧を設定するパラメータとなっている。
１０６．１０７はアナログスイッチである。１０８は
インバータでアナログスイッチ１０６．１０７をスイッ
チングしている。１０９はメモリ （ＳＲＡＭ）電源供
給用のトランジスタである。
インバータでアナログスイッチ１０６．１０７をスイッ
チングしている。１０９はメモリ （ＳＲＡＭ）電源供
給用のトランジスタである。
１１０はトランジスタ１０９、ＯＲゲート１１８を制御
しているトランジスタである。１１１．１１２．１１３
はトランジスタ１０９．１１０用の抵抗である。１１４
はメモリバンクアップ用の２次電池である。 １１５．
１１６は２次電池１１４の充放電用のダイオードである
。
しているトランジスタである。１１１．１１２．１１３
はトランジスタ１０９．１１０用の抵抗である。１１４
はメモリバンクアップ用の２次電池である。 １１５．
１１６は２次電池１１４の充放電用のダイオードである
。
１１７はメモリ（ＳＲＭ）である、１１８はメモリ１１
７のＣＢ制御用のＯＲゲートである。
７のＣＢ制御用のＯＲゲートである。
通常の動作状態（主電池１０１の出力電圧正常）の場合
、ＨＡＬＴ（ｆｉ号はＨｌレベルである。この時、アナ
ログスイッチ１０６はＯＮ、アナログスイッチ１０７は
ＯＦＦ、 トランジスタ１０９はＯＮ、）ランジスタ
１１０はＯＮである。これによりメモリには動作電圧が
供給され通常のＣＢによりアクセスが行われる。２次電
池１１４は充放電共に行わない。
、ＨＡＬＴ（ｆｉ号はＨｌレベルである。この時、アナ
ログスイッチ１０６はＯＮ、アナログスイッチ１０７は
ＯＦＦ、 トランジスタ１０９はＯＮ、）ランジスタ
１１０はＯＮである。これによりメモリには動作電圧が
供給され通常のＣＢによりアクセスが行われる。２次電
池１１４は充放電共に行わない。
休止状１（ＣＰＵホルト時〉の場合、ＨＡＬＴ４ｇ号は
ＬＯレベルである。この時アナログスイッチ１０６はＯ
ＦＦ、アナログスイッチ１０７はＯＮである。これによ
り抵抗１０４が有効になるのでａ点の電圧がグランドレ
ベルになりレギュレータ１０２の出力は２次電池１１４
の充電電圧に設定され、充電を開始する。
ＬＯレベルである。この時アナログスイッチ１０６はＯ
ＦＦ、アナログスイッチ１０７はＯＮである。これによ
り抵抗１０４が有効になるのでａ点の電圧がグランドレ
ベルになりレギュレータ１０２の出力は２次電池１１４
の充電電圧に設定され、充電を開始する。
バンクアップ状Ｂ（主電池１０１の電圧低下）の場合、
電圧監視用ｆｃ１０３により検出され、トランジスタ１
１０がＯＦＦになり、信号ｗＡｂがＨＩレベルになりＯ
Ｒゲート１１８の出力はＨｌに固定されメモリ１１７は
ＣＰＵからのＧＥを受けなくなりスタンバイの状態とな
る。２次電池１１４は放電を開始し、メモリ１１７のバ
ンクアップ電圧を供給する。
電圧監視用ｆｃ１０３により検出され、トランジスタ１
１０がＯＦＦになり、信号ｗＡｂがＨＩレベルになりＯ
Ｒゲート１１８の出力はＨｌに固定されメモリ１１７は
ＣＰＵからのＧＥを受けなくなりスタンバイの状態とな
る。２次電池１１４は放電を開始し、メモリ１１７のバ
ンクアップ電圧を供給する。
この発明は以上説明したように、バンクアップ用２次電
池に充電専用のレギュレータを使用しない為、レギュレ
ータの損失を減らすことができることと、レギュレータ
分のコストダウンができる。
池に充電専用のレギュレータを使用しない為、レギュレ
ータの損失を減らすことができることと、レギュレータ
分のコストダウンができる。
又、ホルト時に電源電圧を下げる為、主電池の消費電流
を小さくする効果がある。
を小さくする効果がある。
第１図は本発明の携帯情報機の一実施例を示す回路図で
ある。 第２図は従来の技術による携帯情報機の回路図である。 以上
ある。 第２図は従来の技術による携帯情報機の回路図である。 以上
Claims (1)
- メモリバックアップ用２次電池を備えた主電池交換式の
携帯情報機において、前記主電池と前記バックアップ用
２次電池の切り換えを行う電圧検出回路と、ＣＰＵのホ
ルト時に電源電圧を下げる電圧切り換え手段と、メモリ
にのみバックアップ電源を供給するバックアップ手段と
を具備することを特徴とする携帯情報機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325693A JPH03185509A (ja) | 1989-12-14 | 1989-12-14 | 携帯情報機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325693A JPH03185509A (ja) | 1989-12-14 | 1989-12-14 | 携帯情報機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185509A true JPH03185509A (ja) | 1991-08-13 |
Family
ID=18179659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325693A Pending JPH03185509A (ja) | 1989-12-14 | 1989-12-14 | 携帯情報機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05127786A (ja) * | 1991-11-07 | 1993-05-25 | Nec Software Kansai Ltd | 電池式コンピユータ |
| JPH05250074A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | マイクロコンピュータ |
-
1989
- 1989-12-14 JP JP1325693A patent/JPH03185509A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05127786A (ja) * | 1991-11-07 | 1993-05-25 | Nec Software Kansai Ltd | 電池式コンピユータ |
| JPH05250074A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | マイクロコンピュータ |
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