JP2007287883A - 半導体装置 - Google Patents

Abstract

【課題】高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域間の絶縁分離トレンチが破壊し難い半導体装置を提供する。
【解決手段】多重の第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂにより多重のフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅが形成され、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５の間が、ｍ重（ｍ≧２）の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂにより絶縁分離されてなり、ＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間が、ｎ重（ｎ≧２）の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂにより絶縁分離されてなる半導体装置１１０とする。
【選択図】図１

Description

本発明は、埋め込み酸化膜上の多重のフィールド領域に複数個のトランジスタ素子が分散配置されてなる半導体装置に関するもので、特に、インバータ駆動用等の高電圧ＩＣに適用することのできる高耐圧の半導体装置に関する。

インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。

図４に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図を示す。

図４に示す高電圧ＩＣ９０には、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａに、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより、絶縁（誘電体）分離されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。

高電圧ＩＣ９０のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため、高耐圧の回路素子が必要である。図４に示したレベルシフト回路形成領域の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）９は、耐圧を確保するために、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造が採用されている。

レベルシフト回路における高電圧は、図中に示すように、ＬＤＭＯＳ９のドレインＤに印加される。図４のＬＤＭＯＳ９では、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１ａと埋め込み酸化膜３で分圧して、ＳＯＩ層１ａにおける電界を緩和させる。
特許第３３８４３９９号公報 Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Aｋiyama, et al（三菱電機）

図４のＬＤＭＯＳ９のように、埋め込み酸化膜上のＳＯＩ層に、絶縁分離されたＬＤＭＯＳが形成されてなる半導体装置では、断面の縦方向における耐圧を確保するために、ＳＯＩ層の不純物濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要となる。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の上限膜厚は、４μｍ程度である。また、ＳＯＩ層の厚さは、通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを厚くすると、トレンチ加工負荷が増大する。このため、図４のレベルシフト回路形成領域におけるＬＤＭＯＳ９では、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。

上記問題を解決するため、以下に示す新規な半導体装置１０が発明された。

図５は、半導体装置１０の基本的な等価回路図である。図５に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。第１段のトランジスタ素子Ｔｒ_１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のトランジスタ素子Ｔｒ_ｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。

図５の半導体装置１０の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、図５の半導体装置１０においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図５の半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが同じ耐圧を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの分担する電圧（耐圧）を均等にして、最小化することができる。

具体的には、例えば、厚さ２μｍ程度の埋め込み酸化膜を有するＳＯＩ基板を用いて、１５０Ｖ程度の耐圧を有するＭＯＳ型トランジスタ素子は、一般的な製造方法により、容易に形成することができる。従って、絶縁分離トレンチによって互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎを上記ＳＯＩ基板に形成し、直列接続されたｎ段のトランジスタ素子からなる半導体装置１０とすることで、高耐圧の半導体装置を実現することができる。例えば、耐圧１５０Ｖのトランジスタ素子を、図５のように２段、４段、８段直列接続することで、それぞれ、耐圧３００Ｖ、６００Ｖ、１２００Ｖの半導体装置１０とすることができる。従って、耐圧に応じて、ウエハ構造（ＳＯＩ層や埋め込み酸化膜の厚さ、ＳＯＩ層の不純物濃度等）を変更する必要が無い。また、絶縁分離トレンチの加工深さも一定であり、必要耐圧が１０００Ｖ以上であっても、容易に実現することができる。

以上のようにして、図５に示す半導体装置１０は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。

図６は、高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図５の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。図７は、図６の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。

図７の断面図に示すように、高電圧ＩＣ１００では、レベルシフト回路に適用された図５の半導体装置１０におけるｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１のｎ導電型ＳＯＩ層１ａに形成されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。

ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎは、ＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）型トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。尚、図７に示す半導体装置１０においては、浮遊基準ゲート駆動回路でのスイッチングに伴う高周波電位干渉をシールドするために、図４に示す高電圧ＩＣ９０と異なり、ＳＯＩ層１ａにおける埋め込み酸化膜３上に高濃度不純物層１ｂが形成されている。

図６に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、ｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎにより囲まれた各フィールド領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合うトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎが一つ存在するだけであるため、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの接続配線が容易になると共に、占有面積を低減して、半導体装置１０を小型化することができる。

上記したように、半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、通常の耐圧を有するトランジスタ素子であってよい。これによって、図６に示す高電圧ＩＣ１００は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。尚、上記発明については、すでに特許出願（出願番号２００５−２２７０５８、出願番号２００５−２９１５２８、出願番号２００５−３１８６７９、出願番号２００６−０５１８５４）がなされている。

一方、図５に示す半導体装置１０を高電圧ＩＣ１００のレベルシフト回路部に適用するにあたって、高速の電圧サージ（ｄＶ／ｄｔサージ）が入った場合の特性をシミュレートした結果、以下に示す問題があることが判明した。

図８は、図７の高電圧ＩＣ１００を簡略化した図８（ａ）中に示す半導体装置１０１について、サージ入力時の各フィールド領域Ｆ１〜Ｆ６の電位をシミュレートした結果である。尚、図８（ａ）中に示す半導体装置１０１において、図７の高電圧ＩＣ１００と同様の部分については、同じ符号を付した。また、図８（ａ）の半導体装置１０１において、グランド（ＧＮＤ）電位と電源電位の間に直列接続された分割抵抗は全て同じ抵抗値に設定し、支持基板２は浮遊状態としている。

図８（ａ），（ｂ）の各グラフは、それぞれ、サージを印加してから３０ｎ秒後と１秒後における各フィールド領域Ｆ１〜Ｆ６の電位分布を示している。尚、各フィールド領域Ｆ１〜Ｆ６の電位分布の評価であるため、シミュレーションにおいて印加したサージ電圧は、実際のＥＳＤ（Electro Static Discharge）サージより数桁小さい、５０Ｖとしている。

図８（ｂ）に示すように、サージを入力してから１秒後においては、ＧＮＤ電位と電源電位の間の分圧抵抗に従って、サージ電圧５０Ｖが各フィールド領域Ｆ１〜Ｆ６に均等に分割され、電位分布が図のように均一になっている。これに対し、図８（ａ）に示すように、サージを入力してから３０ｎ秒後の過渡状態においては、電源電位に固定されたフィールド領域Ｆ６とフィールド領域Ｆ５の間、およびＧＮＤ電位に固定されたフィールド領域Ｆ１とフィールド領域Ｆ２の間に大きな電位差が発生して、電位分布が図のように不均一になっている。このため、半導体装置１０１において実際に大きな電圧のＥＳＤサージが印加されると、電源電位フィールド領域Ｆ６とフィールド領域Ｆ５、およびＧＮＤ電位フィールド領域Ｆ１とフィールド領域Ｆ２を分離する絶縁分離トレンチが破壊され易い。

そこで本発明は、多重に形成されたフィールド領域に直列接続されたトランジスタ素子が分散配置されてなる半導体装置であって、各トランジスタ素子に要求されるＤＣ耐圧を低減することができると共に、高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域間の絶縁分離トレンチが破壊し難い半導体装置を提供することを目的としている。

請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層において、前記埋め込み酸化膜に達する第１絶縁分離トレンチが、基板面内において多重に形成され、前記多重に形成された第１絶縁分離トレンチにより、前記ＳＯＩ層が、基板面内において互いに絶縁分離された多重のフィールド領域に分割されてなり、前記多重のフィールド領域のうち、所定のフィールド領域が、所定の電源電位に固定され、前記多重のフィールド領域のうち、所定のフィールド領域が、グランド（ＧＮＤ）電位に固定され、複数個のトランジスタ素子が、前記電源電位フィールド領域と前記ＧＮＤ電位フィールド領域間のフィールド領域に分散配置され、前記複数個のトランジスタ素子が、前記ＧＮＤ電位と電源電位の間で、順次直列接続されてなり、前記電源電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間が、ｍ重（ｍ≧２）の前記第１絶縁分離トレンチにより絶縁分離されてなり、前記ＧＮＤ電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間が、ｎ重（ｎ≧２）の前記第１絶縁分離トレンチにより絶縁分離されてなることを特徴としている。

上記半導体装置においては、直列接続された複数個のトランジスタ素子により、ＧＮＤ電位と電源電位の間の電圧を分割してそれぞれのトランジスタ素子に分担させることができる。従って、ＧＮＤ電位と電源電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。

また、上記半導体装置のような多重のフィールド領域を有する半導体装置においては、一般的に、高速の電圧サージ（ｄＶ／ｄｔサージ）印加直後の過渡状態において、上記電源電位フィールド領域とそれに隣接するフィールド領域の間、および上記ＧＮＤ電位フィールド領域とそれに隣接するフィールド領域の間に、大きな電位差が発生する。これに対して、上記半導体装置においては、電源電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間、およびＧＮＤ電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間に発生するサージ印加直後の大きな電位差を、それぞれ、ｍ重（ｍ≧２）の第１絶縁分離トレンチおよびｎ重（ｎ≧２）の第１絶縁分離トレンチに分散して分担させることができる。このため、上記半導体装置にＥＳＤ等の大きなサージ電圧が印加された場合であっても、各フィールド領域間の第１絶縁分離トレンチの破壊を防止することができる。

以上のようにして、上記半導体装置は、多重に形成されたフィールド領域に直列接続されたトランジスタ素子が分散配置されてなる半導体装置であって、各トランジスタ素子に要求されるＤＣ耐圧を低減することができると共に、高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域間の絶縁分離トレンチが破壊し難い半導体装置とすることができる。

請求項２に記載のように、上記半導体装置においては、前記電源電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間にあるフィールド領域の基板面内における占有面積が、電源電位フィールド領域およびそれに隣接するトランジスタ素子配置フィールド領域の基板面内における占有面積より小さく設定されてなり、前記ＧＮＤ電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間にあるフィールド領域の基板面内における占有面積が、ＧＮＤ電位フィールド領域およびそれに隣接するトランジスタ素子配置フィールド領域の基板面内における占有面積より小さく設定されてなることが好ましい。

これによれば、前記ｍ重の第１絶縁分離トレンチ間のフィールド領域およびｎ重の第１絶縁分離トレンチ間のフィールド領域直下における埋め込み酸化膜の寄生容量の影響が抑制され、ｍ重の第１絶縁分離トレンチおよびｎ重の第１絶縁分離トレンチを、それぞれ、一体的に機能する一つの絶縁分離トレンチとみなすことができる。従って、ｍ重の第１絶縁分離トレンチおよびｎ重の第１絶縁分離トレンチのうち、特定の一つの第１絶縁分離トレンチへ偏ったサージ電圧の印加を抑制することができ、ｍ重の第１絶縁分離トレンチおよびｎ重の第１絶縁分離トレンチの破壊をより確実に防止することができる。

請求項３に記載のように、上記半導体装置においては、前記多重に形成された第１絶縁分離トレンチが、基板面内において、同一幅を有することが好ましい。

上記第１絶縁分離トレンチは、通常、トレンチ形成後に側壁酸化膜を形成し、多結晶シリコン等で埋め戻して形成される。従って、上記のように多重に形成された各第１絶縁分離トレンチの基板面内における幅を等しく設定することで、各第１絶縁分離トレンチの多結晶シリコン等による埋め戻しが確実で安定したものとなり、各第１絶縁分離トレンチの絶縁耐圧信頼性を高めることができる。

請求項４に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層において、前記埋め込み酸化膜に達する第１絶縁分離トレンチが、基板面内において多重に形成され、前記第１絶縁分離トレンチにより、前記ＳＯＩ層が、基板面内において互いに絶縁分離された多重のフィールド領域に分割されてなり、前記多重のフィールド領域のうち、所定のフィールド領域が、所定の電源電位に固定され、前記多重のフィールド領域のうち、所定のフィールド領域が、グランド（ＧＮＤ）電位に固定され、複数個のトランジスタ素子が、前記電源電位フィールド領域と前記ＧＮＤ電位フィールド領域間のフィールド領域に分散配置され、前記複数個のトランジスタ素子が、前記ＧＮＤ電位と電源電位の間で、順次直列接続されてなり、前記電源電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域を絶縁分離する前記第１絶縁分離トレンチ、および前記ＧＮＤ電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域を絶縁分離する前記第１絶縁分離トレンチが、それら以外の前記第１絶縁分離トレンチの基板面内における幅より大きな幅を有することを特徴としている。

上記半導体装置も、ＧＮＤ電位と電源電位の間の電圧を直列接続された複数個のトランジスタ素子に分割して分担させることで、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。

また、上記半導体装置においては、電源電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間、およびＧＮＤ電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間に発生するサージ印加直後の大きな電位差を、それぞれ、他に較べて大きな幅を持った高い耐圧を有する第１絶縁分離トレンチに分担させることができる。このため、上記半導体装置にＥＳＤ等の大きなサージ電圧が印加された場合であっても、各フィールド領域間の第１絶縁分離トレンチの破壊を防止することができる。

以上のようにして、上記半導体装置は、多重に形成されたフィールド領域に直列接続されたトランジスタ素子が分散配置されてなる半導体装置であって、各トランジスタ素子に要求されるＤＣ耐圧を低減することができると共に、高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域間の絶縁分離トレンチが破壊し難い半導体装置とすることができる。

請求項５に記載のように、上記半導体装置においては、ショート（短絡）の確率を低減するため、基板面内において、前記電源電位フィールド領域が、前記ＧＮＤ電位フィールド領域より内側にあることが好ましい。

請求項６に記載のように、上記半導体装置においては、前記トランジスタ素子が、前記埋め込み酸化膜に達する第２絶縁分離トレンチにより取り囲まれてなることが好ましい。これにより、一つのフィールド領域に２個以上のトランジスタ素子を配置したり、一つのフィールド領域にトランジスタ素子と別の素子をいっしょに配置したりすることが可能になる。

上記半導体装置においては、例えば請求項７に記載のように、前記トランジスタ素子を、ＳＯＩ構造半導体基板の使用に好適な横型ＭＯＳトランジスタ素子とすることができる。

上記半導体装置は、ｄＶ／ｄｔサージ印加直後において、電源電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間、およびＧＮＤ電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間に大きな電位差が発生することを許容した上で、これに耐えうる各フィールド領域間の第１絶縁分離トレンチを構成するようにしている。従って、フィールド領域に分散配置される複数個のトランジスタ素子は、直列接続によりＤＣ耐圧を低減することができるものの、できるだけ高い耐圧を有することが望ましい。

このため、前記トランジスタ素子を横型ＭＯＳトランジスタ素子とする場合には、請求項８に記載のように、前記横型ＭＯＳトランジスタ素子が、比較的高い耐圧を有するリサーフ構造の横型ＭＯＳトランジスタ素子であることが好ましい。

また、請求項９に記載のように、前記電源電位フィールド領域に隣接する前記トランジスタ素子配置フィールド領域直下にある前記埋め込み酸化膜、および前記ＧＮＤ電位フィールド領域に隣接する前記トランジスタ素子配置フィールド領域直下にある前記埋め込み酸化膜が、それら以外のフィールド領域直下にある埋め込み酸化膜の膜厚より大きな膜厚を有する構造として、高い耐圧を確保するようにしてもよい。

請求項１０に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、前記所定の電源電位を浮遊電位として、前記レベルシフト回路に好適である。

前記高電圧ＩＣは、例えば、請求項１１に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項１２に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

（第１の実施形態）
図１は本実施形態における半導体装置の一例で、（ａ）は半導体装置１１０の各回路素子の配置を示す上面図であり、（ｂ）は（ａ）の一点鎖線Ｂ−Ｂにおける断面を簡略化して示した図である。尚、図１（ａ），（ｂ）に示す半導体装置１１０において、図６および図７に示す高電圧ＩＣ１００と同様の部分については、同じ符号を付した。

図１（ａ），（ｂ）に示すように、半導体装置１１０では、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａにおいて、図中に太線で示した埋め込み酸化膜３に達する第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂが、基板面内において多重に形成されている。この多重に形成された第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂにより、埋め込み酸化膜３上のＳＯＩ層１ａは、基板面内において互いに絶縁分離された多重のフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅに分割されている。

第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂは、通常、トレンチ形成後に側壁酸化膜を形成し、多結晶シリコン等で埋め戻して形成される。この埋め込み性を均一にするため、図１（ａ），（ｂ）の半導体装置１１０においては、多重に形成された各第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂの基板面内における幅を等しく設定している。これにより、各第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂの多結晶シリコン等による埋め戻しが確実で安定したものとなり、各第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂの絶縁耐圧信頼性を高めることができる。

図１（ａ）において、符号Ｐ_Ｅを付した部分は、電源電位を接続するパッド電極である。多重のフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅのうち、一番内側にあるフィールド領域Ｆ_Ｅは、所定の電源電位に固定されている。図１（ａ）において、符号Ｐ_Ｇを付した部分は、グランド（ＧＮＤ）電位を接続するパッド電極である。多重のフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅのうち、一番外側にあるフィールド領域Ｆ_Ｇは、ＧＮＤ電位に固定されている。尚、半導体装置１１０においては、ショート（短絡）の確率を低減するため、基板面内において、電源電位フィールド領Ｆ_Ｅが、ＧＮＤ電位フィールド領域Ｆ_Ｇより内側にあるようにしている。

図１（ａ）に示すように、半導体装置１１０では、６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６が、電源電位フィールド領域Ｆ_ＥとＧＮＤ電位フィールド領域Ｆ_Ｇ間のフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅに分散配置されている。６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６は、ＳＯＩ構造半導体基板１の使用に好適な、図７に示すトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎと同様の横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ）である。半導体装置１１０の６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６は、図１（ａ）中に太線で囲って示したように、第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂと同様の埋め込み酸化膜３に達する第２絶縁分離トレンチにより取り囲まれている。これにより、一つのフィールド領域に２個以上のトランジスタ素子を配置したり、一つのフィールド領域にトランジスタ素子と別の素子をいっしょに配置したりすることが可能になる。尚、図示を省略しているが、６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６は、図５および図６に示すように、ＧＮＤ電位と電源電位の間で順次直列接続されている。また、図１（ａ）において、符号Ｒを付した部分は基板１上に形成された抵抗素子であり、符号Ｃを付した部分は基板１上に形成された容量素子である。この抵抗素子Ｒと容量素子は並列接続されて一組の対をなしており、６組の抵抗素子Ｒと容量素子Ｃからなる対が、６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６と同様に、ＧＮＤ電位と電源電位の間で順次直列接続されている。

図１（ａ），（ｂ）の半導体装置１１０においては、図５の半導体装置１０において詳述したように、直列接続された６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６により、ＧＮＤ電位と電源電位の間の電圧を分割してそれぞれのトランジスタ素子Ｔｒ_１〜Ｔｒ_６に分担させることができる。従って、ＧＮＤ電位と電源電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ_１〜Ｔｒ_６に要求されるＤＣ耐圧を低減することができる。

一方、図１（ａ），（ｂ）に示す半導体装置１１０においては、図６〜図８に示す半導体装置１００，１０１と異なり、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ５の間が、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂにより絶縁分離されている。同様に、ＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間も、２重の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂにより絶縁分離されている。

半導体装置１００，１０１，１１０のような多重のフィールド領域を有する半導体装置においては、一般的に、高速の電圧サージ（ｄＶ／ｄｔサージ）印加直後の過渡状態において、図８の半導体装置１０１で説明したように、電源電位フィールド領域Ｆ６とそれに隣接するフィールド領域Ｆ５の間、およびＧＮＤ電位フィールド領域Ｆ１とそれに隣接するフィールド領域Ｆ２の間に、大きな電位差が発生する。これに対して、図１（ａ），（ｂ）の半導体装置１１０においては、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５の間、およびＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間に発生するサージ印加直後の大きな電位差を、それぞれ、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂおよび２重の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂに分散して分担させることができる。このため、半導体装置１１０にＥＳＤ等の大きなサージ電圧が印加された場合であっても、各フィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅ間の第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂの破壊を防止することができる。

特に、半導体装置１１０においては、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５の間にあるフィールド領域Ｆ_Ｅａｂの基板面内における占有面積が、電源電位フィールド領域Ｆ_Ｅおよびそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５の基板面内における占有面積より小さく設定されている。同様に、ＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間にあるフィールド領域Ｆ_１ａｂの基板面内における占有面積についても、ＧＮＤ電位フィールド領域Ｆ_Ｇおよびそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の基板面内における占有面積より小さく設定されている。

これにより、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂ間のフィールド領域Ｆ_Ｅａｂおよび２重の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂ間のフィールド領域Ｆ_１ａｂ直下における埋め込み酸化膜の寄生容量の影響が抑制され、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂおよび２重の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂを、それぞれ、一体的に機能する一つの絶縁分離トレンチとみなすことができる。従って、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂおよび２重の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂのうち、特定の一つの第１絶縁分離トレンチへ偏ったサージ電圧の印加を抑制することができ、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂおよび２重の第１絶縁分離トレンチＴ１ａ，Ｔ１ｂの破壊をより確実に防止することができる。

以上の効果を具体的な例で説明すると、シミュレーション結果によれば、図８（ａ）に示したように、電源電位フィールド領域Ｆ６とそれに隣接するフィールド領域Ｆ５の間、およびＧＮＤ電位フィールド領域Ｆ１およびそれに隣接するトランジスタ素子配置フィールド領域Ｆ２の間には、サージの印加直後において、ドレイン出力の３５〜６０％の電位差（電圧）が発生している。これは、出力を１０００Ｖとすれば、３５０〜６００Ｖの電圧に相当する。一方、通常使われる第１絶縁分離トレンチの酸化膜厚は１μｍ程度であり、この場合の絶縁分離耐圧は４００Ｖ程度である。従って、図８（ａ）に示す半導体装置１０１のように、１本の第１絶縁分離トレンチでは絶縁破壊が起きるが、図１（ａ），（ｂ）に示す半導体装置１１０のように２本の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_ＥｂおよびＴ_１ａ，Ｔ_１ｂとすることで、それぞれの第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂ，Ｔ_１ａ，Ｔ_１ｂに印加される電圧は半分の３００Ｖ以下となり、各第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂ，Ｔ_１ａ，Ｔ_１ｂの酸化膜における絶縁破壊が抑制される。

以上のようにして、図１（ａ），（ｂ）に示す半導体装置１１０は、多重に形成されたフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅに直列接続されたトランジスタ素子Ｔｒ_１〜Ｔｒ_６が分散配置されてなる半導体装置であって、各トランジスタ素子Ｔｒ_１〜Ｔｒ_６に要求されるＤＣ耐圧を低減することができると共に、高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅ間の絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂが破壊し難い半導体装置となっている。

尚、図１（ａ），（ｂ）の半導体装置１１０では、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ５の間が、２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂにより絶縁分離されていたが、２重に限らず、ｍ重（ｍ≧２）の第１絶縁分離トレンチにより絶縁分離されていてよい。同様に、ＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間も、２重に限らず、ｎ重（ｎ≧２）の第１絶縁分離トレンチにより絶縁分離されていてよい。また、多重の第１絶縁分離トレンチにより互いに絶縁分離された多重のフィールド領域に分散配置されるトランジスタ素子は、６個に限らず、任意の複数個であってよい。

次に、多重に形成されたフィールド領域に分散配置するトランジスタ素子に関して、より好ましい構造を説明する。図１（ａ），（ｂ）の半導体装置１１０は、ｄＶ／ｄｔサージ印加直後において、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ５の間、およびＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間に大きな電位差が発生することを許容した上で、これに耐えうる各フィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅ間の第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂを構成するようにしている。従って、フィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅに分散配置される複数個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６は、直列接続によりＤＣ耐圧を低減することができるものの、できるだけ高い耐圧を有することが望ましい。

図２（ａ），（ｂ）は、上記多重に形成されたフィールド領域に分散配置するのにより好ましい、高い耐圧を有するトランジスタ素子の例で、それぞれ、トランジスタ素子Ｔｒａ，Ｔｒｂを部分的な断面で示した斜視図である。尚、図２（ａ），（ｂ）に示すトランジスタ素子Ｔｒａ，Ｔｒｂにおいて、図７に示すトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎと同様の部分については、同じ符号を付した。また、図２（ａ），（ｂ）に示す符号４の部分は、トランジスタ素子Ｔｒａ，Ｔｒｂを周りから絶縁分離するための前述した第２絶縁分離トレンチである。

図２（ａ）に示すトランジスタ素子Ｔｒａは、比較的高い耐圧を有するリサーフ（ＲＥＳＵＲＦ，Reduced Surface electric field）構造の横型ＭＯＳトランジスタ素子である。このリサーフ構造のトランジスタ素子Ｔｒａでは、埋め込み酸化膜３上に形成されたｐ型拡散領域５，６とドレイン側のｎ型拡散領域７とで、サージ電圧印加時にＳＯＩ層が完全に空乏化されるため、通常の図７に示す横型ＭＯＳトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎに較べて、高い耐圧を確保することができる。

以上の効果を具体的な例で説明すると、１５０Ｖ程度の耐圧に設計した通常の横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ）を図１（ａ），（ｂ）に示す半導体装置１１０に用いると、初段と最終段のＬＤＭＯＳＴｒ_１，Ｔｒ_６でアバランシェが起き、次々とＬＤＭＯＳＴｒ_１〜Ｔｒ_６のブレークが連続して起きる。サージ電流が各ＬＤＭＯＳＴｒ_１〜Ｔｒ_６のＳＯＡ（安全動作域）以上に達すれば、サージのエネルギーで最も弱いＬＤＭＯＳが破壊される。しかし、図２（ａ）に示すＲＥＳＵＲＦ構造のＬＤＭＯＳＴｒａは、６００Ｖ以上の耐圧設計が可能であり、これを図１（ａ），（ｂ）に示す半導体装置１１０の初段と最終段のＬＤＭＯＳＴｒ_１，Ｔｒ_６に用いると、ＬＤＭＯＳＴｒ_１〜Ｔｒ_６のアバランシェは起きない。従って、高電圧のサージが印加されても、ＬＤＭＯＳＴｒ_１〜Ｔｒ_６の破壊を防止することができる。

図２（ｂ）に示すトランジスタ素子Ｔｒｂは、図１（ａ）に示す電源電位フィールド領域Ｆ_Ｅに隣接するトランジスタ素子配置フィールド領域Ｆ_５、あるいはＧＮＤ電位フィールド領域Ｆ_Ｇに隣接するトランジスタ素子配置フィールド領域Ｆ_１に配置するトランジスタ素子である。このトランジスタ素子Ｔｒｂが配置されるフィールド領域Ｆ_５，Ｆ_１直下にある埋め込み酸化膜３ａは、それら以外のフィールド領域直下にある埋め込み酸化膜３の膜厚より大きな膜厚を有している。このように、特定のフィールド領域直下にある埋め込み酸化膜の膜厚を周囲のそれより大きくすることで、このフィールド領域に配置するトランジスタ素子の耐圧を高めるようにしてもよい。

（第２の実施形態）
第１実施形態の半導体装置は、電源電位フィールド領域あるいはＧＮＤ電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間を、２重以上の第１絶縁分離トレンチにより絶縁分離した半導体装置であった。本実施形態の半導体装置は、電源電位フィールド領域あるいはＧＮＤ電位フィールド領域とそれに隣接するトランジスタ素子配置フィールド領域の間を、他より大きな幅を有する第１絶縁分離トレンチにより絶縁分離する半導体装置に関する。

図３は本実施形態における半導体装置の一例で、（ａ）は半導体装置１２０の各回路素子の配置を示す上面図であり、（ｂ）は（ａ）の一点鎖線Ｃ−Ｃにおける断面を簡略化して示した図である。尚、図３（ａ），（ｂ）に示す半導体装置１２０において、図１（ａ），（ｂ）に示す半導体装置１１０と同様の部分については、同じ符号を付した。

図３（ａ），（ｂ）に示すように、半導体装置１２０では、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａにおいて、埋め込み酸化膜３に達する第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ｗ，Ｔ_２〜Ｔ_５，Ｔ_Ｅｗが、基板面内において多重に形成されている。半導体装置１２０では、図中で塗りパターンを変えて識別したように、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５を絶縁分離する第１絶縁分離トレンチＴ_Ｅｗ、およびＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１を絶縁分離する第１絶縁分離トレンチＴ_１ｗが、それら以外の第１絶縁分離トレンチＴ_Ｇ，Ｔ_２〜Ｔ_５の基板面内における幅ｗａより大きな幅ｗｂを有している。図１（ａ），（ｂ）の半導体装置１１０と図３（ａ），（ｂ）の半導体装置１２０を比較してわかるように、半導体装置１２０における大きな幅ｗｂを持った第１絶縁分離トレンチＴ_Ｅｗ，Ｔ_１ｗは、それぞれ、半導体装置１１０における２重の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_ＥｂおよびＴ_１ａ，Ｔ_１ｂとその間に挟まれたフィールド領域Ｆ_１ａｂおよびＦ_Ｅａｂを置き換えた構造となっている。尚、図３（ａ），（ｂ）の半導体装置１２０では、大きな幅ｗｂを持った第１絶縁分離トレンチＴ_Ｅｗ，Ｔ_１ｗを確実に埋め込むため、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）等を用いて平坦に埋め込むことが好ましい。

図３（ａ），（ｂ）に示す半導体装置１２０も、ＧＮＤ電位と電源電位の間の電圧を直列接続された６個のトランジスタ素子Ｔｒ_１〜Ｔｒ_６に分割して分担させることで、各トランジスタ素子Ｔｒ_１〜Ｔｒ_６に要求されるＤＣ耐圧を低減することができる。また、半導体装置１２０においては、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５の間、およびＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間に発生するサージ印加直後の大きな電位差を、それぞれ、他に較べて大きな幅ｗｂを持った高い耐圧を有する第１絶縁分離トレンチＴ_Ｅｗ，Ｔ_１ｗに分担させることができる。このため、半導体装置１２０にＥＳＤ等の大きなサージ電圧が印加された場合であっても、各フィールド領域Ｆ_Ｇ，Ｆ_１〜Ｆ_５，Ｆ_Ｅ間の第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ｗ，Ｔ_２〜Ｔ_５，Ｔ_Ｅｗの破壊を防止することができる。

以上のようにして、図３（ａ），（ｂ）に示す半導体装置１２０も、多重に形成されたフィールド領域Ｆ_Ｇ，Ｆ_１〜Ｆ_５，Ｆ_Ｅに直列接続されたトランジスタ素子Ｔｒ_１〜Ｔｒ_６が分散配置されてなる半導体装置であって、各トランジスタ素子Ｔｒ_１〜Ｔｒ_６に要求されるＤＣ耐圧を低減することができると共に、高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域Ｆ_Ｇ，Ｆ_１〜Ｆ_５，Ｆ_Ｅ間の絶縁分離トレンチＴ_Ｇ，Ｔ_１ｗ，Ｔ_２〜Ｔ_５，Ｔ_Ｅｗが破壊し難い半導体装置となっている。尚、図３（ａ），（ｂ）の半導体装置１２０においても、多重のフィールド領域に分散配置されるトランジスタ素子は、６個に限らず任意の複数個であってよいことはいうまでもない。

以上のように、上記半導体装置１１０，１２０は、各トランジスタ素子に要求されるＤＣ耐圧を低減することができると共に、高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域間の絶縁分離トレンチが破壊し難い半導体装置となっている。

上記半導体装置１１０，１２０は、例えば、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、およびＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、所定の電源電位を浮遊電位とする、前記レベルシフト回路に好適である。前記高電圧ＩＣは、例えば、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。

第１実施形態における半導体装置の一例で、（ａ）は半導体装置１１０の各回路素子の配置を示す上面図であり、（ｂ）は（ａ）の一点鎖線Ｂ−Ｂにおける断面を簡略化して示した図である。 （ａ），（ｂ）は、高い耐圧を有するトランジスタ素子の例で、それぞれ、トランジスタ素子Ｔｒａ，Ｔｒｂを部分的な断面で示した斜視図である。 第２本実施形態における半導体装置の一例で、（ａ）は半導体装置１２０の各回路素子の配置を示す上面図であり、（ｂ）は（ａ）の一点鎖線Ｃ−Ｃにおける断面を簡略化して示した図である。 ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図を示す。 半導体装置１０の基本的な等価回路図である。 高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された半導体装置１０の各回路素子の配置を示す図である。 図６の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。 高電圧ＩＣ１００を簡略化した半導体装置１０１について、サージ入力時の各フィールド領域Ｆ１〜Ｆ６の電位をシミュレートした結果で、（ａ），（ｂ）の各グラフは、それぞれ、サージを印加してから３０ｎ秒後と１秒後における電位分布を示している。

符号の説明

１０，９０，１００，１０１，１１０，１２０ 半導体装置
Ｔ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_１ｗ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂ，Ｔ_Ｅｗ 第１絶縁分離トレンチ
Ｆ_Ｅ，Ｆ５ （電源電位）フィールド領域
Ｆ_Ｇ，Ｆ１ （ＧＮＤ電位）フィールド領域
Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ２〜Ｆ５ フィールド領域
Ｔｒ_１〜Ｔｒ_６，Ｔｒａ，Ｔｒｂ トランジスタ素子
Ｐ_Ｅ 電源電位を接続するパッド電極
Ｐ_Ｇ グランド（ＧＮＤ）電位を接続するパッド電極
Ｒ 抵抗素子
Ｃ 容量素子
１ ＳＯＩ基板
１ａ ＳＯＩ層
２ 支持基板
３ 埋め込み酸化膜

Claims (12)

1. 埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層において、前記埋め込み酸化膜に達する第１絶縁分離トレンチが、基板面内において多重に形成され、
   前記多重に形成された第１絶縁分離トレンチにより、前記ＳＯＩ層が、基板面内において互いに絶縁分離された多重のフィールド領域に分割されてなり、
   前記多重のフィールド領域のうち、所定のフィールド領域が、所定の電源電位に固定され、
   前記多重のフィールド領域のうち、所定のフィールド領域が、グランド（ＧＮＤ）電位に固定され、
   複数個のトランジスタ素子が、前記電源電位フィールド領域と前記ＧＮＤ電位フィールド領域間のフィールド領域に分散配置され、
   前記複数個のトランジスタ素子が、前記ＧＮＤ電位と電源電位の間で、順次直列接続されてなり、
   前記電源電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間が、ｍ重（ｍ≧２）の前記第１絶縁分離トレンチにより絶縁分離されてなり、
   前記ＧＮＤ電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間が、ｎ重（ｎ≧２）の前記第１絶縁分離トレンチにより絶縁分離されてなることを特徴とする半導体装置。
2. 前記電源電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間にあるフィールド領域の基板面内における占有面積が、電源電位フィールド領域およびそれに隣接するトランジスタ素子配置フィールド領域の基板面内における占有面積より小さく設定されてなり、
   前記ＧＮＤ電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域の間にあるフィールド領域の基板面内における占有面積が、ＧＮＤ電位フィールド領域およびそれに隣接するトランジスタ素子配置フィールド領域の基板面内における占有面積より小さく設定されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記多重に形成された第１絶縁分離トレンチが、基板面内において、同一幅を有することを特徴とする請求項１または２に記載の半導体装置。
4. 埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層において、前記埋め込み酸化膜に達する第１絶縁分離トレンチが、基板面内において多重に形成され、
   前記第１絶縁分離トレンチにより、前記ＳＯＩ層が、基板面内において互いに絶縁分離された多重のフィールド領域に分割されてなり、
   前記多重のフィールド領域のうち、所定のフィールド領域が、所定の電源電位に固定され、
   前記多重のフィールド領域のうち、所定のフィールド領域が、グランド（ＧＮＤ）電位に固定され、
   複数個のトランジスタ素子が、前記電源電位フィールド領域と前記ＧＮＤ電位フィールド領域間のフィールド領域に分散配置され、
   前記複数個のトランジスタ素子が、前記ＧＮＤ電位と電源電位の間で、順次直列接続されてなり、
   前記電源電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域を絶縁分離する前記第１絶縁分離トレンチ、および前記ＧＮＤ電位フィールド領域とそれに隣接する前記トランジスタ素子配置フィールド領域を絶縁分離する前記第１絶縁分離トレンチが、それら以外の前記第１絶縁分離トレンチの基板面内における幅より大きな幅を有することを特徴とする半導体装置。
5. 基板面内において、前記電源電位フィールド領域が、前記ＧＮＤ電位フィールド領域より内側にあることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記トランジスタ素子が、前記埋め込み酸化膜に達する第２絶縁分離トレンチにより取り囲まれてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記トランジスタ素子が、横型ＭＯＳトランジスタ素子であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記横型ＭＯＳトランジスタ素子が、リサーフ構造を有する横型ＭＯＳトランジスタ素子であることを特徴とする請求項７に記載の半導体装置。
9. 前記電源電位フィールド領域に隣接する前記トランジスタ素子配置フィールド領域直下にある前記埋め込み酸化膜、および前記ＧＮＤ電位フィールド領域に隣接する前記トランジスタ素子配置フィールド領域直下にある埋め込み酸化膜が、それら以外のフィールド領域直下にある埋め込み酸化膜の膜厚より大きな膜厚を有することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記半導体装置が、
    ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、
    前記所定の電源電位を浮遊電位として、前記レベルシフト回路に適用されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
11. 前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項１０に記載の半導体装置。
12. 前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項１０に記載の半導体装置。

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