CN105404064A - 显示装置 - Google Patents

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Abstract

本发明提供一种显示装置，其课题在于：因拉绕各布线的长度增加而导致布线的带电量增加，会产生显示区域内的元件被破坏的问题。显示装置具有：像素和虚拟像素，其具有栅极线及信号线。上述虚拟像素具有：上述栅极线；和经由绝缘层与上述栅极线交叉的虚拟半导体层。上述虚拟半导体层与在Y方向上相邻的虚拟像素的虚拟半导体层电气性分离。上述虚拟像素还具有沿Y方向延伸的虚拟信号线。上述虚拟信号线经由多个接触孔与上述虚拟半导体层连接。上述多个接触孔在俯视观察时隔着上述栅极线而配置。

Description

显示装置
技术领域
本发明涉及显示装置，能够适用于例如具有虚拟像素的显示装置。
背景技术
在显示区域的端部，以避免由于为端部而导致的结构上及电磁上的变化对显示带来影响，在显示区域的外侧配置虚拟像素。另外，虚拟像素也能够防止因制造时等产生的静电而导致的静电破坏(静电放电(ESD)破坏)(例如日本特开2013-83679号公报)。
现有技术文献
专利文献
专利文献1：日本特开2013-83679号公报
发明内容
近年来，面向平板终端或智能手机，英制尺寸变得较大，拉绕各布线的长度增加，由此布线的带电量增加，而存在显示区域内的元件被破坏的问题。
其他技术课题和新特征将根据本发明的记述及附图而得以明确。
若简单地说明本发明中的具有代表性的方案的概要，则如下。
即，显示装置具有：用于显示图像的显示区域，其具有多个像素；和虚拟像素区域，其配置在上述显示区域的外侧，具有多个虚拟像素。上述像素具有：薄膜晶体管，其具有第1半导体层；栅极线，其与上述薄膜晶体管的栅极连接，且沿第1方向延伸；和信号线，其与上述薄膜晶体管的漏极连接，且沿与上述第1方向不同的第2方向延伸。上述虚拟像素具有：上述栅极线、第1绝缘层、和经由上述第1绝缘层而与上述栅极线交叉的第2半导体层。上述第2半导体层与在上述第2方向上相邻的虚拟像素的第2半导体层电气性分离。
附图说明
图1是用于说明实施例的显示装置的俯视图。
图2是图1的A-A’线处的剖视图。
图3是用于说明图1的虚线B的部分的俯视图。
图4是用于说明图1的虚线C的部分的俯视图。
图5是用于说明像素的俯视图。
图6是图5的A-A’线处的剖视图。
图7是用于说明实施例的显示装置的俯视图。
图8是用于说明变形例1的显示装置的俯视图。
图9是用于说明变形例1的显示装置的俯视图。
图10是图8的A-A’线处的剖视图。
图11是用于说明变形例2的显示装置的俯视图。
图12是图11的A-A’线处的剖视图。
图13是用于说明变形例3的显示装置的俯视图。
图14是用于说明变形例3的显示装置的俯视图。
图15是图13的A-A’线处的剖视图。
图16是用于说明变形例4的显示装置的俯视图。
图17是图16的A-A’线处的剖视图。
图18是用于说明变形例5的显示装置的俯视图。
图19是用于说明变形例5的显示装置的俯视图。
图20是用于说明变形例6的显示装置的俯视图。
图21是用于说明变形例7的显示装置的俯视图。
图22是用于说明变形例7的显示装置的俯视图。
图23是用于说明变形例8的显示装置的俯视图。
附图标记说明
1···显示面板
2···驱动IC
3···FPC
4···背光源
10、10A、10B、10C、10D、10E、10F、10G、10H···阵列基板
20···对置基板
30···液晶层
40···密封材料
50、60···偏振片
100···显示装置
101···玻璃基板
103···内涂层
104、104C···半导体层
104D、104DA、104DC、104DE、104DG···虚拟半导体层
105···栅极绝缘膜
106、106C···栅极线
107···层间绝缘膜
108···金属电极
109、109A···信号线
109D、109DA、109DE···虚拟信号线
110···保护膜
111···有机保护膜
112···公共电极
113···层间绝缘膜
114···像素电极
115···取向膜
AA···显示区域
DA···虚拟像素区域
DP、DPA、DPB、DPC、DPD、DPE、DPF、DPG、DPH···虚拟像素
PI、PIA、PIC···像素
CH1、CH2、CH3、CHD1、CHD2···接触孔
CHG1、CHG2···接触孔组
具体实施方式
虚拟像素构成为与显示区域内的像素相同的结构或省略了像素的一部分结构而成的结构，在显示区域的外侧与显示区域相邻地配置。此外，像素具有：薄膜晶体管(TFT(ThinFilmTransistor))；与TFT的栅极连接的栅极线(也称为扫描线)；与TFT的漏极(也称为源极)连接的信号线(也称为视频信号线、漏极线或源极线)；与TFT的源极(也称为漏极)连接的像素电极；和与像素电极一起对液晶施加电压的公共电极。虚拟像素配置在栅极线延伸方向上的显示区域的外侧的区域(以下称为第1虚拟像素区域)及信号线延伸方向上的显示区域的外侧的区域(以下称为第2虚拟像素区域)中。在第1虚拟像素区域中延伸有虚拟信号线，在第2虚拟像素区域中延伸有虚拟栅极线。
实施方式的显示装置具有显示区域内的像素(PI、PIA、PIC)和虚拟像素(DP、DPA、DPB、DPC、DPD、DPE、DPF、DPG、DPH)。虚拟像素具有栅极线(106、106C)、和以横穿栅极线的方式布线的虚拟半导体层(104D、104DA、104DC、104DE、104DG)。虚拟像素的栅极线与像素的栅极线共用。虚拟半导体层与每个虚拟像素电气性分离。
根据实施方式的显示装置，由于栅极线与虚拟像素的虚拟半导体层交叉，所以即使制造时等产生静电，也会在栅极线与虚拟半导体之间发生ESD。由此，能够防止栅极线与显示区域内的像素的半导体之间的ESD破坏。
以下参照附图说明实施例及变形例。此外，本发明公开原则上只是一个例子，本领域技术人员能够容易想到的保全发明主旨的适当变更当然包含在本发明的范围内。另外，为了使说明更明确，而存在附图与实际状况相比示意地表示各部分的宽度、厚度、形状等的情况，但附图原则上是一个例子，并不限定本发明的解释。另外，在本说明书和各图中，有时关于言及的附图，对与前述的附图相同的要素，标注相同的附图标记，并省略详细的说明。
另外，在以下的实施例中，说明使用了液晶的显示装置，但并不限定于此，只要是使用了有机EL等薄膜晶体管的显示装置，则可以是任意显示装置。
【实施例】
使用图1到图7说明实施方式的一个例子(实施例)。
图1是用于说明实施例的显示装置的俯视图。图2是图1的A-A’线处的剖视图。图3是用于说明图1的虚线B的部分的俯视图。图4是用于说明图1的虚线C的部分的俯视图。图5是用于说明像素的俯视图。图6是图5的A-A’线处的剖视图。图7是用于说明实施例的阵列基板的俯视图，示出了布线图案。
如图1及图2所示，显示装置100具有：显示面板1、驱动IC(IntegratedCircuit)2、用于将来自外部的图像信息等接收到驱动IC2的FPC(FlexiblePrintedCircuits：柔性印刷电路)3、和背光源4。显示面板1构成为，在阵列基板10与对置基板20之间通过密封材料40将液晶30封固，且具有分别贴付在阵列基板10及对置基板20上的偏振片50、60。在显示图像的显示区域AA的外侧配置有虚拟像素区域DA。虚拟像素区域DA是设在显示区域的周边的边框区域的一部分，上述的密封材料也设在边框区域中。在虚拟像素区域DA中的上述的第1虚拟像素区域的两外侧(图1中右侧及左侧的虚拟像素区域DA的外侧)通过TFT形成有栅极线扫描电路。此外，栅极线扫描电路也可以内置于驱动IC2。
如图3及图4所示，在显示区域AA内呈矩阵状地配置有多个像素PI。在显示区域AA的外侧的虚拟像素区域DA中，配置有多个虚拟像素DP。与图3中的虚拟像素区域DA的左侧相邻地配置有上述的栅极线扫描电路。与图4中的虚拟像素区域DA的右侧相邻地配置有上述的栅极线扫描电路。后述的栅极线106沿X方向延伸，与沿X方向配置的像素PI和虚拟像素DP公共连接。多根栅极线106沿Y方向配置。另外，后述的信号线109沿Y方向延伸，与沿Y方向配置的像素PI公共连接。多根信号线109沿X方向配置。
如图5所示，通过沿X方向延伸的栅极线106及沿Y方向延伸的信号线109形成像素PI，信号线109经由薄膜晶体管116与像素电极114连接。半导体层104的一端经由接触孔CH1与信号线109连接，半导体层104的另一端经由接触孔CH2与金属电极108连接。金属电极108与像素电极114连接。像素PI为栅极线106的延伸方向(X方向)上的长度比信号线109的延伸方向(Y方向)上的长度短的矩形形状，但并不限定于此，也可以为栅极线106的延伸方向(X方向)上的长度比信号线109的延伸方向(Y方向)上的长度长的矩形形状。
如图6所示，半导体层104经由内涂层(undercoat)103配置在玻璃基板101上。半导体层104及内涂层103被栅极绝缘层105覆盖。在栅极绝缘层105上配置有栅极线106。栅极绝缘层105及栅极线106被层间绝缘层107覆盖。在栅极绝缘层105及层间绝缘层107上形成有接触孔CH2及在图6中没有图示的接触孔CH1，在其上形成有金属电极108和信号线109。金属电极108、在图6中没有图示的信号线109和层间绝缘层107通过保护层110而被覆盖。在保护层110上形成有有机保护层111而平坦化。有机保护层111也称为平坦化层。在有机保护层111上配置有公共电极112。公共电极112及有机保护层111被层间绝缘层113覆盖。在金属电极108之上的保护层110、有机保护层111及层间绝缘层113上形成有接触孔CH3，在其上形成有像素电极114。像素电极114及层间绝缘层113被取向膜115覆盖。期望半导体层104由低温多晶硅膜形成，但也可以由非晶硅膜等其他半导体材料形成。栅极线106、金属电极108和信号线109通过Al合金等金属膜形成。公共电极112和像素电极114通过ITO膜形成。栅极绝缘层105、层间绝缘层107、保护层110和层间绝缘层113通过氧化硅膜或氮化硅膜等形成。在图6所示的例子中，通过使栅极线106成为高电位，而像素电极114经由薄膜晶体管与信号线109连接。通过信号线109传递的信号电压被施加到像素电极114上，而在与公共电极112之间产生电位差。
此外，对置基板20在玻璃基板上具有遮光层(黑矩阵)、彩色过滤片、被覆(overcoat)膜、隔离层(spacer)和取向膜等。在显示装置100中，公共电极112配置在阵列基板10上，但也可以配置在对置基板20的被覆膜与取向膜之间。另外，也可以将遮光层(黑矩阵)或着色层(彩色过滤片)配置在阵列基板10上。
如图7所示，虚拟像素DP具有：也在显示区域AA中延伸的栅极线106、虚拟半导体层(第2半导体层)104D、沿Y方向延伸的虚拟信号线109D、和将虚拟信号线109D与半导体层104D连接的接触孔CHD1。虚拟像素DP的栅极线106、虚拟半导体层104D、和将虚拟信号线109D与虚拟半导体层104D连接的接触孔CHD1的图案与像素PI基本相同。但是，在Y方向上相邻的虚拟像素DP之间的虚拟信号线彼此分离。因此，在Y方向上相邻的虚拟像素DP之间的虚拟半导体层104D彼此电气性分离。此外，像素PI具有图5所示的金属电极108和像素电极114等，但在图7中省略。
虚拟像素DP可以构成为，除了虚拟信号线109D分离以外均与像素PI相同，也可以构成为，不具有像素PI所必须的但在图7中没有图示的作为其他结构要素的金属电极108、像素电极等的一部分或全部。例如，虚拟像素DP构成如下。半导体层104D经由内涂层103配置在玻璃基板101上。半导体层104D及内涂层103被栅极绝缘层105覆盖。在栅极绝缘层105上配置有栅极线106。栅极绝缘层105及栅极线106被层间绝缘层107覆盖。在栅极绝缘层105及层间绝缘层107上形成有接触孔CHD1，在其上形成有虚拟信号线109D。虚拟信号线109D、层间绝缘层107通过保护层110而被覆盖。在保护层110上形成有有机保护层111而平坦化。有机保护层111被层间绝缘层113覆盖。层间绝缘层113被取向膜115覆盖。在此，期望半导体层104D通过与显示区域的像素的半导体层104相同的材料并以相同工序来形成。而且，也能够使显示区域的半导体层104和虚拟像素的半导体层104D为相同形状。
显示区域AA的信号线109的间隔(间距)为d1，虚拟像素区域DA的虚拟信号线109D的间距也为d1。另外，信号线109与虚拟信号线109D的间距也为d1。
由于虚拟像素DP也能够为与像素PI大致相同的形状，所以在显示区域的端部，能够防止由于为端部而导致的工艺上或电磁上的变化对显示的影响。另外，由于虚拟像素DP的栅极线106与虚拟半导体层104D交叉，所以能够防止因制造时等产生的静电而导致显示区域的薄膜晶体管ESD破坏。另外，由于在Y方向上相邻的虚拟像素DP之间的虚拟信号线彼此分离，所以在栅极线106与虚拟信号线109D之间、在栅极线106与虚拟半导体层104D之间发生ESD破坏的情况下，能够防止静电经由虚拟信号线传递到在Y方向上相邻的虚拟像素DP上。但是，由于虚拟信号线109D的间距(d1)与信号线109的间距(d1)相同，所以若为了防止ESD破坏而要增加虚拟像素DP时，则会导致虚拟像素区域DA增大。
＜变形例1＞
使用图8到图10说明实施例的第1变形例(以下称为变形例1)。
图8及图9是用于说明变形例1的阵列基板的俯视图，示出了布线图案。图9是从图8除去了信号线及接触孔的图案而成的俯视图。图10是图8A的A-A’线处的剖视图。
变形例1的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10A。变形例1的阵列基板10A与阵列基板10同样地，具有显示图像的显示区域(第1区域)AA、和显示区域AA的外侧的虚拟像素区域(第2区域)DA。
显示区域AA具有多个像素(第1像素、第3像素)PIA。像素PIA将接触孔CH1、CH2的周围的信号线的宽度扩大得与半导体层104相同，像素PIA在该方面与像素PI不同，但其他方面与像素PI基本相同。像素PIA具有：沿X方向(第1方向)延伸的栅极线(第1栅极线、第3栅极线)106；半导体层(第1半导体层、第3半导体层)104；和沿Y方向(第2方向)延伸的信号线(第1信号线、第3信号线)109A。另外，像素PIA具有：将信号线109A与半导体层104连接的接触孔CH1；金属电极108；和将金属电极108与半导体层104连接的接触孔CH2。此外，像素PIA具有与金属电极108连接的像素电极114等但将其省略。半导体层104构成TFT的一部分，TFT的源极经由金属电极108与像素电极114连接，TFT的漏极与信号线109A连接。
虚拟像素区域DA具有多个虚拟像素(第2像素、第4像素)DPA。虚拟像素DPA具有：也在显示区域AA中延伸的栅极线(第2栅极线、第4栅极线)106；虚拟半导体层(第2半导体层、第4半导体层)104DA；沿Y方向延伸的虚拟信号线(第2信号线、第4信号线)109DA；和将虚拟信号线109DA与虚拟半导体层104DA连接的接触孔(第1接触孔、第2接触孔)CHD1、CHD2。虚拟半导体层104DA配置在虚拟信号线109DA之下，以被虚拟信号线109DA覆盖的方式延伸，通过两处接触孔CHD1、CHD2与虚拟信号线109DA连接。此外，优选虚拟半导体层104DA被虚拟信号线109DA完全覆盖，但也可以不完全覆盖，还可以以一部分重叠一部分超出的方式配置。将接触孔CHD1、CHD2周围的虚拟信号线的宽度扩大得与半导体层104DA相同。在X方向上相邻的虚拟像素DPA之间的虚拟信号线109DA彼此分离，在Y方向相邻的虚拟像素DPA之间的虚拟信号线109DA彼此分离。因此，在Y方向上相邻的虚拟像素DPA之间的虚拟半导体层104DA彼此电气性分离。虚拟像素DPA不具有像素PIA所具有的金属电极108和与金属电极108连接的像素电极114。显示区域AA的信号线109A的间隔(间距)为d1，虚拟像素区域DA的虚拟信号线109DA或虚拟半导体层104DA的间距为d2(＜d1)。另外，信号线109A与虚拟信号线109DA之间的间距(d3)可以与d1相同，可以与d2相同，也可以与d1及d2均不同。
如图10所示，在玻璃基板101上经由内涂层103配置有虚拟半导体层104DA。在虚拟半导体层104DA上经由栅极绝缘层(第1绝缘层)105配置有由金属层构成的栅极线106。在栅极线106上经由层间绝缘层(第2绝缘层)107配置有由金属层构成的虚拟信号线109DA。虚拟半导体层104DA与虚拟信号线109DA通过在栅极绝缘层105及层间绝缘层107上开口而成的接触孔CHD1、CHD2而连接。虚拟信号线109DA通过保护层110而被覆盖，进一步通过有机保护层111而被覆盖。有机保护层111被层间绝缘层113覆盖，层间绝缘层113被取向膜115覆盖。在此，期望虚拟半导体层104DA由与显示区域的像素所具有的TFT的半导体层相同的材料形成。优选虚拟信号线109DA以在与显示区域AA的信号线109A相同的层上具有相同的宽度的方式形成，但并不限定于此。优选半导体层104DA在与显示区域AA的半导体层104相同的层上形成，且横穿栅极线106(与栅极线106交叉)的部分的宽度(沟道宽度)与半导体层104的沟道宽度相同，但并不限定于此。
由于虚拟像素DPA的栅极线106与虚拟半导体层104DA交叉，所以能够降低由于制造时等产生的静电而导致的显示区域的TFT的ESD破坏。由于在Y方向上相邻的虚拟像素DPA之间的虚拟信号线彼此分离，所以在栅极线106与虚拟信号线109DA之间、在栅极线106与虚拟半导体层104DA之间发生ESD破坏的情况下，能够防止在Y方向上相邻的虚拟像素DPA的虚拟信号线109DA或半导体层104DA与栅极线106短路。
由于能够使阵列基板10A的虚拟信号线109DA的间距(d2)比阵列基板10的虚拟信号线109D的间距(d1)小，所以能够减少虚拟像素区域DA的空间。虚拟像素DPA并不仅由虚拟半导体层104DA形成，虚拟半导体层104DA在栅极绝缘层105及层间绝缘层107上形成接触孔并通过虚拟信号线109DA的金属层而被覆盖。此外，虚拟信号线也可以构成为，不通过两处的接触孔而是通过一个接触孔来与半导体层104DA连接。另外，在其他实施方式中也是共通的，虚拟像素区域的虚拟信号线109DA或虚拟半导体层104DA的间距(d2)不需要均匀。可以构成为根据容易产生静电的程度等增大显示区域侧的间距并减小从显示区域远离侧的间距，也可以与其相反。另外，也能够不是在所有栅极线的范围内以相同的间距形成，而是在相邻的栅极线之间使间距不同。由此，能够设置如下栅极线：即使虚拟像素的数量相同但虚拟像素区域的宽度狭窄的栅极线、或即使虚拟像素区域的宽度相同但增多了虚拟像素的数量的栅极线。
＜变形例2＞
使用图11及图12说明实施例的第2变形例(是变形例1的变形例，以下称为变形例2)。
图11是用于说明变形例2的阵列基板的俯视图，示出了布线图案。图12是图11的A-A’线处的剖视图。
变形例2的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10B。在变形例1的阵列基板10A的虚拟像素DPA中，虚拟半导体层104DA配置在虚拟信号线109DA之下，以被虚拟信号线109DA覆盖的方式延伸，并通过两处接触孔CHD1、CHD2与虚拟信号线109DA连接。另一方面，如图11及图12所示，在变形例2的阵列基板10B的虚拟像素DPB中，不具有虚拟信号线109DA及接触孔CHD1、CHD2。除去这些方面，变形例2的阵列基板10B与变形例1的阵列基板10A基本相同。没有与虚拟半导体层104DA连接的导体层，在Y方向上相邻的虚拟像素DPB之间的虚拟半导体层104DA彼此电气性分离。显示区域AA的信号线109A的间隔(间距)为d1，虚拟像素区域DA的虚拟半导体层104DA的间距为d2(＜d1)。另外，信号线109A与虚拟半导体层104DA之间的间距(d3)可以与d1相同，可以与d2相同，也可以与d1及d2均不同。
由于虚拟像素DPB的栅极线106与虚拟半导体层104DA交叉，所以能够通过在形成信号线109A之前产生的静电来降低显示区域的像素的栅极线与半导体之间的ESD破坏。由于虚拟像素DPA之间的虚拟半导体层104DA电气性分离，所以在栅极线106与虚拟半导体层104DA之间发生ESD破坏的情况下，能够防止静电相对于相邻的虚拟像素或像素的半导体传递。此外，由于没有与半导体层连接的金属层等，所以不需要形成接触孔。因此，不需要扩大半导体层的端部的宽度，而能够为使半导体层的宽度保持与栅极线交叉的部分的宽度而延伸的形状。
＜变形例3＞
使用图13到图15说明实施例的第3变形例(是变形例1的变形例，以下称为变形例3)。
图13及图14是用于说明变形例3的阵列基板的俯视图，示出了布线图案。图14是从图13除去信号线及接触孔的图案而成的俯视图。图15是图13的A-A’线处的剖视图。
变形例3的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10C。在变形例1的阵列基板10A的像素PIA及虚拟像素DPA中，在半导体层104、104DA上经由栅极绝缘层105形成有栅极线106。另一方面，如图14及图15所示，在变形例3的阵列基板10C的像素(第1像素、第3像素)PIC中，在栅极线(第1栅极线、第3栅极线)106C上经由栅极绝缘层105形成有半导体层(第1半导体层、第3半导体层)104C。在虚拟像素(第2像素、第4像素)DPC中，在栅极线(第2栅极线、第4栅极线)106C上经由栅极绝缘膜105形成有半导体层(第2半导体层、第4半导体层)104DC。因此，接触孔CH1、CH2、CHD1、CHD2设在层间绝缘层107上。除去这些方面，变形例3的阵列基板10C与变形例1的阵列基板10A基本相同。
虚拟像素DPC并不仅由虚拟半导体层104DC形成，虚拟半导体层104DC在层间绝缘层107上形成接触孔并通过虚拟信号线109DA的金属层而被覆盖。此外，也可以是不将金属层设在层间绝缘膜上而是直接形成在半导体层上的方式。在该情况下，由于不需要形成接触孔，所以不需要扩大半导体层或金属层的端部的宽度。能够为使半导体层或金属层的宽度保持与栅极线交叉的部分的宽度而延伸的形状。
＜变形例4＞
使用图16及图17说明实施例的第4变形例(是变形例3的变形例，以下称为变形例4)。
图16是用于说明变形例4的阵列基板的俯视图，示出了布线图案。图17是图16的A-A’线处的剖视图。
变形例4的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10D。在变形例3的阵列基板10C的虚拟像素DPC中，虚拟半导体层104DC配置在虚拟信号线109DA之下，以被虚拟信号线109DA覆盖的方式延伸，并通过两处接触孔CHD1、CHD2与虚拟信号线109DA连接。另一方面，如图16及图17所示，在变形例4的阵列基板10D的虚拟像素DPD中，不具有虚拟信号线109DA及接触孔CHD1、CHD2。除去这些方面，变形例4的阵列基板10D与变形例3的阵列基板10C基本相同。没有与虚拟半导体层104DC连接的导体层，在Y方向上相邻的虚拟像素DPD之间的虚拟半导体层104DC彼此电气性分离。显示区域AA的信号线109A的间隔(间距)为d1，虚拟像素区域DA的虚拟半导体层104DC的间距为d2(＜d1)。另外，信号线109A与虚拟半导体层104DC之间的间距(d3)可以与d1相同，可以与d2相同，也可以与d1及d2均不同。
在该情况下，由于也不需要形成接触孔，所以不需要扩大半导体层的端部的宽度，而能够为使半导体层的宽度保持与栅极线交叉的部分的宽度而延伸的形状。
＜变形例5＞
使用图18及图19说明实施例的第5变形例(是变形例1的变形例，以下称为变形例5)。
图18及图19是用于说明变形例5的阵列基板的俯视图，示出了布线图案。图19是从图18除去信号线及接触孔的图案而成的俯视图。
变形例5的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10E。变形例5的阵列基板10E具有显示图像的显示区域AA、和显示区域AA之外的虚拟像素区域DA。图18及图19所示的虚拟像素区域DA是上述的第1虚拟像素区域。显示区域AA具有与变形例1的阵列基板10A相同的多个像素PIA。
虚拟像素区域DA具有多个虚拟像素(第2像素、第4像素)DPE。虚拟像素DPE具有：也在显示区域AA中延伸的栅极线106；虚拟半导体层(第2半导体层、第4半导体层)104DE；沿Y方向延伸的虚拟信号线(第2信号线、第4信号线)109DE；和将虚拟信号线109DE与虚拟半导体层104DE连接的接触孔组(第1接触孔、第2接触孔)CHG1、CHG2。虚拟半导体层104DE配置在虚拟信号线109DE之下，以被虚拟信号线109DE覆盖的方式延伸，并通过两处接触孔组CHG1、CHG2将虚拟半导体层104DE与虚拟信号线109DE连接。此外，优选虚拟半导体层104DE在俯视观察时完全被虚拟信号线109DE覆盖，但也可以是虚拟半导体层104DE没有完全被虚拟信号线109DE覆盖，可以以一部分超出的方式配置。接触孔组CHG1、CHG2各自的接触孔的间隔(d4)比变形例1的阵列基板10A的虚拟信号线109DA的间距(d2)小。与实施例、变形例1和变形例3同样地，在Y方向上相邻的虚拟像素DPE之间的虚拟信号线109DE分离。因此，在Y方向上相邻的虚拟像素DPE之间的虚拟半导体层104DE彼此电气性分离。虚拟像素DPE不具有像素PIA所具有的金属电极108和与金属电极108连接的像素电极114。显示区域AA的信号线109A的间隔(间距)为d1。另外，信号线109A与虚拟信号线109DE之间的间隔(d3’)是信号线109A的中心线与距离虚拟信号线109DE的右端为信号线109A的宽度的一半长度的位置之间的距离，可以与d1相同，可以与d2相同，也可以与d1及d2均不同。此外，图18的A-A’线处的剖视图与图15相同。
与实施例和变形例1到变形例4相比扩大了虚拟像素区域DA的虚拟信号线109DE的宽度(W1)及虚拟半导体层104DE的宽度(W2)。在此，优选W1≥W2，但并不限定于此。例如，若虚拟像素区域DA如图8所示那样地为配置有三个虚拟像素DPA的宽度，则能够使虚拟半导体层104DE的宽度(W2)为虚拟信号线109DA的间距(d2)的2倍到3倍。接触孔的数量为2倍即6个。另外，虚拟半导体层104DE的宽度(W2)与信号线109A的间距(d1)为相同程度或比其大。增加虚拟半导体层104DE的面积，将虚拟像素DPE的虚拟半导体层104DE的沟道宽度形成得比像素PIA的半导体层104的沟道宽度宽。通过增大虚拟半导体层与栅极线106的交叉面积，能够减少布局空间并进行ESD应对。此外，虚拟半导体层的宽度(W2)不需要在所有栅极线的范围内相同，也可以构成为根据容易产生静电的程度按每条栅极线使虚拟半导体层的宽度不同。另外，也能够对某栅极线使用变形例1到4，而对其他栅极线使用本变形例。另外，也能够对同一栅极线同时使用变形例1到4和本变形例。在以下的变形例中也是同样的。
＜变形例6＞
使用图20说明实施例的第6变形例(是变形例5的变形例，以下称为变形例6)。
图20是用于说明变形例6的阵列基板的俯视图，示出了布线图案。
变形例6的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10F。在变形例5的阵列基板10E的虚拟像素DPE中，虚拟半导体层104DE配置在虚拟信号线109DE之下，以被虚拟信号线109DE覆盖的方式延伸，并通过两处接触孔组CHG1、CHG2与虚拟信号线109DE连接。另一方面，如图20所示，在变形例6的阵列基板10F的虚拟像素DPF中，不具有虚拟信号线109DE及接触孔组CHG1、CHG2。除去这些方面，变形例6的阵列基板10F与变形例5的阵列基板10E基本相同。没有与虚拟半导体层104DE连接的导体层，在Y方向上相邻的虚拟像素DPF之间的虚拟半导体层104DE彼此电气性分离。此外，图20的A-A’线处的剖视图与图12相同。
与实施例和变形例1到变形例4相比扩大了虚拟像素区域DA的虚拟半导体层104DE的宽度(W2)。在此，优选W1≥W2，但并不限定于此。增加虚拟半导体层104DE的面积，将虚拟像素DPF的虚拟半导体层104DE的沟道宽度形成得比像素PIA的半导体层104的沟道宽度宽。由此，由于与栅极线106的交叉面积增大而交叉电容增加，所以能够减少布局空间并进行ESD应对。
＜变形例7＞
使用图21及图22说明实施例的第7变形例(是变形例5的变形例，以下称为变形例7)。
图21及图22是用于说明变形例7的阵列基板的俯视图，示出了布线图案。图22是从图21除去信号线及接触孔的图案而成的俯视图。
变形例7的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10G。在变形例5的阵列基板10E的像素PIA及虚拟像素DPE中，在半导体层104、104DE上经由栅极绝缘层105形成有栅极线106。另一方面，在变形例7的阵列基板10G的像素PIC中，在栅极线106C上经由栅极绝缘层105形成有半导体层104C。在虚拟像素(第2像素、第4像素)DPG中，在栅极线106C上经由栅极绝缘层105形成有半导体层(第2半导体层、第4半导体层)104DG。因此，接触孔CH1、CH2、接触孔组CHG1、CHG1设在层间绝缘层107上。除去这些方面，变形例7的阵列基板10G与变形例5的阵列基板10E基本相同。在Y方向上相邻的虚拟像素DPG之间的虚拟半导体层104DG彼此电气性分离。此外，图21的A-A’线处的剖视图与图15相同。
此外，也可以是不将金属层设在层间绝缘膜107上而是直接形成在半导体层上的方式。增加虚拟半导体层104DG的面积，将虚拟像素DPG的虚拟半导体层104DG的沟道宽度形成得比像素PIC的半导体层104C的沟道宽度宽。由此，由于与栅极线106C的交叉面积增大而交叉电容增加，所以能够减少布局空间并进行ESD应对。
＜变形例8＞
使用图23说明实施例的第8变形例(是变形例7的变形例，以下称为变形例8)。
图23是用于说明变形例8的阵列基板的俯视图，示出了布线图案。
变形例8的显示装置代替实施例的显示装置100的阵列基板10而使用以下说明的阵列基板10H。在变形例7的阵列基板10G的虚拟像素DPG中，虚拟半导体层104DG配置在虚拟信号线109DE之下，以被虚拟信号线109DE覆盖的方式延伸，并通过两处接触孔组CHG1、CHG2与虚拟信号线109DE连接。另一方面，如图23所示，在变形例8的阵列基板10H的虚拟像素DPH中，不具有虚拟信号线109DE及接触孔组CHG1、CHG2。除去这些方面，变形例8的阵列基板10H与变形例7的阵列基板10G基本相同。没有与虚拟半导体层104DG连接的导体层，在Y方向上相邻的虚拟像素DPH之间的虚拟半导体层104DG彼此电气性分离。此外，图23的A-A’线处的剖视图与图17相同。
以上，在本实施方式中，作为显示装置记载了液晶显示装置，但并不限定于液晶显示装置，也可以是有机EL型的显示装置等其他显示装置。另外，上述的变形例并不限定于分别单独使用，也可以为将各变形例适当组合的结构。例如，也可以构成为，在位于显示区域的一侧的虚拟像素区域中使用实施例或变形例1到4中的任一结构，而在显示区域的另一侧使用变形例5到8中的任一结构。另外，可以根据栅极线而使所使用的实施例或变形例不同，也可以是对一条栅极线同时使用多个实施例或变形例的方式。

Claims (20)

1.一种显示装置，其特征在于，具有：
显示区域，其具有多个像素；和
虚拟像素区域，其配置在所述显示区域的外侧，且具有多个虚拟像素，
所述像素具有：
具有第1半导体层的薄膜晶体管；
与所述薄膜晶体管的栅极连接的栅极线；和
与所述薄膜晶体管的漏极连接的信号线，
所述虚拟像素具有：
所述栅极线；
与所述栅极线交叉的第2半导体层；和
与所述栅极线交叉的虚拟信号线，
所述第2半导体层和所述虚拟信号线与在所述栅极线上相邻的虚拟像素的第2半导体层和虚拟信号线电气性分离。
2.如权利要求1所述的显示装置，其特征在于，
所述虚拟像素还具有绝缘层，
所述虚拟信号线经由所述绝缘层配置在所述第2半导体层上，
所述虚拟信号线经由多个接触孔与所述第2半导体层连接。
3.如权利要求1所述的显示装置，其特征在于，
所述虚拟信号线以在俯视观察时覆盖所述第2半导体层的方式配置。
4.如权利要求2所述的显示装置，其特征在于，
所述多个接触孔是两个接触孔，
所述两个接触孔在俯视观察时隔着所述栅极线各配置一个。
5.如权利要求4所述的显示装置，其特征在于，
所述虚拟像素在所述栅极线上配置多个。
6.如权利要求5所述的显示装置，其特征在于，
所述虚拟信号线的间隔比所述信号线的间隔窄。
7.如权利要求4所述的显示装置，其特征在于，
所述第2半导体层在与所述栅极线交叉的部分中，在与所述第1半导体层相同的层上以相同的宽度形成。
8.如权利要求4所述的显示装置，其特征在于，
所述虚拟信号线在与所述信号线相同的层上以相同的宽度形成。
9.如权利要求2所述的显示装置，其特征在于，
所述多个接触孔在俯视观察时隔着所述栅极线各配置多个。
10.如权利要求9所述的显示装置，其特征在于，
所述第2半导体层在与所述栅极线交叉的部分中，在与所述第1半导体层相同的层上以比所述第1半导体层宽的宽度形成。
11.如权利要求10所述的显示装置，其特征在于，
所述虚拟信号线在与所述信号线相同的层上以比所述信号线宽的宽度形成。
12.如权利要求1所述的显示装置，其特征在于，
所述第1半导体层及第2半导体层形成在所述栅极线的下层。
13.如权利要求1所述的显示装置，其特征在于，
所述第1半导体层及第2半导体层形成在所述栅极线的上层。
14.如权利要求1所述的显示装置，其特征在于，
所述第1半导体层及第2半导体层通过低温多晶硅或非晶硅形成。
15.如权利要求1所述的显示装置，其特征在于，
所述像素具有像素电极和公共电极。
16.一种显示装置，其特征在于，具有：
用于显示图像的第1区域，其具有多个第1像素；和
第2区域，其配置在所述第1区域的外侧，具有多个第2像素，
所述第1像素具有：
薄膜晶体管，其具有第1半导体层；
第1栅极线，其与所述薄膜晶体管的栅极连接，且沿第1方向延伸；和
第1信号线，其与所述薄膜晶体管的漏极连接，且沿与所述第1方向不同的第2方向延伸，
所述第2像素具有：
第2栅极线，其沿所述第1方向延伸；
第2信号线，其沿所述第2方向延伸；
第1绝缘层；和
第2半导体层，其经由所述第1绝缘层与所述栅极线交叉，
所述第2信号线经由第2绝缘层配置在所述第2半导体层上，
所述第2信号线经由第1接触孔及第2接触孔与所述第2半导体层连接，
所述第1接触孔及第2接触孔在俯视观察时隔着所述第2栅极线而配置，
所述第2栅极线与所述第1栅极线连接，
所述第2信号线与在所述第2方向上相邻的第2像素的第2信号线分离。
17.一种显示装置，其特征在于，具有：
用于显示图像的第1像素及第3像素；
不显示图像的第2像素，其与所述第1像素相邻地配置；和
不显示图像的第4像素，其与所述第2像素及第3像素相邻地配置，
所述第1像素具有：
第1薄膜晶体管，其具有第1半导体层；
第1栅极线，其与所述第1薄膜晶体管的栅极连接，且沿第1方向延伸；和
第1信号线，其与所述第1薄膜晶体管的漏极连接，且沿与所述第1方向不同的第2方向延伸，
所述第3像素具有：
第3薄膜晶体管，其具有第3半导体层；
第3栅极线，其与所述第3薄膜晶体管的栅极连接，且沿所述第1方向延伸；和
第3信号线，其与所述第3薄膜晶体管的漏极连接，且沿所述第2方向延伸，
所述第2像素具有：
第2栅极线，其沿所述第1方向延伸；
第2信号线，其沿所述第2方向延伸；
第1绝缘层；和
第2半导体层，其经由所述第1绝缘层与所述第2栅极线交叉，
所述第4像素具有：
第4栅极线，其沿所述第1方向延伸；
第4信号线，其沿所述第2方向延伸；
所述第1绝缘层；和
第4半导体层，其经由所述第1绝缘层与所述第4栅极线交叉，
所述第2信号线经由第2绝缘层配置在所述第2半导体层上，
所述第2信号线经由第1接触孔及第2接触孔与所述第2半导体层连接，
所述第1接触孔及第2接触孔在俯视观察时隔着所述第2栅极线而配置，
所述第4信号线经由第2绝缘层配置在所述第4半导体层上，
所述第4信号线经由第3接触孔及第4接触孔与所述第4半导体层连接，
所述第3接触孔及第4接触孔在俯视观察时隔着所述第4栅极线而配置，
所述第1栅极线与第2栅极线连接，
所述第3栅极线与第4栅极线连接，
所述第1信号线与第3信号线连接，
所述第2信号线与第4信号线分离。
18.如权利要求17所述的显示装置，其特征在于，
所述第2信号线以在俯视观察时覆盖所述第2半导体层的方式配置，
所述第4信号线以在俯视观察时覆盖所述第4半导体层的方式配置。
19.如权利要求17所述的显示装置，其特征在于，
与所述第2栅极线交叉的部分的所述第3半导体层以相同的宽度形成在和与所述第1栅极线交叉的部分的所述第1半导体层相同的层上，
与所述第4栅极线交叉的部分的所述第4半导体层以相同的宽度形成在和与所述第3栅极线交叉的部分的所述第3半导体层相同的层上。
20.如权利要求17所述的显示装置，其特征在于，
所述第1信号线、第2信号线、第3信号线及第4信号线分别以相同的宽度形成在相同的层上。
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