CN113437086A - 阵列基板及其制造方法和显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- 239000004973 liquid crystal related substance Substances 0.000 claims description 3
- 239000010409 thin film Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- HKBLLJHFVVWMTK-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti].[Ti] HKBLLJHFVVWMTK-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 244000062793 Sorghum vulgare Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 235000019713 millet Nutrition 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本申请提供一种阵列基板及其制造方法和显示装置，其中，阵列基板包括：显示区域以及围绕于显示区域的非显示区域；非显示区域设置有多条数据走线和多条扫描走线，多条扫描走线与多条数据走线相互绝缘，且具有至少一个交叠区域；其中，与扫描走线交叠设置的数据走线包括第一线段和第二线段，第二线段位于数据走线与扫描走线的交叠区域，第二线段的一端通过第一跳线结构与显示区域的数据线电性连接，第二线段的另一端通过第二跳线结构与第一线段的其中一端电性连接，第一线段的另一端与数据驱动电路连接。在本申请提供的阵列基板及其制造方法和显示装置中，通过在数据走线与扫描走线的交叠区域采用转接孔跳线设计，实现ESD的有效防护。
Description
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制造方法和显示装置。
背景技术
低温多晶硅(LowTemperature Poly-silicon，简称LTPS)显示装置具有高分辨率、高迁移率、低功耗等诸多优点，已成为了目前平板显示产品中的明星产品，被广泛应用在例如苹果、三星、华为、小米、魅族等各大手机及平板电脑上。
目前，LTPS阵列基板的工艺设计比较复杂，通常需要在衬底上制备8层以上的功能膜层。在制造过程中发现，上下层金属交叠区域非常容易发生静电放电问题(Electro-Static discharge，简称ESD)，已经严重影响产品良率。
为此，在现有的LTPS阵列基板的工艺设计中，一般在驱动电路与测试焊盘(testpad)之间连接一个大电阻，进行ESD防护。然而，这种大电阻ESD设计，只有一道ESD防护设计，防护能力不足。当基板上累积的静电过高时，大电阻会被ESD炸伤，导致产品异常。而且，由于测试焊盘(test pad)及其连接点制作完成之时，显示区域(AA区)的部分金属层也已制作完成，Array制程中发生的ESD可直接通往AA区，造成AA区被ESD炸伤。
发明内容
有鉴于此，本申请提供一种阵列基板及其制造方法和显示装置，以解决现有的低温多晶硅阵列基板的制程中由于ESD问题高发而导致产品良率下降的问题。
为解决上述技术问题，本发明提供的一种阵列基板，所述阵列基板包括：显示区域以及围绕于所述显示区域的非显示区域；
所述显示区域设置有多条扫描线和多条数据线，所述多条扫描线与所述多条数据线交叉排列且相互绝缘；
所述非显示区域设置有多条数据走线和多条扫描走线，所述多条扫描走线与所述多条数据走线相互绝缘，且具有至少一个交叠区域；
其中，与扫描走线交叠设置的数据走线包括第一线段和第二线段，所述第二线段位于数据走线与扫描走线的交叠区域，所述第二线段的一端通过第一跳线结构与所述显示区域的数据线电性连接，所述第二线段的另一端通过第二跳线结构与所述第一线段的其中一端电性连接。
可选的，在所述的阵列基板中，所述多条数据走线与所述多条数据线一一对应并电性连接，所述多条扫描走线与所述多条扫描线一一对应并电性连接。
可选的，在所述的阵列基板中，所述扫描走线与所述扫描线同层设置，所述第一跳线结构、第二跳线结构与所述数据线同层设置。
可选的，在所述的阵列基板中，还包括：扫描驱动电路，所述扫描驱动电路与所述多条扫描走线连接，用于提供扫描驱动信号。
可选的，在所述的阵列基板中，所述阵列基板为低温多晶硅阵列基板。
本发明还提供一种阵列基板的制造方法，所述阵列基板的制造方法包括：
提供一衬底，并在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成第一金属层，并图形化所述第一金属层以分别形成扫描线和扫描走线；
在所述扫描线和扫描走线上形成第二绝缘层；
在所述第二绝缘层上形成第二金属层，并图形化所述第二金属层以形成数据走线，所述数据走线包括第一段和第二段，所述第二段设置于所述数据走线与所述扫描走线的交叠区域；
在所述数据走线上形成第三绝缘层，并在所述第三绝缘层中形成接触孔，所述接触孔贯穿所述第三绝缘层并暴露出所述第一段的一端和第二段的两端；以及
在所述第三绝缘层和暴露出的第一段和第二段上形成第三金属层，并图形化所述第三金属层以分别形成第一跳线结构、第二跳线结构和数据线。
可选的，在所述的阵列基板的制造方法中，所述第一金属层和所述第二金属层采用的材料均为钼。
可选的，在所述的阵列基板的制造方法中，所述第三金属层采用的材料为钛铝钛。
本发明还提供一种显示装置，所述显示装置板包括如上所述的阵列基板。
可选的，在所述的显示装置中，所述显示装置为液晶显示装置或者有机发光显示装置。
在本发明提供的阵列基板及其制造方法和显示装置中，通过在数据走线与扫描走线的交叠区域采用转接孔跳线设计，实现ESD的有效防护。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本发明实施例的阵列基板的俯视图；
图2示出了本发明实施例的阵列基板的部分剖面图；
图3示出了本发明另一实施例的阵列基板的俯视图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式。相反，提供这些实施方式使得本申请将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。
请结合参考图1和图2，其为本发明实施例的阵列基板的结构示意图。如图1和图2所示，所述阵列基板100包括：显示区域AA以及围绕于所述显示区域的非显示区域GEOA；所述显示区域AA设置有多条扫描线(S1至Sn)和多条数据线(D1至Dn)，所述多条扫描线与所述多条数据线交叉排列且相互绝缘；所述非显示区域GEOA设置有多条数据走线14和多条扫描走线12，所述多条扫描走线12与所述多条数据走线14相互绝缘，且具有至少一个交叠区域；其中，与扫描走线交叠设置的数据走线14包括第一线段14a和第二线段14b，所述第二线段14b位于数据走线14与扫描走线的交叠区域，所述第二线段14b的一端通过第一跳线结构16a与所述显示区域的数据线电性连接，所述第二线段14b的另一端通过第二跳线结构16b与所述第一线段14a的其中一端电性连接，所述第一线段14a的另一端与数据驱动电路20连接。
具体的，所述显示区域AA中的多条扫描线(S1至Sn)和多条数据线(D1至Dn)交叉排列定义出多个呈矩阵排列的像素，所述多条扫描线(S1至Sn)与所述多条数据线(D1至Dn)相互绝缘，所述多条扫描线(S1至Sn)用于提供扫描信号，所述多条的数据线(D1至Dn)用于提供数据信号。
本实施例中，所述阵列基板100为圆形结构，所述多条扫描线(S1至Sn)均为横向平行等距设置，所述多条的数据线(D1至Dn)均为纵向平行等距设置。
请继续参考图1，所述非显示区域GEOA设置有多条数据走线和多条扫描走线，所述多条数据走线与所述多条数据线(D1至Dn)一一对应并电性连接，所述多条扫描走线与所述多条扫描线(S1至Sn)一一对应并电性连接。出于简洁的目的，图1仅示出了其中一条最长的数据走线14，所述数据走线14的一端与数据驱动电路20连接，所述数据走线14的另一端沿着四分之一的圆形边缘延伸，之后横跨所述非显示区域GEOA延伸至显示区域AA，所述数据走线14与所述非显示区域GEOA至少一条扫描走线12存在交叠区域，为简洁，图1也仅示出了其中一条扫描走线12。
请参考图3，其为本发明另一实施例的阵列基板的俯视图。如图3所示，另一实施例提供的阵列基板200为圆角矩形结构，所述阵列基板200的显示区域AA设置有多条扫描线(S1至Sn)和多条数据线(D1至Dn)，非显示区域GEOA设置有多条数据走线和多条扫描走线，出于简洁的目的，图3仅示出了其中两条最长的数据走线14，所述数据走线14的一端与数据驱动电路20连接，所述数据走线14的另一端横跨所述非显示区域GEOA延伸至显示区域AA，所述数据走线14与所述非显示区域GEOA至少一条扫描走线12存在交叠区域，同样为了简洁，图1也仅示出了其中一条扫描走线12。
本领域技术人员应理解，所述非显示区域GEOA中有多条数据走线14与扫描走线12与存在交叠区域，每一条数据走线14也不止与一条扫描走线12存在交叠区域。
请继续参考图1和图2，所述数据走线14包括间隔设置的第一线段14a和第二线段14b，所述第二线段14b位于数据走线14与扫描走线的交叠区域，所述第二线段14b的一端通过第一跳线结构16a与所述显示区域AA的数据线电性连接，所述第二线段14b的另一端通过第二跳线结构16b与所述第一线段14a的其中一端电性连接，所述第一线段14a的另一端与数据驱动电路20连接。
发明人研究发现，上层金属与下层金属交叠的区域非常容易发生ESD问题。此外，走线的长度越长，越容易累积电荷，因此更容易发生ESD问题。而在现有的阵列基板中，部分数据走线比较长，这些数据走线从非显示区域GEOA延伸进入显示区域AA的过程中，必然会与扫描走线交叠，因此ESD问题频发。在本实施例提供的阵列基板100中，数据走线14与扫描走线12的交叠区域采用转接孔跳线设计，这种设计能够对ESD进行有效地防护。
本实施例中，所述数据驱动电路20设置于所述阵列基板100之外，所述阵列基板100上的多条数据走线与外部的数据驱动电路连接，所述数据驱动电路用于提供数据驱动信号。
本实施例中，所述阵列基板100还包括扫描驱动电路(图中未示出)，所述扫描驱动电路与所述多条扫描走线连接，用于提供扫描驱动信号。
相应的，本实施例还提供了一种阵列基板的制造方法。请参考图2，阵列基板的制造方法包括：
步骤一、提供一衬底10，并在所述衬底10上形成第一绝缘层11；
步骤二、在所述第一绝缘层11上形成第一金属层，并图形化所述第一金属层以分别形成扫描线(图中未示出)和扫描走线12；
步骤三、在所述扫描线和扫描走线12上形成第二绝缘层13；
步骤四、在所述第二绝缘层13上形成第二金属层，并图形化所述第二金属层以形成数据走线14，所述数据走线14包括第一线段14a和第二线段14b，所述第二线段14b设置于所述数据走线14与所述扫描走线12的交叠区域；
步骤五、在所述数据走线14上形成第三绝缘层15，并在所述第三绝缘层中形成接触孔，所述接触孔贯穿所述第三绝缘层并暴露出所述第一线段14a的一端和第二线段14b的两端；以及
步骤六、在所述第三绝缘层15和暴露出的第一线段14a和第二线段14b上形成第三金属层，并图形化所述第三金属层以分别形成第一跳线结构16a、第二跳线结构16b和数据线(图中未示出)。
具体的，在步骤五中形成了接触孔，所述接触孔布置于所述数据走线14上，并暴露出所述第一线段14a的一端和第二线段14b的两端，以便于所述数据走线14的第一线段14a和第二线段14b与后续形成的跳线结构连接。其中，接触孔的制备工艺可以采用现有的图形化工艺和刻蚀工艺。
在步骤六中，形成了第一跳线结构16a和第二跳线结构16b。所述第一跳线结构16a用于连接数据走线14的第一线段14a和第二线段14b，所述第二跳线结构16b用于连接所述非显示区域GEOA的数据走线14与所述显示区域AA的数据线。
在步骤六之后，按照现有的工艺继续进行下一个制程，直至完成阵列制程(即Array制程)。
本实施例中，所述阵列基板为低温多晶硅阵列基板，即所述衬底10上形成有多个呈阵列方式排列的薄膜晶体管，所述薄膜晶体管的有源层由低温多晶硅制成。
本实施例中，所述衬底10的材质为透明玻璃，所述第一绝缘层11的材质为氧化硅或者氮化硅，所述第二绝缘层13的材质为氮化硅，所述第三绝缘层15的材质采用氮化硅与氧化硅的组合。所述第一金属层的材质为钼，所述第一金属层用于形成非显示区域的扫描走线12、显示区域AA的扫描线(图中未示出)和薄膜晶体管的栅极(图中未示出)。所述第二金属层的材质为钼，所述第二金属层用于形成非显示区域GEOA的数据走线14。所述第三金属层的材质为钛铝钛，所述第三金属层用于形成显示区域AA的数据线(图中未示出)以及薄膜晶体管的源极和漏极(图中未示出)。
本实施例中，所述非显示区域GEOA的扫描走线12与所述显示区域AA的扫描线同层设置。所述非显示区域GEOA的第一跳线结构16a和第二跳线结构16b与所述显示区域AA的数据线同层设置。
相应的，本实施例还提供了一种显示装置，所述显示装置包括如上所述的阵列基板。具体请参考上文，此处不再赘述。
需要说明的是，所述显示装置可以是任何现有的平板显示器件，包括液晶显示器件(Liquid Crystal Display，简称LCD)、有机发光显示器件(Organic Light EmittingDisplay，简称OLED)等，在此不做具体限定。
上述附图仅仅是示意性地示出本发明提供的阵列基板。为了清楚起见，简化上述各图中的元件形状、元件数量并省略部分元件，本领域技术人员可以根据实际需求进行变化，这些变化都在本发明的保护范围内，在此不予赘述。
综上，本发明提供的阵列基板及其制造方法和显示装置，通过在数据走线与扫描走线的交叠区域采用转接孔跳线设计，实现ESD的有效防护。
以上内容是结合具体的优选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。
Claims (10)
1.一种阵列基板，其特征在于，包括：显示区域以及围绕于所述显示区域的非显示区域；
所述显示区域设置有多条扫描线和多条数据线，所述多条扫描线与所述多条数据线交叉排列且相互绝缘；
所述非显示区域设置有多条数据走线和多条扫描走线，所述多条扫描走线与所述多条数据走线相互绝缘，且具有至少一个交叠区域；
其中，与扫描走线交叠设置的数据走线包括第一线段和第二线段，所述第二线段位于数据走线与扫描走线的交叠区域，所述第二线段的一端通过第一跳线结构与所述显示区域的数据线电性连接，所述第二线段的另一端通过第二跳线结构与所述第一线段的其中一端电性连接。
2.如权利要求1所述的阵列基板，其特征在于，所述多条数据走线与所述多条数据线一一对应并电性连接，所述多条扫描走线与所述多条扫描线一一对应并电性连接。
3.如权利要求1所述的阵列基板，其特征在于，所述扫描走线与所述扫描线同层设置，所述第一跳线结构、第二跳线结构与所述数据线同层设置。
4.如权利要求1所述的阵列基板，其特征在于，还包括：扫描驱动电路，所述扫描驱动电路与所述多条扫描走线连接，用于提供扫描驱动信号。
5.如权利要求1所述的阵列基板，其特征在于，所述阵列基板为低温多晶硅阵列基板。
6.一种阵列基板的制造方法，其特征在于，包括：
提供一衬底，并在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成第一金属层，并图形化所述第一金属层以分别形成扫描线和扫描走线；
在所述扫描线和扫描走线上形成第二绝缘层；
在所述第二绝缘层上形成第二金属层，并图形化所述第二金属层以形成数据走线，所述数据走线包括第一段和第二段，所述第二段设置于所述数据走线与所述扫描走线的交叠区域；
在所述数据走线上形成第三绝缘层，并在所述第三绝缘层中形成接触孔，所述接触孔贯穿所述第三绝缘层并暴露出所述第一段的一端和第二段的两端；以及
在所述第三绝缘层和暴露出的第一段和第二段上形成第三金属层，并图形化所述第三金属层以分别形成第一跳线结构、第二跳线结构和数据线。
7.如权利要求5所述的阵列基板，其特征在于，所述第一金属层和所述第二金属层采用的材料均为钼。
8.如权利要求5所述的阵列基板，其特征在于，所述第三金属层采用的材料为钛铝钛。
9.一种显示装置，其特征在于，包括：如权利要求1至5所述的阵列基板。
10.如权利要求9所述的阵列基板的制造方法，其特征在于，所述显示装置为液晶显示装置或者有机发光显示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010192614.XA CN113437086A (zh) | 2020-03-18 | 2020-03-18 | 阵列基板及其制造方法和显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010192614.XA CN113437086A (zh) | 2020-03-18 | 2020-03-18 | 阵列基板及其制造方法和显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113437086A true CN113437086A (zh) | 2021-09-24 |
Family
ID=77752384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010192614.XA Pending CN113437086A (zh) | 2020-03-18 | 2020-03-18 | 阵列基板及其制造方法和显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113437086A (zh) |
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