JPH08237097A - アナログ電圧切替回路 - Google Patents
アナログ電圧切替回路Info
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- JPH08237097A JPH08237097A JP3663995A JP3663995A JPH08237097A JP H08237097 A JPH08237097 A JP H08237097A JP 3663995 A JP3663995 A JP 3663995A JP 3663995 A JP3663995 A JP 3663995A JP H08237097 A JPH08237097 A JP H08237097A
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- digital signal
- analog signal
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Abstract
(57)【要約】
【目的】 集積回路のパターン設計が容易で、回路規模
を小さくできるアナログ電圧切替回路を提供する。 【構成】 デジタル信号Ｄ2 Ｄ1 Ｄ0 に応じて導通・遮
断がそれぞれ制御されるアナログ信号スイッチ素子１
１，１２，１３をカスケード接続したアナログ信号スイ
ッチ回路１７と、反転デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0
に応じて導通・遮断がそれぞれ制御されるアナログスイ
ッチ素子１４，１５，１６を並列接続したアナログ信号
スイッチ回路１８とを有している。そして、アナログ信
号スイッチ回路１７，１８の一端どうしを共通接続し、
アナログ信号スイッチ回路１７の他端をアナログ入力電
圧ＶIN1 の入力端とし、アナログ信号スイッチ回路１８
の他端を第２のアナログ入力電圧ＶIN2 の入力端とし、
アナログ信号スイッチ回路１７，１８の一端をアナログ
出力電圧ＶOUT の出力端としている。
を小さくできるアナログ電圧切替回路を提供する。 【構成】 デジタル信号Ｄ2 Ｄ1 Ｄ0 に応じて導通・遮
断がそれぞれ制御されるアナログ信号スイッチ素子１
１，１２，１３をカスケード接続したアナログ信号スイ
ッチ回路１７と、反転デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0
に応じて導通・遮断がそれぞれ制御されるアナログスイ
ッチ素子１４，１５，１６を並列接続したアナログ信号
スイッチ回路１８とを有している。そして、アナログ信
号スイッチ回路１７，１８の一端どうしを共通接続し、
アナログ信号スイッチ回路１７の他端をアナログ入力電
圧ＶIN1 の入力端とし、アナログ信号スイッチ回路１８
の他端を第２のアナログ入力電圧ＶIN2 の入力端とし、
アナログ信号スイッチ回路１７，１８の一端をアナログ
出力電圧ＶOUT の出力端としている。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＴＦＴマトリ
クスカラー液晶パネルを駆動する液晶ドライバに内蔵さ
れ、各色のデジタルカラー画像信号等のデジタル信号に
応じたアナログ電圧を出力するデジタル・アナログ変換
器に与える基準電圧を切り替えるアナログ電圧切替回路
に関するものである。
クスカラー液晶パネルを駆動する液晶ドライバに内蔵さ
れ、各色のデジタルカラー画像信号等のデジタル信号に
応じたアナログ電圧を出力するデジタル・アナログ変換
器に与える基準電圧を切り替えるアナログ電圧切替回路
に関するものである。
【０００２】
【従来の技術】図２にカラー液晶パネルを駆動する液晶
ドライバに内蔵されて各色のデジタルカラー信号に応じ
たアナログ電圧を出力する従来のデジタル・アナログ変
換装置のブロック図を示す。このデジタル・アナログ変
換装置は、例えば各色６ビットのデジタルカラー画像信
号（デジタル信号）を画素毎にアナログ電圧に変換して
容量負荷である液晶パネルの各画素に加えることによ
り、階調表示を行うものであるが、６ビットのデジタル
信号を一つのデジタル・アナログ変換器でアナログ電圧
に変換するのではなく、図２に示すように、６ビットの
デジタル信号Ｄ5 Ｄ 4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 を上位３ビット
のデジタル信号Ｄ5 Ｄ4 Ｄ3 と下位３ビットのデジタル
信号Ｄ2 Ｄ1 Ｄ0 とに分け、デジタル・アナログ変換を
２段に行う構成としている。
ドライバに内蔵されて各色のデジタルカラー信号に応じ
たアナログ電圧を出力する従来のデジタル・アナログ変
換装置のブロック図を示す。このデジタル・アナログ変
換装置は、例えば各色６ビットのデジタルカラー画像信
号（デジタル信号）を画素毎にアナログ電圧に変換して
容量負荷である液晶パネルの各画素に加えることによ
り、階調表示を行うものであるが、６ビットのデジタル
信号を一つのデジタル・アナログ変換器でアナログ電圧
に変換するのではなく、図２に示すように、６ビットの
デジタル信号Ｄ5 Ｄ 4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 を上位３ビット
のデジタル信号Ｄ5 Ｄ4 Ｄ3 と下位３ビットのデジタル
信号Ｄ2 Ｄ1 Ｄ0 とに分け、デジタル・アナログ変換を
２段に行う構成としている。
【０００３】つまり、このデジタル・アナログ変換装置
は、図２に示すように、外部から１１種類の電圧Ｖ0 〜
Ｖ10（Ｖ0 ＜Ｖ1 ＜Ｖ2 ＜‥‥‥＜Ｖ9 ＜Ｖ10）をデジ
タル・アナログ変換のための基準電圧として入力してい
る。この場合、各電圧Ｖ1 〜Ｖ10は、Ｖ2 −Ｖ1 ＝Ｖ3
−Ｖ2 ＝Ｖ4 −Ｖ3 ＝Ｖ5 −Ｖ4 ＝Ｖ6 −Ｖ5 ＝Ｖ7−
Ｖ6 ＝Ｖ8 −Ｖ7 ＝Ｖ9 −Ｖ8 であり、Ｖ1 −Ｖ0 ＞Ｖ
2 −Ｖ1 で、Ｖ10−Ｖ 9 ＞Ｖ9 −Ｖ8 である。
は、図２に示すように、外部から１１種類の電圧Ｖ0 〜
Ｖ10（Ｖ0 ＜Ｖ1 ＜Ｖ2 ＜‥‥‥＜Ｖ9 ＜Ｖ10）をデジ
タル・アナログ変換のための基準電圧として入力してい
る。この場合、各電圧Ｖ1 〜Ｖ10は、Ｖ2 −Ｖ1 ＝Ｖ3
−Ｖ2 ＝Ｖ4 −Ｖ3 ＝Ｖ5 −Ｖ4 ＝Ｖ6 −Ｖ5 ＝Ｖ7−
Ｖ6 ＝Ｖ8 −Ｖ7 ＝Ｖ9 −Ｖ8 であり、Ｖ1 −Ｖ0 ＞Ｖ
2 −Ｖ1 で、Ｖ10−Ｖ 9 ＞Ｖ9 −Ｖ8 である。
【０００４】アナログ電圧切替回路３Ａは、電圧Ｖ9 と
電圧Ｖ10とを下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0
に従って何れか一方を選択して出力する。同様に、アナ
ログ電圧切替回路３Ｂは、電圧Ｖ1 と電圧Ｖ0 とを下位
３ビットのデジタル信号Ｄ2Ｄ1 Ｄ0 の反転デジタル信
号／Ｄ2 ／Ｄ1 ／Ｄ0 （／は反転を意味する）に従って
何れか一方を選択して出力する。
電圧Ｖ10とを下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0
に従って何れか一方を選択して出力する。同様に、アナ
ログ電圧切替回路３Ｂは、電圧Ｖ1 と電圧Ｖ0 とを下位
３ビットのデジタル信号Ｄ2Ｄ1 Ｄ0 の反転デジタル信
号／Ｄ2 ／Ｄ1 ／Ｄ0 （／は反転を意味する）に従って
何れか一方を選択して出力する。
【０００５】そして、２台のアナログ電圧切替回路３
Ａ，３Ｂから出力される電圧と電圧Ｖ 2 〜Ｖ8 との何れ
か２個を、初段のデジタル・アナログ変換機能を有する
アナログ電圧切替回路１が、上位３ビットのデジタル信
号Ｄ5 Ｄ4 Ｄ3 に従って選択してアナログ電圧ＶA ，Ｖ
B として出力し、次段の容量型のデジタル・アナログ変
換器２に上側基準電圧ＶREFAおよび下側基準電圧ＶREFB
としてそれぞれ供給することになる。
Ａ，３Ｂから出力される電圧と電圧Ｖ 2 〜Ｖ8 との何れ
か２個を、初段のデジタル・アナログ変換機能を有する
アナログ電圧切替回路１が、上位３ビットのデジタル信
号Ｄ5 Ｄ4 Ｄ3 に従って選択してアナログ電圧ＶA ，Ｖ
B として出力し、次段の容量型のデジタル・アナログ変
換器２に上側基準電圧ＶREFAおよび下側基準電圧ＶREFB
としてそれぞれ供給することになる。
【０００６】そして、上記２つのアナログ電圧ＶA ，Ｖ
B が上側基準電圧ＶREFAおよび下側基準電圧ＶREFBとし
て入力される３ビットの容量型のデジタル・アナログ変
換器２が下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 に従
ってアナログ電圧を出力し、このアナログ電圧が容量負
荷である液晶パネル等に加えられる。デジタル・アナロ
グ変換器２は、上側基準電圧ＶREFAおよび下側基準電圧
ＶRE FBを入力として、下位３ビットのデジタル信号Ｄ2
Ｄ1 Ｄ0 をデジタル入力とするデジタル・アナログ変換
動作を行い、上側基準電圧ＶREFAおよび下側基準電圧Ｖ
REFBの間の電圧範囲を８等分し、下位３ビットのデジタ
ル信号Ｄ2 Ｄ1 Ｄ0 に応じた電圧をアナログ電圧ＶC と
して出力し、このアナログ電圧ＶC は６ビットデジタル
信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 に対応した値となる。
B が上側基準電圧ＶREFAおよび下側基準電圧ＶREFBとし
て入力される３ビットの容量型のデジタル・アナログ変
換器２が下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 に従
ってアナログ電圧を出力し、このアナログ電圧が容量負
荷である液晶パネル等に加えられる。デジタル・アナロ
グ変換器２は、上側基準電圧ＶREFAおよび下側基準電圧
ＶRE FBを入力として、下位３ビットのデジタル信号Ｄ2
Ｄ1 Ｄ0 をデジタル入力とするデジタル・アナログ変換
動作を行い、上側基準電圧ＶREFAおよび下側基準電圧Ｖ
REFBの間の電圧範囲を８等分し、下位３ビットのデジタ
ル信号Ｄ2 Ｄ1 Ｄ0 に応じた電圧をアナログ電圧ＶC と
して出力し、このアナログ電圧ＶC は６ビットデジタル
信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 に対応した値となる。
【０００７】ここで、アナログ電圧切替回路３Ａ，３Ｂ
とアナログ電圧切替回路１について詳しく説明する。ア
ナログ電圧切替回路３Ａは、下位３ビットのデジタル信
号Ｄ2 Ｄ1 Ｄ0 が“１１１”のときに電圧Ｖ10を選択出
力し、下位３ビットのデジタル信号Ｄ2 Ｄ1Ｄ0 が“１
１１”以外のときに電圧Ｖ9 を選択出力する。
とアナログ電圧切替回路１について詳しく説明する。ア
ナログ電圧切替回路３Ａは、下位３ビットのデジタル信
号Ｄ2 Ｄ1 Ｄ0 が“１１１”のときに電圧Ｖ10を選択出
力し、下位３ビットのデジタル信号Ｄ2 Ｄ1Ｄ0 が“１
１１”以外のときに電圧Ｖ9 を選択出力する。
【０００８】アナログ電圧切替回路３Ｂは、下位３ビッ
トのデジタル信号Ｄ2 Ｄ1 Ｄ0 の反転デジタル信号／Ｄ
2 ／Ｄ1 ／Ｄ0 が“１１１”のときに電圧Ｖ0 を選択出
力し、反転デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 が“１１
１”以外のときに電圧Ｖ1 を選択出力する。アナログ電
圧切替回路１は、上位３ビットのデジタル信号Ｄ5 Ｄ4
Ｄ3 が“１１１”のときは、アナログ電圧切替回路３Ａ
の出力（Ｖ9 またはＶ10）をアナログ電圧ＶA として出
力し、電圧Ｖ8 をアナログ電圧ＶB として出力する。こ
こで、下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 が“１
１１”のときは、アナログ電圧切替回路３Ａの出力電圧
がＶ10であり、デジタル・アナログ変換器２の上側基準
電圧ＶREFAおよび下側基準電圧ＶREFBがそれぞれ電圧Ｖ
10，Ｖ8 となり、デジタル・アナログ変換器２のアナロ
グ出力電圧ＶC は略Ｖ10（Ｖ10よりやや低い値）とな
る。下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 が“１１
１”以外のときは、アナログ電圧切替回路３Ａの出力電
圧がＶ9 であり、デジタル・アナログ変換器２の上側基
準電圧ＶREFAおよび下側基準電圧ＶREFBがＶ9 ，Ｖ8 と
なり、デジタル・アナログ変換器２のアナログ出力電圧
ＶC は電圧Ｖ8 ，Ｖ9 間における下位３ビットのデジタ
ル信号Ｄ2 Ｄ1 Ｄ0 に応じた値となる。
トのデジタル信号Ｄ2 Ｄ1 Ｄ0 の反転デジタル信号／Ｄ
2 ／Ｄ1 ／Ｄ0 が“１１１”のときに電圧Ｖ0 を選択出
力し、反転デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 が“１１
１”以外のときに電圧Ｖ1 を選択出力する。アナログ電
圧切替回路１は、上位３ビットのデジタル信号Ｄ5 Ｄ4
Ｄ3 が“１１１”のときは、アナログ電圧切替回路３Ａ
の出力（Ｖ9 またはＶ10）をアナログ電圧ＶA として出
力し、電圧Ｖ8 をアナログ電圧ＶB として出力する。こ
こで、下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 が“１
１１”のときは、アナログ電圧切替回路３Ａの出力電圧
がＶ10であり、デジタル・アナログ変換器２の上側基準
電圧ＶREFAおよび下側基準電圧ＶREFBがそれぞれ電圧Ｖ
10，Ｖ8 となり、デジタル・アナログ変換器２のアナロ
グ出力電圧ＶC は略Ｖ10（Ｖ10よりやや低い値）とな
る。下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 が“１１
１”以外のときは、アナログ電圧切替回路３Ａの出力電
圧がＶ9 であり、デジタル・アナログ変換器２の上側基
準電圧ＶREFAおよび下側基準電圧ＶREFBがＶ9 ，Ｖ8 と
なり、デジタル・アナログ変換器２のアナログ出力電圧
ＶC は電圧Ｖ8 ，Ｖ9 間における下位３ビットのデジタ
ル信号Ｄ2 Ｄ1 Ｄ0 に応じた値となる。
【０００９】また、上位３ビットのデジタル信号Ｄ5 Ｄ
4 Ｄ3 が“１１０”のときは、電圧Ｖ8 をアナログ電圧
ＶA として出力し、電圧Ｖ7 をアナログ電圧ＶB として
出力する。このとき、デジタル・アナログ変換器２の上
側基準電圧ＶREFAおよび下側基準電圧ＶREFBがＶ8 ，Ｖ
7 となり、デジタル・アナログ変換器２のアナログ出力
電圧ＶC は電圧Ｖ7 ，Ｖ8 間における下位３ビットのデ
ジタル信号Ｄ2 Ｄ1 Ｄ 0 に応じた値となる。
4 Ｄ3 が“１１０”のときは、電圧Ｖ8 をアナログ電圧
ＶA として出力し、電圧Ｖ7 をアナログ電圧ＶB として
出力する。このとき、デジタル・アナログ変換器２の上
側基準電圧ＶREFAおよび下側基準電圧ＶREFBがＶ8 ，Ｖ
7 となり、デジタル・アナログ変換器２のアナログ出力
電圧ＶC は電圧Ｖ7 ，Ｖ8 間における下位３ビットのデ
ジタル信号Ｄ2 Ｄ1 Ｄ 0 に応じた値となる。
【００１０】同様にして、上位３ビットのデジタル信号
Ｄ5 Ｄ4 Ｄ3 が“１０１”のときは、電圧Ｖ7 をアナロ
グ電圧ＶA として出力し、電圧Ｖ6 をアナログ電圧ＶB
として出力し、上位３ビットのデジタル信号Ｄ5 Ｄ4 Ｄ
3 が“１００”のときは、電圧Ｖ6 をアナログ電圧ＶA
として出力し、電圧Ｖ5 をアナログ電圧ＶB として出力
し、上位３ビットのデジタル信号Ｄ5 Ｄ4 Ｄ3 が“０１
１”のときは、電圧Ｖ 5 をアナログ電圧ＶA として出力
し、電圧Ｖ4 をアナログ電圧ＶB として出力し、上位３
ビットのデジタル信号Ｄ5 Ｄ4 Ｄ3 が“０１０”のとき
は、電圧Ｖ4 をアナログ電圧ＶA として出力し、電圧Ｖ
3 をアナログ電圧ＶB として出力し、上位３ビットのデ
ジタル信号Ｄ5 Ｄ4 Ｄ3 が“００１”のときは、電圧Ｖ
3 をアナログ電圧ＶA として出力し、電圧Ｖ2 をアナロ
グ電圧ＶB として出力する。そして、デジタル・アナロ
グ変換器２のアナログ出力電圧ＶC は、電圧Ｖ6 ，Ｖ7
間、電圧Ｖ5 ，Ｖ6 間、電圧Ｖ4 ，Ｖ5 間、電圧Ｖ3 ，
Ｖ4 間、電圧Ｖ2 ，Ｖ3 間において、下位３ビットのデ
ジタル信号Ｄ2 Ｄ1 Ｄ0 に応じた値となる。
Ｄ5 Ｄ4 Ｄ3 が“１０１”のときは、電圧Ｖ7 をアナロ
グ電圧ＶA として出力し、電圧Ｖ6 をアナログ電圧ＶB
として出力し、上位３ビットのデジタル信号Ｄ5 Ｄ4 Ｄ
3 が“１００”のときは、電圧Ｖ6 をアナログ電圧ＶA
として出力し、電圧Ｖ5 をアナログ電圧ＶB として出力
し、上位３ビットのデジタル信号Ｄ5 Ｄ4 Ｄ3 が“０１
１”のときは、電圧Ｖ 5 をアナログ電圧ＶA として出力
し、電圧Ｖ4 をアナログ電圧ＶB として出力し、上位３
ビットのデジタル信号Ｄ5 Ｄ4 Ｄ3 が“０１０”のとき
は、電圧Ｖ4 をアナログ電圧ＶA として出力し、電圧Ｖ
3 をアナログ電圧ＶB として出力し、上位３ビットのデ
ジタル信号Ｄ5 Ｄ4 Ｄ3 が“００１”のときは、電圧Ｖ
3 をアナログ電圧ＶA として出力し、電圧Ｖ2 をアナロ
グ電圧ＶB として出力する。そして、デジタル・アナロ
グ変換器２のアナログ出力電圧ＶC は、電圧Ｖ6 ，Ｖ7
間、電圧Ｖ5 ，Ｖ6 間、電圧Ｖ4 ，Ｖ5 間、電圧Ｖ3 ，
Ｖ4 間、電圧Ｖ2 ，Ｖ3 間において、下位３ビットのデ
ジタル信号Ｄ2 Ｄ1 Ｄ0 に応じた値となる。
【００１１】また、上位３ビットのデジタル信号Ｄ5 Ｄ
4 Ｄ3 が“０００”のときは、電圧Ｖ2 をアナログ電圧
ＶA として出力し、アナログ電圧切替回路３Ｂの出力
（Ｖ1またはＶ0 ）をアナログ電圧ＶB として出力す
る。ここで、下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0
の反転デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 が“１１１”の
ときは、アナログ電圧切替回路３Ｂの出力電圧がＶ0 で
あり、デジタル・アナログ変換器２の上側基準電圧Ｖ
REFAおよび下側基準電圧ＶREFBがそれぞれ電圧Ｖ2 ，Ｖ
0 となり、デジタル・アナログ変換器２のアナログ出力
電圧ＶC は略Ｖ0 （Ｖ 0 よりやや高い値）となる。下位
３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 が“１１１”以外
のときは、アナログ電圧切替回路３Ｂの出力電圧がＶ1
であり、デジタル・アナログ変換器２の上側基準電圧Ｖ
REFAおよび下側基準電圧ＶREFBがＶ2 ，Ｖ1 となり、デ
ジタル・アナログ変換器２のアナログ出力電圧ＶC は電
圧Ｖ1 ，Ｖ2 間における下位３ビットのデジタル信号Ｄ
2 Ｄ1 Ｄ0 に応じた値となる。
4 Ｄ3 が“０００”のときは、電圧Ｖ2 をアナログ電圧
ＶA として出力し、アナログ電圧切替回路３Ｂの出力
（Ｖ1またはＶ0 ）をアナログ電圧ＶB として出力す
る。ここで、下位３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0
の反転デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 が“１１１”の
ときは、アナログ電圧切替回路３Ｂの出力電圧がＶ0 で
あり、デジタル・アナログ変換器２の上側基準電圧Ｖ
REFAおよび下側基準電圧ＶREFBがそれぞれ電圧Ｖ2 ，Ｖ
0 となり、デジタル・アナログ変換器２のアナログ出力
電圧ＶC は略Ｖ0 （Ｖ 0 よりやや高い値）となる。下位
３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 が“１１１”以外
のときは、アナログ電圧切替回路３Ｂの出力電圧がＶ1
であり、デジタル・アナログ変換器２の上側基準電圧Ｖ
REFAおよび下側基準電圧ＶREFBがＶ2 ，Ｖ1 となり、デ
ジタル・アナログ変換器２のアナログ出力電圧ＶC は電
圧Ｖ1 ，Ｖ2 間における下位３ビットのデジタル信号Ｄ
2 Ｄ1 Ｄ0 に応じた値となる。
【００１２】以上のような構成のデジタル・アナログ変
換装置は、入力される６ビットのデジタル信号Ｄ5 Ｄ4
Ｄ3 Ｄ2 Ｄ1 Ｄ0 とアナログ出力電圧ＶC の関係は図３
のようになる。つまり、デジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2
Ｄ1 Ｄ0 が“００００００”（すなわち、００H ）のと
きは略電圧Ｖ0 が出力され、デジタル信号Ｄ5 Ｄ4 Ｄ 3
Ｄ2 Ｄ1 Ｄ0 が“０００００１”（すなわち、０１H ）
のときは略電圧Ｖ1 が出力され、デジタル信号Ｄ5 Ｄ4
Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“０００１１１”（すなわち、０７
H ）のときは電圧Ｖ2 が出力され、デジタル信号Ｄ5 Ｄ
4 Ｄ3 Ｄ2 Ｄ1Ｄ0 が“００１１１１”（すなわち、０
ＦH ）のときは電圧Ｖ3 が出力され、デジタル信号Ｄ5
Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“０１０１１１”（すなわち、
１７H ）のときは電圧Ｖ4 が出力され、デジタル信号Ｄ
5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“０１１１１１”（すなわ
ち、１ＦH ）のときは電圧Ｖ5 が出力され、デジタル信
号Ｄ 5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“１００１１１”（すな
わち、２７H ）のときは電圧Ｖ6 が出力され、デジタル
信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“１０１１１１”（す
なわち、２ＦH ）のときは電圧Ｖ7 が出力され、デジタ
ル信号Ｄ5 Ｄ4 Ｄ3 Ｄ 2 Ｄ1 Ｄ0 が“１１０１１１”
（すなわち、３７H ）のときは電圧Ｖ8 が出力され、デ
ジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“１１１１１
０”（すなわち、３ＥH ）のときは略電圧Ｖ9 が出力さ
れ、デジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0が“１１１
１１１”（すなわち、３ＦH ）のときは略電圧Ｖ10が出
力される。デジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が上
記以外のときは、電圧Ｖ1 から電圧Ｖ9 までの範囲のい
ずれかの値の電圧が出力される。
換装置は、入力される６ビットのデジタル信号Ｄ5 Ｄ4
Ｄ3 Ｄ2 Ｄ1 Ｄ0 とアナログ出力電圧ＶC の関係は図３
のようになる。つまり、デジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2
Ｄ1 Ｄ0 が“００００００”（すなわち、００H ）のと
きは略電圧Ｖ0 が出力され、デジタル信号Ｄ5 Ｄ4 Ｄ 3
Ｄ2 Ｄ1 Ｄ0 が“０００００１”（すなわち、０１H ）
のときは略電圧Ｖ1 が出力され、デジタル信号Ｄ5 Ｄ4
Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“０００１１１”（すなわち、０７
H ）のときは電圧Ｖ2 が出力され、デジタル信号Ｄ5 Ｄ
4 Ｄ3 Ｄ2 Ｄ1Ｄ0 が“００１１１１”（すなわち、０
ＦH ）のときは電圧Ｖ3 が出力され、デジタル信号Ｄ5
Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“０１０１１１”（すなわち、
１７H ）のときは電圧Ｖ4 が出力され、デジタル信号Ｄ
5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“０１１１１１”（すなわ
ち、１ＦH ）のときは電圧Ｖ5 が出力され、デジタル信
号Ｄ 5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“１００１１１”（すな
わち、２７H ）のときは電圧Ｖ6 が出力され、デジタル
信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“１０１１１１”（す
なわち、２ＦH ）のときは電圧Ｖ7 が出力され、デジタ
ル信号Ｄ5 Ｄ4 Ｄ3 Ｄ 2 Ｄ1 Ｄ0 が“１１０１１１”
（すなわち、３７H ）のときは電圧Ｖ8 が出力され、デ
ジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が“１１１１１
０”（すなわち、３ＥH ）のときは略電圧Ｖ9 が出力さ
れ、デジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0が“１１１
１１１”（すなわち、３ＦH ）のときは略電圧Ｖ10が出
力される。デジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 が上
記以外のときは、電圧Ｖ1 から電圧Ｖ9 までの範囲のい
ずれかの値の電圧が出力される。
【００１３】上記したように、デジタル信号Ｄ5 Ｄ4 Ｄ
3 Ｄ2 Ｄ1 Ｄ0 が“００００００”のときとデジタル信
号Ｄ5 Ｄ4 Ｄ3 が“１１１１１１”のときのアナログ電
圧Ｖ C が、それぞれデジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1
Ｄ0 が“０００００１”のときとデジタル信号Ｄ5 Ｄ4
Ｄ3 が“１１１１１０”のときのアナログ電圧ＶC から
大きく離れることになり、この部分でのデジタル・アナ
ログ変換器２の出力電圧のステップを他の部分より大き
くでき、画像の最も暗い部分と最も明るい部分における
階調の変化を、それ以外の領域の階調の変化に比べて強
調できる。
3 Ｄ2 Ｄ1 Ｄ0 が“００００００”のときとデジタル信
号Ｄ5 Ｄ4 Ｄ3 が“１１１１１１”のときのアナログ電
圧Ｖ C が、それぞれデジタル信号Ｄ5 Ｄ4 Ｄ3 Ｄ2 Ｄ1
Ｄ0 が“０００００１”のときとデジタル信号Ｄ5 Ｄ4
Ｄ3 が“１１１１１０”のときのアナログ電圧ＶC から
大きく離れることになり、この部分でのデジタル・アナ
ログ変換器２の出力電圧のステップを他の部分より大き
くでき、画像の最も暗い部分と最も明るい部分における
階調の変化を、それ以外の領域の階調の変化に比べて強
調できる。
【００１４】ここで、図２におけるアナログ電圧切替回
路３Ａの具体例の回路図を図４に示す。このアナログ電
圧切替回路３Ａは、上記したように、アナログ電圧切替
回路１に加える電圧を電圧Ｖ10と電圧Ｖ9 とに切り替え
るものであり、図４に示すように、デジタル信号Ｄ2 Ｄ
1 Ｄ0 に応じてアナログ入力電圧ＶIN1 （＝Ｖ10），Ｖ
IN2 （＝Ｖ9 ）を選択的にアナログ出力電圧ＶOUT とし
て出力するものである。
路３Ａの具体例の回路図を図４に示す。このアナログ電
圧切替回路３Ａは、上記したように、アナログ電圧切替
回路１に加える電圧を電圧Ｖ10と電圧Ｖ9 とに切り替え
るものであり、図４に示すように、デジタル信号Ｄ2 Ｄ
1 Ｄ0 に応じてアナログ入力電圧ＶIN1 （＝Ｖ10），Ｖ
IN2 （＝Ｖ9 ）を選択的にアナログ出力電圧ＶOUT とし
て出力するものである。
【００１５】具体的には、図４に示すように、Ｎチャネ
ルＭＯＳトランジスタからなるアナログ信号スイッチ素
子２１の一端（ソース）とＮチャネルＭＯＳトランジス
タからなるアナログ信号スイッチ素子２２の一端（ソー
ス）を共通接続し、アナログ信号スイッチ素子２１の他
端（ドレイン）を第１のアナログ入力電圧ＶIN1 の入力
端とし、アナログ信号スイッチ素子２２の他端（ドレイ
ン）を第２のアナログ入力電圧ＶIN2 の入力端とし、ア
ナログ信号スイッチ素子２１，２２の共通接続した一端
（共通ソース）をアナログ出力電圧ＶOUT の出力端とし
ている。
ルＭＯＳトランジスタからなるアナログ信号スイッチ素
子２１の一端（ソース）とＮチャネルＭＯＳトランジス
タからなるアナログ信号スイッチ素子２２の一端（ソー
ス）を共通接続し、アナログ信号スイッチ素子２１の他
端（ドレイン）を第１のアナログ入力電圧ＶIN1 の入力
端とし、アナログ信号スイッチ素子２２の他端（ドレイ
ン）を第２のアナログ入力電圧ＶIN2 の入力端とし、ア
ナログ信号スイッチ素子２１，２２の共通接続した一端
（共通ソース）をアナログ出力電圧ＶOUT の出力端とし
ている。
【００１６】デジタル信号Ｄ2 Ｄ1 Ｄ0 に応じたアナロ
グ信号スイッチ素子２１，２２のオンオフの制御は、デ
コード回路２３により行っている。このデコード回路２
３は、３個のＰチャネルＭＯＳトランジスタ２４，２
５，２６を並列接続してＰチャネルＭＯＳトランジスタ
２４，２５，２６の一端（共通ソース）を電源ＶDDに接
続し、３個のＮチャネルＭＯＳトランジスタ２７，２
８，２９を直列接続し、ＰチャネルＭＯＳトランジスタ
２４，２５，２６の一端（共通ドレイン）にＮチャネル
ＭＯＳトランジスタ２７のドレインを接続し、Ｎチャネ
ルＭＯＳトランジスタ２９のソースをグラウンドＶSSに
接続している。
グ信号スイッチ素子２１，２２のオンオフの制御は、デ
コード回路２３により行っている。このデコード回路２
３は、３個のＰチャネルＭＯＳトランジスタ２４，２
５，２６を並列接続してＰチャネルＭＯＳトランジスタ
２４，２５，２６の一端（共通ソース）を電源ＶDDに接
続し、３個のＮチャネルＭＯＳトランジスタ２７，２
８，２９を直列接続し、ＰチャネルＭＯＳトランジスタ
２４，２５，２６の一端（共通ドレイン）にＮチャネル
ＭＯＳトランジスタ２７のドレインを接続し、Ｎチャネ
ルＭＯＳトランジスタ２９のソースをグラウンドＶSSに
接続している。
【００１７】そして、ＰチャネルＭＯＳトランジスタ２
４とＮチャネルＭＯＳトランジスタ２７のゲートを共通
接続してデジタル信号Ｄ2 の入力端とし、ＰチャネルＭ
ＯＳトランジスタ２５とＮチャネルＭＯＳトランジスタ
２８のゲートを共通接続してデジタル信号Ｄ1 の入力端
とし、ＰチャネルＭＯＳトランジスタ２６とＮチャネル
ＭＯＳトランジスタ２９のゲートを共通接続してデジタ
ル信号Ｄ0 の入力端としている。
４とＮチャネルＭＯＳトランジスタ２７のゲートを共通
接続してデジタル信号Ｄ2 の入力端とし、ＰチャネルＭ
ＯＳトランジスタ２５とＮチャネルＭＯＳトランジスタ
２８のゲートを共通接続してデジタル信号Ｄ1 の入力端
とし、ＰチャネルＭＯＳトランジスタ２６とＮチャネル
ＭＯＳトランジスタ２９のゲートを共通接続してデジタ
ル信号Ｄ0 の入力端としている。
【００１８】また、ＰチャネルＭＯＳトランジスタ３０
のソースを電源ＶDDに接続し、ＰチャネルＭＯＳトラン
ジスタ３０のドレインにＮチャネルＭＯＳトランジスタ
３１のドレインを接続し、ＮチャネルＭＯＳトランジス
タ３１のソースをグラウンドＶSSに接続し、Ｐチャネル
ＭＯＳトランジスタ３０およびＮチャネルＭＯＳトラン
ジスタ３１のゲートを共通接続してＰチャネルＭＯＳト
ランジスタ２４，２５，２６の一端（共通ドレイン）に
接続している。
のソースを電源ＶDDに接続し、ＰチャネルＭＯＳトラン
ジスタ３０のドレインにＮチャネルＭＯＳトランジスタ
３１のドレインを接続し、ＮチャネルＭＯＳトランジス
タ３１のソースをグラウンドＶSSに接続し、Ｐチャネル
ＭＯＳトランジスタ３０およびＮチャネルＭＯＳトラン
ジスタ３１のゲートを共通接続してＰチャネルＭＯＳト
ランジスタ２４，２５，２６の一端（共通ドレイン）に
接続している。
【００１９】そして、ＰチャネルＭＯＳトランジスタ３
０およびＮチャネルＭＯＳトランジスタ３１の共通接続
したドレインを、ＮチャネルＭＯＳトランジスタからな
るアナログ信号スイッチ素子２１のゲートに接続し、Ｐ
チャネルＭＯＳトランジスタ２４，２５，２６の一端
（共通ドレイン）を、ＮチャネルＭＯＳトランジスタか
らなるアナログ信号スイッチ素子２２のゲートに接続し
ている。
０およびＮチャネルＭＯＳトランジスタ３１の共通接続
したドレインを、ＮチャネルＭＯＳトランジスタからな
るアナログ信号スイッチ素子２１のゲートに接続し、Ｐ
チャネルＭＯＳトランジスタ２４，２５，２６の一端
（共通ドレイン）を、ＮチャネルＭＯＳトランジスタか
らなるアナログ信号スイッチ素子２２のゲートに接続し
ている。
【００２０】ここで、アナログ電圧切替回路３の動作に
ついて簡単に説明する。デジタル信号Ｄ2 Ｄ1 Ｄ0 が
“１１１”のときは、ＰチャネルＭＯＳトランジスタ２
４，２５，２６がすべてオフとなり、ＮチャネルＭＯＳ
トランジスタ２７，２８，２９がすべてオンとなるの
で、ＰチャネルＭＯＳトランジスタ２４，２５，２６の
一端（共通ドレイン）が“Ｌ”となり、したがって、Ｐ
チャネルＭＯＳトランジスタ３０がオンとなり、Ｎチャ
ネルＭＯＳトランジスタ３１がオフとなるので、Ｐチャ
ネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳト
ランジスタ３１の共通接続したドレインが“Ｈ”とな
る。この結果、アナログ信号スイッチ素子２１が導通
し、アナログ信号スイッチ素子２２が遮断し、アナログ
出力電圧ＶOUT は第１のアナログ入力電圧ＶIN1 とな
る。
ついて簡単に説明する。デジタル信号Ｄ2 Ｄ1 Ｄ0 が
“１１１”のときは、ＰチャネルＭＯＳトランジスタ２
４，２５，２６がすべてオフとなり、ＮチャネルＭＯＳ
トランジスタ２７，２８，２９がすべてオンとなるの
で、ＰチャネルＭＯＳトランジスタ２４，２５，２６の
一端（共通ドレイン）が“Ｌ”となり、したがって、Ｐ
チャネルＭＯＳトランジスタ３０がオンとなり、Ｎチャ
ネルＭＯＳトランジスタ３１がオフとなるので、Ｐチャ
ネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳト
ランジスタ３１の共通接続したドレインが“Ｈ”とな
る。この結果、アナログ信号スイッチ素子２１が導通
し、アナログ信号スイッチ素子２２が遮断し、アナログ
出力電圧ＶOUT は第１のアナログ入力電圧ＶIN1 とな
る。
【００２１】また、デジタル信号Ｄ2 Ｄ1 Ｄ0 が“１１
１”以外のときは、ＰチャネルＭＯＳトランジスタ２
４，２５，２６の何れか少なくとも１個がオンとなり、
ＮチャネルＭＯＳトランジスタ２７，２８，２９の何れ
か少なくとも１個がオフとなるので、ＰチャネルＭＯＳ
トランジスタ２４，２５，２６の一端（共通ドレイン）
が“Ｈ”となり、したがって、ＰチャネルＭＯＳトラン
ジスタ３０がオフとなり、ＮチャネルＭＯＳトランジス
タ３１がオンとなるので、ＰチャネルＭＯＳトランジス
タ３０およびＮチャネルＭＯＳトランジスタ３１の共通
接続したドレインが“Ｌ”となる。この結果、アナログ
信号スイッチ素子２１が遮断し、アナログ信号スイッチ
素子２２が導通し、アナログ出力電圧ＶOUT は第２のア
ナログ入力電圧ＶIN2 となる。
１”以外のときは、ＰチャネルＭＯＳトランジスタ２
４，２５，２６の何れか少なくとも１個がオンとなり、
ＮチャネルＭＯＳトランジスタ２７，２８，２９の何れ
か少なくとも１個がオフとなるので、ＰチャネルＭＯＳ
トランジスタ２４，２５，２６の一端（共通ドレイン）
が“Ｈ”となり、したがって、ＰチャネルＭＯＳトラン
ジスタ３０がオフとなり、ＮチャネルＭＯＳトランジス
タ３１がオンとなるので、ＰチャネルＭＯＳトランジス
タ３０およびＮチャネルＭＯＳトランジスタ３１の共通
接続したドレインが“Ｌ”となる。この結果、アナログ
信号スイッチ素子２１が遮断し、アナログ信号スイッチ
素子２２が導通し、アナログ出力電圧ＶOUT は第２のア
ナログ入力電圧ＶIN2 となる。
【００２２】なお、デコード回路２３にデジタル信号Ｄ
2 Ｄ1 Ｄ0 の各ビットをそれぞれ反転したデジタル信号
／Ｄ2 ／Ｄ1 ／Ｄ0 を入力すれば、デジタル信号／Ｄ2
／Ｄ 1 ／Ｄ0 が“１１１”のとき、いいかえると、デジ
タル信号Ｄ2 Ｄ1 Ｄ0 が“０００”のときに、アナログ
信号スイッチ素子２１が導通し、アナログ信号スイッチ
素子２２が遮断し、アナログ出力電圧ＶOUT は第１のア
ナログ入力電圧ＶIN1となる。また、デジタル信号／Ｄ
2 ／Ｄ1 ／Ｄ0 が“１１１”以外のとき、いいかえる
と、デジタル信号Ｄ2 Ｄ1 Ｄ0 が“０００”以外のとき
に、アナログ信号スイッチ素子２１が遮断し、アナログ
信号スイッチ素子２２が導通し、アナログ出力電圧Ｖ
OUT は第２のアナログ入力電圧ＶIN2 となる。したがっ
て、図２のアナログ電圧切替回路４を構成することがで
きる。
2 Ｄ1 Ｄ0 の各ビットをそれぞれ反転したデジタル信号
／Ｄ2 ／Ｄ1 ／Ｄ0 を入力すれば、デジタル信号／Ｄ2
／Ｄ 1 ／Ｄ0 が“１１１”のとき、いいかえると、デジ
タル信号Ｄ2 Ｄ1 Ｄ0 が“０００”のときに、アナログ
信号スイッチ素子２１が導通し、アナログ信号スイッチ
素子２２が遮断し、アナログ出力電圧ＶOUT は第１のア
ナログ入力電圧ＶIN1となる。また、デジタル信号／Ｄ
2 ／Ｄ1 ／Ｄ0 が“１１１”以外のとき、いいかえる
と、デジタル信号Ｄ2 Ｄ1 Ｄ0 が“０００”以外のとき
に、アナログ信号スイッチ素子２１が遮断し、アナログ
信号スイッチ素子２２が導通し、アナログ出力電圧Ｖ
OUT は第２のアナログ入力電圧ＶIN2 となる。したがっ
て、図２のアナログ電圧切替回路４を構成することがで
きる。
【００２３】
【発明が解決しようとする課題】上記した従来のアナロ
グ電圧切替回路は、アナログ電圧の切替に、２個のＮチ
ャネルＭＯＳトランジスタからなるアナログ信号スイッ
チ素子２１，２２の他に、アナログ信号スイッチ素子２
１，２２の導通・遮断をデジタル信号Ｄ2 Ｄ1 Ｄ 0 に応
じて制御するためのデコード回路２３が必要であり、デ
コード回路２３が４個のＰチャネルＭＯＳトランジスタ
２４，２５，２６，３０と４個のＮチャネルＭＯＳトラ
ンジスタ２７，２８，２９，３１の合計８個のＭＯＳト
ランジスタで構成され、アナログ電圧切替回路全体とし
ては１０個のＭＯＳトランジスタが必要であり、ＭＯＳ
トランジスタ数が多く、しかも、ＰチャネルＭＯＳトラ
ンジスタ２４，２５，２６，３０とＮチャネルＭＯＳト
ランジスタ２７，２８，２９，３１とが混在しているの
で、ウェル領域を多数形成する必要があり、パターン設
計が困難であり、また回路規模が大きくなるという問題
があった。
グ電圧切替回路は、アナログ電圧の切替に、２個のＮチ
ャネルＭＯＳトランジスタからなるアナログ信号スイッ
チ素子２１，２２の他に、アナログ信号スイッチ素子２
１，２２の導通・遮断をデジタル信号Ｄ2 Ｄ1 Ｄ 0 に応
じて制御するためのデコード回路２３が必要であり、デ
コード回路２３が４個のＰチャネルＭＯＳトランジスタ
２４，２５，２６，３０と４個のＮチャネルＭＯＳトラ
ンジスタ２７，２８，２９，３１の合計８個のＭＯＳト
ランジスタで構成され、アナログ電圧切替回路全体とし
ては１０個のＭＯＳトランジスタが必要であり、ＭＯＳ
トランジスタ数が多く、しかも、ＰチャネルＭＯＳトラ
ンジスタ２４，２５，２６，３０とＮチャネルＭＯＳト
ランジスタ２７，２８，２９，３１とが混在しているの
で、ウェル領域を多数形成する必要があり、パターン設
計が困難であり、また回路規模が大きくなるという問題
があった。
【００２４】なお、図４では、アナログ信号スイッチ素
子２１，２２がＮチャネルＭＯＳトランジスタで構成さ
れているものについて説明したが、アナログ信号スイッ
チ素子がＰチャネルＭＯＳトランジスタで構成されてい
る場合にも、同様の問題がある。したがって、この発明
の目的は、集積回路のパターン設計が容易で、回路規模
を小さくできるアナログ電圧切替回路を提供することで
ある。
子２１，２２がＮチャネルＭＯＳトランジスタで構成さ
れているものについて説明したが、アナログ信号スイッ
チ素子がＰチャネルＭＯＳトランジスタで構成されてい
る場合にも、同様の問題がある。したがって、この発明
の目的は、集積回路のパターン設計が容易で、回路規模
を小さくできるアナログ電圧切替回路を提供することで
ある。
【００２５】
【課題を解決するための手段】この発明のアナログ電圧
切替回路は、複数ビットのデジタル信号に応じて導通・
遮断がそれぞれ制御される第１群の複数個のアナログ信
号スイッチ素子をカスケード接続した第１のアナログ信
号スイッチ回路と、複数ビットのデジタル信号をビット
毎に反転した反転デジタル信号に応じて導通・遮断がそ
れぞれ制御される第２群の複数個のアナログ信号スイッ
チ素子を並列接続した第２のアナログ信号スイッチ回路
とを備え、第１および第２のアナログ信号スイッチ回路
の一端どうしを共通接続し、第１のアナログ信号スイッ
チ回路の他端を第１のアナログ入力電圧の入力端とし、
第２のアナログ信号スイッチ回路の他端を第２のアナロ
グ入力電圧の入力端とし、第１および第２のアナログ信
号スイッチ回路の一端をアナログ出力電圧の出力端とし
ている。
切替回路は、複数ビットのデジタル信号に応じて導通・
遮断がそれぞれ制御される第１群の複数個のアナログ信
号スイッチ素子をカスケード接続した第１のアナログ信
号スイッチ回路と、複数ビットのデジタル信号をビット
毎に反転した反転デジタル信号に応じて導通・遮断がそ
れぞれ制御される第２群の複数個のアナログ信号スイッ
チ素子を並列接続した第２のアナログ信号スイッチ回路
とを備え、第１および第２のアナログ信号スイッチ回路
の一端どうしを共通接続し、第１のアナログ信号スイッ
チ回路の他端を第１のアナログ入力電圧の入力端とし、
第２のアナログ信号スイッチ回路の他端を第２のアナロ
グ入力電圧の入力端とし、第１および第２のアナログ信
号スイッチ回路の一端をアナログ出力電圧の出力端とし
ている。
【００２６】
【作用】この発明の構成によれば、第１群および第２群
の複数個のアナログ信号スイッチ素子がＮチャネルＭＯ
Ｓトランジスタである場合において、複数ビットのデジ
タル信号の各ビットデータがすべて“Ｈ”のときには、
第１群の複数個のアナログ信号スイッチ素子がすべて導
通し、第２群の複数個のアナログ信号スイッチ素子がす
べて遮断し、アナログ出力電圧として第１のアナログ入
力電圧が出力される。また、複数ビットのデジタル信号
の各ビットデータの何れか少なくとも１個が“Ｌ”のと
きには、第１群の複数個のアナログ信号スイッチ素子の
何れか少なくとも１個が遮断し、第２群の複数個のアナ
ログ信号スイッチ素子の何れか少なくとも１個が導通
し、アナログ出力電圧として第２のアナログ入力電圧が
出力される。
の複数個のアナログ信号スイッチ素子がＮチャネルＭＯ
Ｓトランジスタである場合において、複数ビットのデジ
タル信号の各ビットデータがすべて“Ｈ”のときには、
第１群の複数個のアナログ信号スイッチ素子がすべて導
通し、第２群の複数個のアナログ信号スイッチ素子がす
べて遮断し、アナログ出力電圧として第１のアナログ入
力電圧が出力される。また、複数ビットのデジタル信号
の各ビットデータの何れか少なくとも１個が“Ｌ”のと
きには、第１群の複数個のアナログ信号スイッチ素子の
何れか少なくとも１個が遮断し、第２群の複数個のアナ
ログ信号スイッチ素子の何れか少なくとも１個が導通
し、アナログ出力電圧として第２のアナログ入力電圧が
出力される。
【００２７】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１にこの発明の一実施例のアナログ電圧
切替回路の回路図を示す。このアナログ電圧切替回路
は、３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデ
ータに応じて導通・遮断がそれぞれ制御されるＮチャネ
ルＭＯＳトランジスタからなる第１群の３個のアナログ
信号スイッチ素子１１，１２，１３をカスケード接続し
た第１のアナログ信号スイッチ回路１７と、３ビットの
デジタル信号Ｄ2 Ｄ1 Ｄ 0 を各ビット毎に反転した反転
デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 に応じて導通・遮断が
それぞれ制御されるＮチャネルＭＯＳトランジスタから
なる第２群の３個のアナログ信号スイッチ素子１４，１
５，１６を並列接続した第２のアナログ信号スイッチ回
路１８とを有している。この場合、３個のアナログ信号
スイッチ素子１１，１２，１３のゲートにデジタル信号
Ｄ2 Ｄ1 Ｄ0 がそれぞれ入力され、３個のアナログ信号
スイッチ素子１４，１５，１６のゲートに反転デジタル
信号／Ｄ2 ／Ｄ1 ／Ｄ0 が入力される。
ら説明する。図１にこの発明の一実施例のアナログ電圧
切替回路の回路図を示す。このアナログ電圧切替回路
は、３ビットのデジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデ
ータに応じて導通・遮断がそれぞれ制御されるＮチャネ
ルＭＯＳトランジスタからなる第１群の３個のアナログ
信号スイッチ素子１１，１２，１３をカスケード接続し
た第１のアナログ信号スイッチ回路１７と、３ビットの
デジタル信号Ｄ2 Ｄ1 Ｄ 0 を各ビット毎に反転した反転
デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 に応じて導通・遮断が
それぞれ制御されるＮチャネルＭＯＳトランジスタから
なる第２群の３個のアナログ信号スイッチ素子１４，１
５，１６を並列接続した第２のアナログ信号スイッチ回
路１８とを有している。この場合、３個のアナログ信号
スイッチ素子１１，１２，１３のゲートにデジタル信号
Ｄ2 Ｄ1 Ｄ0 がそれぞれ入力され、３個のアナログ信号
スイッチ素子１４，１５，１６のゲートに反転デジタル
信号／Ｄ2 ／Ｄ1 ／Ｄ0 が入力される。
【００２８】そして、第１および第２のアナログ信号ス
イッチ回路１７，１８の一端（ソース側）どうしを共通
接続し、第１のアナログ信号スイッチ回路１７の他端
（ドレイン側）を第１のアナログ入力電圧ＶIN1 の入力
端とし、第２のアナログ信号スイッチ回路１８の他端
（ドレイン側）を第２のアナログ入力電圧ＶIN2 の入力
端とし、第１および第２のアナログ信号スイッチ回路１
７，１８の一端（ソース側）をアナログ出力電圧ＶOUT
の出力端としている。
イッチ回路１７，１８の一端（ソース側）どうしを共通
接続し、第１のアナログ信号スイッチ回路１７の他端
（ドレイン側）を第１のアナログ入力電圧ＶIN1 の入力
端とし、第２のアナログ信号スイッチ回路１８の他端
（ドレイン側）を第２のアナログ入力電圧ＶIN2 の入力
端とし、第１および第２のアナログ信号スイッチ回路１
７，１８の一端（ソース側）をアナログ出力電圧ＶOUT
の出力端としている。
【００２９】このアナログ電圧切替回路によれば、３ビ
ットのデジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデータがす
べて“Ｈ”のときには、アナログ信号スイッチ素子１
１，１２，１３がすべて導通し、アナログ信号スイッチ
素子１４，１５，１６がすべて遮断し、アナログ出力電
圧ＶOUT として第１のアナログ入力電圧ＶIN1 が出力さ
れる。また、デジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデー
タの何れか少なくとも１個が“Ｌ”のときには、アナロ
グ信号スイッチ素子１１，１２，１３の何れか少なくと
も１個が遮断し、アナログ信号スイッチ素子１４，１
５，１６の何れか少なくとも１個が導通し、アナログ出
力電圧ＶOUT として第２のアナログ入力電圧ＶIN2 が出
力される。したがって、図４のアナログ電圧切替回路と
等価な回路動作をし、図２のアナログ電圧切替回路３を
実現できる。
ットのデジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデータがす
べて“Ｈ”のときには、アナログ信号スイッチ素子１
１，１２，１３がすべて導通し、アナログ信号スイッチ
素子１４，１５，１６がすべて遮断し、アナログ出力電
圧ＶOUT として第１のアナログ入力電圧ＶIN1 が出力さ
れる。また、デジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデー
タの何れか少なくとも１個が“Ｌ”のときには、アナロ
グ信号スイッチ素子１１，１２，１３の何れか少なくと
も１個が遮断し、アナログ信号スイッチ素子１４，１
５，１６の何れか少なくとも１個が導通し、アナログ出
力電圧ＶOUT として第２のアナログ入力電圧ＶIN2 が出
力される。したがって、図４のアナログ電圧切替回路と
等価な回路動作をし、図２のアナログ電圧切替回路３を
実現できる。
【００３０】なお、３個のアナログ信号スイッチ素子１
１，１２，１３のゲートにデジタル信号／Ｄ2 ／Ｄ1 ／
Ｄ0 をそれぞれ入力し、３個のアナログ信号スイッチ素
子１４，１５，１６のゲートに反転デジタル信号Ｄ2 Ｄ
1 Ｄ0 を入力する構成とすれば、デジタル信号／Ｄ2 ／
Ｄ1 ／Ｄ0 の各ビットデータがすべて“Ｈ”、つまりデ
ジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデータがすべて
“Ｌ”のときに、アナログ信号スイッチ素子１１，１
２，１３がすべて導通し、アナログ信号スイッチ素子１
４，１５，１６がすべて遮断し、アナログ出力電圧Ｖ
OUT として第１のアナログ入力電圧ＶIN1 が出力され
る。また、デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 の各ビット
データの何れか少なくとも１個が“Ｌ”、つまり、デジ
タル信号Ｄ2 Ｄ1 Ｄ 0 の各ビットデータの何れか少なく
とも１個が“Ｈ”のときには、アナログ信号スイッチ素
子１１，１２，１３の何れか少なくとも１個が遮断し、
アナログ信号スイッチ素子１４，１５，１６の何れか少
なくとも１個が導通し、アナログ出力電圧ＶOUT として
第２のアナログ入力電圧ＶIN2 が出力される。したがっ
て、図２のアナログ電圧切替回路４を実現できる。
１，１２，１３のゲートにデジタル信号／Ｄ2 ／Ｄ1 ／
Ｄ0 をそれぞれ入力し、３個のアナログ信号スイッチ素
子１４，１５，１６のゲートに反転デジタル信号Ｄ2 Ｄ
1 Ｄ0 を入力する構成とすれば、デジタル信号／Ｄ2 ／
Ｄ1 ／Ｄ0 の各ビットデータがすべて“Ｈ”、つまりデ
ジタル信号Ｄ2 Ｄ1 Ｄ0 の各ビットデータがすべて
“Ｌ”のときに、アナログ信号スイッチ素子１１，１
２，１３がすべて導通し、アナログ信号スイッチ素子１
４，１５，１６がすべて遮断し、アナログ出力電圧Ｖ
OUT として第１のアナログ入力電圧ＶIN1 が出力され
る。また、デジタル信号／Ｄ2 ／Ｄ1 ／Ｄ0 の各ビット
データの何れか少なくとも１個が“Ｌ”、つまり、デジ
タル信号Ｄ2 Ｄ1 Ｄ 0 の各ビットデータの何れか少なく
とも１個が“Ｈ”のときには、アナログ信号スイッチ素
子１１，１２，１３の何れか少なくとも１個が遮断し、
アナログ信号スイッチ素子１４，１５，１６の何れか少
なくとも１個が導通し、アナログ出力電圧ＶOUT として
第２のアナログ入力電圧ＶIN2 が出力される。したがっ
て、図２のアナログ電圧切替回路４を実現できる。
【００３１】この実施例のアナログ電圧切替回路は、第
１および第２のアナログ信号スイッチ回路１７，１８が
デコード機能を有し、別にデコード回路を設けることは
不要であるので、例えば３ビットの場合、素子数が６個
と少なく、しかも第１および第２のアナログ信号スイッ
チ回路１７，１８をＮチャネルＭＯＳトランジスタ１１
〜１６のみで構成することができ、集積回路のパターン
設計が容易で、回路規模を小さくできる。
１および第２のアナログ信号スイッチ回路１７，１８が
デコード機能を有し、別にデコード回路を設けることは
不要であるので、例えば３ビットの場合、素子数が６個
と少なく、しかも第１および第２のアナログ信号スイッ
チ回路１７，１８をＮチャネルＭＯＳトランジスタ１１
〜１６のみで構成することができ、集積回路のパターン
設計が容易で、回路規模を小さくできる。
【００３２】なお、上記実施例では、アナログ信号スイ
ッチ素子１１〜１６としてＮチャネルＭＯＳトランジス
タを用いたが、これに代えてＰチャネルＭＯＳトランジ
スタを用いることもできる。また、上記実施例では、３
ビットのデジタル信号に基づいて電圧の切替を行う回路
を示したが、２ビットのデジタル信号あるいは４ビット
以上のデジタル信号に基づいて電圧の切替を行う回路に
ついても、ＭＯＳトランジスタ数はビット数の２倍必要
となるが、図１と同様に構成できる。
ッチ素子１１〜１６としてＮチャネルＭＯＳトランジス
タを用いたが、これに代えてＰチャネルＭＯＳトランジ
スタを用いることもできる。また、上記実施例では、３
ビットのデジタル信号に基づいて電圧の切替を行う回路
を示したが、２ビットのデジタル信号あるいは４ビット
以上のデジタル信号に基づいて電圧の切替を行う回路に
ついても、ＭＯＳトランジスタ数はビット数の２倍必要
となるが、図１と同様に構成できる。
【００３３】また、アナログ電圧切替回路をＣＭＯＳ形
式にする場合には、ＮチャネルＭＯＳトランジスタで構
成したアナログ電圧切替回路とＰチャネルＭＯＳトラン
ジスタで構成したアナログ電圧切替回路とを並設し、各
アナログ電圧切替回路の第１および第２のアナログ入力
電圧の入力端とアナログ出力電圧の出力端をそれぞれ共
通接続する。
式にする場合には、ＮチャネルＭＯＳトランジスタで構
成したアナログ電圧切替回路とＰチャネルＭＯＳトラン
ジスタで構成したアナログ電圧切替回路とを並設し、各
アナログ電圧切替回路の第１および第２のアナログ入力
電圧の入力端とアナログ出力電圧の出力端をそれぞれ共
通接続する。
【００３４】
【発明の効果】この発明のアナログ電圧切替回路によれ
ば、第１および第２のアナログ信号スイッチ回路がデコ
ード機能を有し、別にデコード回路を設けることは不要
であるので、素子数が少なく、しかも第１および第２の
アナログ信号スイッチ回路を同一チャネル型のＭＯＳト
ランジスタのみで構成することができ、集積回路のパタ
ーン設計が容易で、回路規模を小さくできる。
ば、第１および第２のアナログ信号スイッチ回路がデコ
ード機能を有し、別にデコード回路を設けることは不要
であるので、素子数が少なく、しかも第１および第２の
アナログ信号スイッチ回路を同一チャネル型のＭＯＳト
ランジスタのみで構成することができ、集積回路のパタ
ーン設計が容易で、回路規模を小さくできる。
【図１】この発明の一実施例のアナログ電圧切替回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】従来のデジタル・アナログ変換装置の構成を示
すブロック図である。
すブロック図である。
【図３】図２のアナログ電圧切替回路の変換特性を示す
特性図である。
特性図である。
【図４】従来のアナログ電圧切替回路の一例の構成を示
す回路図である。
す回路図である。
１１ アナログ信号スイッチ素子 １２ アナログ信号スイッチ素子 １３ アナログ信号スイッチ素子 １４ アナログ信号スイッチ素子 １５ アナログ信号スイッチ素子 １６ アナログ信号スイッチ素子 １７ アナログ信号スイッチ回路（第１） １８ アナログ信号スイッチ回路（第２）
Claims (1)
- 【請求項１】 複数ビットのデジタル信号に応じて導通
・遮断がそれぞれ制御される第１群の複数個のアナログ
信号スイッチ素子をカスケード接続した第１のアナログ
信号スイッチ回路と、前記複数ビットのデジタル信号を
各ビット毎に反転した反転デジタル信号に応じて導通・
遮断がそれぞれ制御される第２群の複数個のアナログ信
号スイッチ素子を並列接続した第２のアナログ信号スイ
ッチ回路とを備え、 前記第１および第２のアナログ信号スイッチ回路の一端
どうしを共通接続し、前記第１のアナログ信号スイッチ
回路の他端を第１のアナログ入力電圧の入力端とし、前
記第２のアナログ信号スイッチ回路の他端を第２のアナ
ログ入力電圧の入力端とし、前記第１および第２のアナ
ログ信号スイッチ回路の一端をアナログ出力電圧の出力
端としたアナログ電圧切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3663995A JPH08237097A (ja) | 1995-02-24 | 1995-02-24 | アナログ電圧切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3663995A JPH08237097A (ja) | 1995-02-24 | 1995-02-24 | アナログ電圧切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237097A true JPH08237097A (ja) | 1996-09-13 |
Family
ID=12475420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3663995A Pending JPH08237097A (ja) | 1995-02-24 | 1995-02-24 | アナログ電圧切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08237097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920135A3 (en) * | 1997-11-27 | 2000-12-13 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6774833B2 (en) | 1999-08-16 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
-
1995
- 1995-02-24 JP JP3663995A patent/JPH08237097A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920135A3 (en) * | 1997-11-27 | 2000-12-13 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6441758B1 (en) | 1997-11-27 | 2002-08-27 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6738005B2 (en) | 1997-11-27 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| EP1517448A1 (en) * | 1997-11-27 | 2005-03-23 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6911926B2 (en) | 1997-11-27 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7184017B2 (en) | 1997-11-27 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7550790B2 (en) | 1997-11-27 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6774833B2 (en) | 1999-08-16 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7411535B2 (en) | 1999-08-16 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7750833B2 (en) | 1999-08-16 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US8089385B2 (en) | 1999-08-16 | 2012-01-03 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US8754796B2 (en) | 1999-08-16 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
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