KR101270457B1 - 디지털-아날로그 변환기 - Google Patents

디지털-아날로그 변환기 Download PDF

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KR101270457B1
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마틴 제이. 에드워즈
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치 메이 옵토일렉트로닉스 코포레이션
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Abstract

디지털-아날로그 변환기에서, 복수의 디지털 입력은 변환기로의 이진 입력(10)으로서 제1 및 제2 이진 전압 레벨 중의 하나를 선택하기 위해 사용된다. 커패시터 회로(C, 2C, ..., 32C)는 유효 전압을, 상기 디지털 입력 워드의 비트에 따라 제1 이진 전압 레벨, 제2 이진 전압 레벨 또는 제1 및 제2 이진 전압 레벨의 평균 값을 포함하는, 출력 부하로 출력하기 위해 제어 된다. 복수의 커패시터 회로는 디지털 데이터의 값에 따라, (평균 출력을 공급하기 위한) 전압 분배기 모드 또는 저항기 모드에서 동작될 수 있다. 이런 방식의 커패시터 회로의 동작은 전류 흐름의 감소를 초래할 수 있고, 그러므로 전력 소모를 감소시킬 수 있다.

Description

디지털-아날로그 변환기{DIGITAL TO ANALOGUE CONVERTERS }
본 발명은 디지털-아날로그 변환기 회로와 관련이 있으며, 특히, 이러한 회로의 전력 소비와 관련이 있다.
저항기에 기반을 둔 디지털-아날로그 변환기가 잘 알려져 있다. 두 개의 가능한 회로의 예시가 도 1에서 도시된다. 우측의 회로는 이진 가중화된 저항기(R, 2R, ..., 32R)의 집합을 사용한다. 변환될 디지털 데이터의 비트를 나타내는 데이터 신호(D0 내지 D5)는 저항기의 한쪽 면에 인가되고, 저항기의 다른 면은 변환기의 출력을 형성하는 공통점에 연결된다. D0는 디지털 데이터의 최하위 비트를 나타내고, D5는 최상위 비트를 나타낸다.
데이터 신호는 디지털 데이터에서의 대응하는 비트가 1 또는 0인지에 따라 일정한 이산 전압 레벨 사이에서 스위칭한다. 이 회로의 출력 전압은 디지털 데이터와 선형적으로 변화한다.
도 1의 좌측에 있는 회로는 도시된 것처럼 R과 2R의 값을 갖는 사다리 네트워크의 저항기를 채택하는 것에 의해 저항기의 값에서 큰 비율에 대한 필요를 회피한다. 입력 데이터 전압은 이전의 회로에서와 동일한 방식으로 유도되고, 출력 전압은 디지털 데이터와 동일한 선형 의존성을 갖는다. 이러한 저항기 기반의 변환기 의 다른 변형이 또한 알려져 있다.
이러한 저항기 기반의 변환기의 하나의 이점은 용량성 부하를 구동할 때, 변환기가 출력 증폭기를 요구하지 않는다는 것이다. 충분한 시간이 주어질 때, 출력 전압은 저항기 네트워크와 디지털 데이터에 의해 결정된 값으로 충전될 것이다. 변환기에서 저항성 소자는 예를 들면 반도체성의 또는 금속성의 막으로부터 형성된 실제 저항기를 사용해서 형성될 수 있거나, 도 2에서와 같은 스위칭된 커패시터 저항성 소자를 사용해서 형성될 수 있다.
스위칭된 커패시터 회로는 두 개의 병렬 브랜치를 포함하며, 각 브랜치는 상보 신호를 사용해서 동작되는, 직렬로 연결된 제1 및 제2 스위치를 구비한다. 커패시터는 이 두 개의 브랜치의 스위치 사이의 접점 사이에 연결된다. 스위치는 커패시터를 주기적으로 충전하고 방전하기 위해 순환하여 동작된다.
도 2에서 도시된 바와 같이, 스위칭된 커패시터 회로의 등가 회로는, 단순히 이 회로의 커패시턴스와 동작 주파수에 의존하는 고유 저항을 가진 저항기이다.
스위칭된 커패시터 저항성 소자를 사용하는 이점은 저항기의 경우보다 커패시터의 값을 제어하고 정확히 한정하는 것이 보다 쉬울 수 있다는 것이다. 저항기의 값을 제어하는 데 있어서 보다 큰 유연성이 존재할 수 있는데, 그 이유는 이것이 커패시터 값과 클록 주파수 양쪽에 의해 달성될 수 있기 때문이다.
종래의 저항기 또는 스위칭된 커패시터 저항기를 사용하는 버퍼링되지 않은 저항기 기반의 DAC 회로의 단점중의 하나는 상당한 전류가 입력을 저항기 네트워크에 구동시키는 데이터 전압 소스 사이에서 흐른다는 것이다. 이 전류의 세기는 디 지털 데이터 값, 저항기 값과 데이터 전압에 의존한다. 저항기 값은 얼마나 많은 시간이 부하 커패시턴스를 충전하기 위해 이용가능한지를 고려하면서 선택된다. 출력 충전 시간이 짧아야 하고, 따라서 저항 값이 상대적으로 낮아야 하는 응용에서, 데이터 전압 소스 사이의 전류 흐름의 결과로서 소모되는 전력은 매우 클 수 있다.
그러므로, 스위칭된 커패시터 저항성 회로를 사용해서 디지털-아날로그 회로에서 전력 소비를 감소시킬 필요가 있다.
본 발명에 따라, 디지털-아날로그 변환기가 공급되는데, 이 변환기는:
디지털 입력 워드의 비트 수에 수적으로 대응하는 복수의 디지털 입력으로서, 상기 입력은 상기 변환기로의 이진 입력으로서 제1 및 제2 이진 전압 레벨 중의 하나를 선택하기 위해 사용되는, 복수의 디지털 입력;
각 입력에 연관된 제각기의 커패시터 회로;
제1 및 제2 클록 입력;
출력 부하; 및
상기 이진 입력 중의 하나 또는 상기 출력 부하로의 상기 커패시터 회로의 연결을 제어하기 위해 상기 클록 입력에 의해 제어되는 복수의 스위치를 포함하는 디지털-아날로그 변환기에 있어서,
복수의 상기 커패시터 회로는 유효 전압을, 상기 디지털 입력 워드의 비트에 따라 제1 이진 전압 레벨, 제2 이진 전압 레벨 또는 제1 및 제2 이진 전압 레벨의 평균값을 포함하는, 상기 부하로 출력하기 위해 제어가능하다.
따라서, 본 발명은 디지털 데이터의 값에 따라, (평균 출력을 공급하기 위한) 전압 분배기 모드 또는 저항기 모드에서 동작될 수 있는 복수의 커패시터(입력) 회로를 제공한다. 이런 방식으로 커패시터 회로의 동작은 데이터 전압 소스들 사이에서 흐르는 전류에서의 상당한 감소를 초래할 수 있고, 그러므로, 변환기 회로의 전력 소비를 상당히 감소시킬수 있다. 하지만, 이 회로의 출력 저항과 따라서 부하 커패시터를 충전하기 위한 능력은 본 발명에 의해 제공되는 변형에 의해 저하되지 않는다.
바람직하게, 각 커패시터 회로는 스위칭된 커패시터 저항기 회로를 포함한다. 예를 들면, 각 커패시터 회로는:
제1 입력과 상기 출력 사이에, 직렬로 연결된 제1 스위치와 제2 스위치를 포함하는, 제1 브랜치;
제2 입력과 상기 출력 사이에, 직렬로 연결된 제3 스위치와 제4 스위치를 포함하는 제2 브랜치;
제1 스위치와 제2 스위치 사이의 접점과 제3 스위치와 제4 스위치 사이의 접점 사이에 연결된 커패시터를 포함할 수 있다.
이것은 직렬 저항으로서 기능하는 스위칭된 커패시터 회로를 한정하는데, 이 회로는 두 개의 입력을 갖는다. 두 개의 입력에 인가된 전압을 제어함으로써, 이 회로는 전압 소소와, 저항성 부하 또는 전압 분배기와 저항성 부하로서 본질적으로 동작할 수 있다.
비록 제1 및 제2 클록 신호가 상보 신호일 수 있지만, 이 회로에서 제1 스위치와 제4 스위치는 제1 클록 입력 신호에 의해 클록킹되고, 제2 스위치와 제3 스위치는 제2 클록 신호에 의해 클록킹된다.
각 커패시터 회로는 상기 이진 전압 레벨 중의 제1 선택된 레벨을 제1 입력에 공급하기 위한 제1 스위칭 배치와, 상기 이진 전압 레벨 중의 제2 선택된 레벨을 제2 입력에 공급하기 위한 제2 스위칭 배치를 더 포함할 수 있다.
하나의 배치에서, 커패시터 회로는 복수의 입력과 용량성 출력 부하 사이에 병렬로 연결된다. 특히, 커패시터 회로는 저항기의 이진 가중화된 구성을 한정할 수 있다. 이 구현에서, 최고의 유효 저항을 가진 커패시터 회로는 디지털 입력 워드의 최상위 비트에 의해 제어되고, 다른 커패시터 회로는 디지털 입력 워드의 최상위 비트와 디지털 입력 워드의 하나의 제각기의 다른 비트에 의해 각각 제어된다. 따라서, 대부분의 커패시터 회로는 두 개의 제어 입력을 가지며, 이 입력 중의 하나가 최상위 비트이다. 이 배치는 전력을 절약하는 방식으로 디지털 데이터에 의존하여 구성될 변환기를 허용한다.
다른 하나의 구현에서, 커패시터 회로는 복수의 입력과 저항기 사다리의 접점 사이에 병렬로 연결되고, 저항기 사다리의 제1 종점은 용량성 출력 부하에 연결된다. 이런 타입의 변환기 구조는 보다 균일한 회로가 사용되는 것을 가능하게 한다. 특히, 커패시터 회로는 동일한 유효 저항을 가질 수 있다.
저항기 사다리의 제2 종점에서 커패시터 회로는 디지털 입력 워드의 최상위 비트에 의해 바람직하게 제어되고, 다른 커패시터 회로는 디지털 입력 워드의 최상위 비트와 디지털 입력 워드의 하나의 제각기 다른 비트에 의해 각각 제어된다.
양쪽 모두 구현에서:
용량성 부하의 반대쪽 커패시터 회로의 사다리의 종점에서의 커패시터 회로는 최상위 비트에 따라 제1 이진 전압 레벨 또는 제2 이진 전압 레벨을 출력하기 위해 효과적으로 제어되고;
다른 커패시터 회로의 각각은:
상기 제각기의 다른 비트에 따라, 상기 디지털 입력 워드의 최상위 비트가 높을 때, 제2 이진 전압 레벨 또는 제1 및 제2 이진 전압 레벨의 평균값; 또는
상기 제각기의 다른 비트에 따라, 상기 디지털 입력 워드의 최상위 비트가 낮을 때, 제1 이진 전압 레벨 또는 제1 및 제2 이진 접압 레벨의 평균값을 출력하기 위해 효과적으로 제어된다.
요구되는 스위치의 개수를 감소시키는 회로에서, 커패시터 회로의 각각은 이진 입력 중의 하나와 출력 부하 사이에 직렬로 연결된 입력 스위치와 출력 스위치를 포함할수 있으며, 입력 스위치와 출력 스위치 사이의 접점과 공통 단자 사이에 연결된 커패시터를 더 포함한다.
또 하나의 변형에서, 상기 커패시터 회로의 각각은 제1 전원 라인과 제2 전원 라인 사이에 직렬로 연결된 입력 스위치와 출력 스위치를 포함할 수 있고, 제1 전원 라인은 제1 이진 전압 레벨에 선택적으로 연결되고, 제2 전원 라인은 제2 이진 전압 레벨에 선택적으로 연결되고, 상기 입력 스위치와 출력 스위치 사이의 접점과 공통 단자 사이에 연결된 커패시터를 더 포함한다. 상기 입력 스위치는 제각기의 디지털 입력에 의해 각각 제어되고, 상기 출력 스위치는 상기 제각기의 디지털 입력의 상보에 의해 각각 제어된다. 이 배치는 클록 입력에 의해 제어되는 스위치의 개수를 감소시킨다.
본 발명은 또한 디지털-아날로그 변환을 수행하는 방법을 제공하는데, 이 방법은:
비트수에 수적으로 대응하는 복수의 제어 전압을 생성하기 위해 디지털 입력 워드의 비트를 사용하는 단계로서, 하나의 제어 전압은 제1 이진 전압 레벨 또는 제2 이진 전압 레벨을 포함하고, 각각의 다른 제어 전압은 제1 이진 전압 레벨, 제2 이진 전압 레벨, 또는 제1 및 제2 이진 전압 레벨의 평균치를 포함하는, 디지털 입력 워드의 비트를 사용하는 단계와,
출력 부하를 구동하기 위해 복수의 제어 전압을 사용하는 단계를 포함한다.
본 방법은 본 발명의 변환기 회로에서 사용되는, 스위칭된 커패시터 저항 회로를 바람직하게 사용한다.
본 발명은, 본 발명의 디지털-아날로그 변환기가 열 어드레스 회로에서 사용되는 디스플레이 디바이스(예를 들면, 액정 디스플레이)를 또한 제공한다.
본 발명의 예시는 첨부된 도면을 참조하여 상세히 이제 설명될 것이다.
도 1은 두 개의 알려진 디지털-아날로그 변환기 회로를 도시한 도면.
도 2는 저항기를 시뮬레이션하기 위한 알려진 스위칭된 커패시터 회로의 도면.
도 3은 본 발명의 스위칭된 커패시터 회로와, 본 발명의 디지털-아날로그 변환기 회로의 구성 블록을 형성하는 것을 도시한 도면.
도 4는 도 3의 회로가 어떻게 제어될 수 있는 지를 도시한 도면.
도 5는 도 4의 회로의 개략적인 도면.
도 6은 본 발명의 제1 디지털-아날로그 변환기 회로를 도시한 도면.
도 7은 도 6의 회로의 응답을 설명하기 위해 사용되는 도면.
도 8은 제어 라인의 도 6의 회로로의 연결을 도시한 도면.
도 9는 본 발명의 제2 디지털-아날로그 변환기 회로를 도시한 도면.
도 10은 도 9의 회로의 응답을 설명하기 위해 사용되는 도면.
도 11은 도 8의 회로를 구성하는 회로 소자를 보다 상세히 도시하는 도면.
도 12는 본 발명의 제3 디지털-아날로그 변환기 회로를 도시한 도면.
도 13은 입력 스위치를 구비한 도 12의 변환기를 도시한 도면.
도 14는 본 발명의 제4 디지털-아날로그 변환기 회로를 도시한 도면.
도 15는 본 발명의 디스플레이 디바이스를 도시한 도면.
본 발명은 두 개의 이진 전압 레벨 중의 하나 또는 두 개의 이진 전압 레벨의 평균값을 효과적으로 출력하는 용량성 회로를 사용한다. 디지털 데이터에 의존하는 이런 커패시터 회로의 동작을 제어함으로써, 이 회로의 전력 소비가 감소될 수 있다. 바람직한 구현에서, 본 발명은 커패시터 회로로서 변형된 스위칭된 커패시터를 사용한다.
도 2의 스위칭된 커패시터 저항 회로가 알려진 전압 분배기를 형성하기 위해 수정될 수 있는 방식이 도 3에서 도시된다.
스위칭된 커패시터 회로는 다시 제1 입력(V1)에 연결된 제1 브랜치와 제2 입력(V2)에 연결된 제2 브랜치를 가진다. 커패시터(Cn)는 각 브랜치에서 스위치 사이의 접점 사이에 역시 연결된다. 도시된 것처럼, 하나의 브랜치의 입력 측의 스위치는 다른 브랜치(CK1)의 출력 측의 스위치와 동기적으로 클록킹되며, 그 반대(CK2)도 마찬가지이다. 이 신호(CK1과 CK2)는 다시 상보 신호일 수 있다.
도 3의 회로의 출력이 용량성 부하에 연결될 때, 출력 전압(Vo)은 두 개의 입력 전압(V1과 V2)의 평균값에서 안정화될 것이다. 이 회로의 하나의 중요한 특징은 출력 단자에서 흐르는 전류가 제로일 때, (이는 출력 전압이 V1과 V2의 평균일 때 발생함) 두 개의 입력 단자에서 흐르는 전류가 또한 제로라는 것이다.
도 3의 회로를 두 개의 입력에서 전압을 제어함으로써, 저항으로서의 동작과 전압 분배기로서의 동작 사이에서 스위칭하는 것이 가능하다.
도 4의 회로는 이 스위칭이 달성될 수 있는 하나의 방식을 설명한다. S1과 /S1에 의해 제어되는 스위치를 포함하는 제1 스위치 배치는 이진 전압 레벨(VL과 VH) 중의 제1 선택된 레벨을 제1 입력(V1)에 공급하기 위해 제공된다. S2와 /S2에 의해 제어되는 스위치를 포함하는 제2 스위칭 배치는 이진 전압 레벨 중의 제2 선택된 레벨을 제2 입력(V2)에 공급하기 위해 제공된다.
동일한 결과가 다른 회로 구현과 함께 또한 달성될 수 있다.
이진 전압 신호(VH와 VL)는 두 개의 가능한 데이터 전압 레벨을 나타낸다. 이 기준 전압은 디지털-아날로그 변환기의 출력 전압 범위를 결정하고, 예를 들면, 0V와 3.3V와 같은 디지털 신호 레벨과 동일할 수 있거나, 변환기가 알려진 기술을 사용해서 비선형 특징으로의 구분적 선형 근사를 구현하는 경우에서, 이 기준 전압은 기준 전압 레벨의 집합으로부터 선택된 기준 전압 레벨의 쌍을 나타낼 수 있다.
디지털 제어 신호(S1과 S2)와 그 상보(/S1과 /S2)는 두 개의 기준 전압중의 하나를 스위칭된 커패시터 회로의 두 개의 입력의 각각으로 연결시기기 위해 스위치를 동작한다. 제어 신호가 디지털 데이터로부터 유도되는 방식이 아래에서 설명된다.
S1과 S2의 다른 상태에 대한 회로의 동작이 아래 테이블 1에서 요약된다. 충전이 완료되고 출력 전류가 제로일 때, 출력 전압은 용량성 부하상에서 생성될 전압을 나타낸다. 출력 저항은 회로의 유효 출력 저항이다. 이 출력 전압은 "유효 출력 전압"으로 간주될 수 있고, 이 조건은 이 상세한 설명과 청구항들에서 일치되게 이해되어야 한다.
테이블 1
S1 S2 V1 V2 출력 전압 출력 저항
0 0 VL VL VL Ro= 1/(4 fCK Cn)
0 1 VL VH 0.5(VH+VL) Ro= 1/(4 fCK Cn)
1 0 VH VL 0.5(VH+VL) Ro= 1/(4 fCK Cn)
1 1 VH VH VH Ro= 1/(4 fCK Cn)
도 4의 회로의 출력 동작이 다음에서 요약된다. S1과 S2가 낮을 때, V1과 V2 가 VL로 설정되도록, 회로의 출력은 출력 단자와 기준 전압(VL) 사이에 연결된 값 (Ro)을 갖는 저항기와 등가이다. S1과 S2가 높을 때, V1과 V2 양쪽 모두가 VH로 설정되도록, 회로의 출력은 출력 단자와 기준 전압(VH) 사이에 연결된 값(Ro)을 갖는 저항기와 등가이다. S1과 S2가 다른 상태를 가지며, V1 또는 V2 중의 하나는 VH에 있게 되고, 다른 것은 VL에 있게 되어, 회로의 출력은 출력 단자와 VH와 VL의 평균 값과 동일한 전압 소스 사이에 연결된 값(Ro)을 갖는 저항기와 등가이다.
도 4의 회로의 출력 특징을 나타내는 등가 회로가 도 5에서 도시된다. 도시된 것처럼, 이 회로는 3개의 가능한 동작 모드 사이에서 회로를 스위칭하는 두 개의 제어 입력을 가진다.
이 회로는 디지털-아날로그 변환기를 형성하기 위해 추가적인 저항 소자와 선택적으로 결합하여 구성 블록으로서 사용될 수 있다.
가능한 회로의 제1 예시가 도 6에서 도시된다.
도 6의 회로의 동작은 도 1의 우측의 회로의 동작과 명백히 유사하다.
도 6의 회로는 데이터 비트(D0 내지 D5)에 의해 한정되는 6-비트 디지털 데이터와 선형적으로 변화하는 출력 전압을 생성하는데, 여기서 D0는 최하위 비트이고, D5는 최상위 비트이다. 출력 전압은 코드 000000에 대응하는 전압(VL)과 코드 111111에 대응하는 전압(VH) 사이에서 변화한다.
이 회로는 복수의 입력과 용량성 출력 부하 사이에 병렬로 연결된 6개의 수정되고 스위칭된 커패시터 저항기/분배기 회로로 이루어져 있다. 출력 저항 값은 이진 가중화된 회로 구성을 제공하기 위해 보다 하위의 연속적인 데이터 비트에 대해 두 배 만큼 증가한다.
최대 유효 저항(32R)을 가진 제6 커패시터 회로는 디지털 입력 워드의 최상위 비트(D5)에 의해서만 제어되고, 다른 커패시터 회로는 디지털 입력 워드(D5)의 최상위 비트와 디지털 입력 워드의 하나의 제각기의 다른 비트(D0, D1, D2, D3 또는 D4)에 의해 각각 제어된다.
따라서, 최대 유효 저항(32R)을 가진 제6 커패시터 회로는, 최상위 비트에 따라, 제1 이진 전압 레벨(VL) 또는 제2 이진 전압 레벨(VH)을 출력하기 위해 효과적으로 제어되고, 중간 전압 디바이딩 모드에서 동작하지 않는다.
최상위 비트(D5)가 높을 때, 다른 커패시터 회로의 각각은 높은 이진 전압 레벨(VH) 또는, 평균 전압 레벨{(VL + VH)/2}을 출력하기 위해 효과적으로 제어된다. 최상위 비트(D5)가 낮을 때, 다른 커패시터 회로의 각각은 낮은 전압 레벨(VL) 또는 평균 전압 레벨{(VL + VH)/2}을 출력하기 위해 효과적으로 제어된다.
제6 커패시터 회로는 데이터의 최하위 비트(D0)에 연관된 수정된 스위치 커패시터 저항기/분배기 회로의 저항 값의 두배인 저항 값을 가진다. 이 회로 배치는 디지털 입력과 아날로그 출력 사이에 선형적인 관계를 보장한다.
도 1의 우측에 도시된 대응하는 종래의 회로에 비교되는 이 새로운 변환기 회로의 중요한 이점은 정적인 전력 소비가 출력 저항을 변경하지 않고 실질적으로 감소된다는 것이다. VH 기준 전압 소스로부터 도출된 평균 전류가 디지털 코드와 변화하는 방식이 종래의 회로에 대해서는 도 7에 그리고 수정된 회로에 대해서는 도 6에 도시된다.
이 전류는, 부하 커패시터에서의 전압이 최종 값에서 안정화 될 때, 기준 전압 소스 사이에서 흐르는 값이다. 양쪽 회로에서 가장 큰 커패시터의 값은 가장 낮은 저항을 갖는 스위칭된 커패시터 저항기에 대응하는 1pF이고, 클록 주파수는 50 kHz이다. 이것은 2.54 MΩ의 출력 저항을 갖는 양쪽 회로를 초래한다. 기준 전압은 VL에 대해 0V와 VH에 대해 5V의 값을 갖는다. 종래의 회로의 경우에서 전류의 최대값은 4.92 ㎂이고, 31과 32의 디지털 코드에 대해 발생한다. 수정된 회로에 대해, 최대 전류는 1.23 ㎂이고, 16과 47의 디지털 코드에 대해 발생한다. 그러므로, 피크 저류는 전력 소비에서 4배 만큼의 감소를 가져오는 새로운 회로에서 4배 만큼 감소된다. 모든 코드 값을 고려하는 평균 전류는 종래의 회로에 대해 3.23 ㎂이고 4배 만큼 또한 감소되는 수정된 회로에 대해 807 nA이다.
기준 전압 소스 사이의 전류 흐름에서의 이러한 감소는 두 개의 인자로부터 초래된다. 첫 번째 인자는 수정되고 스위칭된 커패시터 저항 소자가 전압 분배기 회로로서 작용할 때 이 저항 소자에 걸리는 유효 전압은 종래의 회로에서 등가의 스위칭된 커패시터 저항 소자의 유효 전압보다 낮다는 것이다. 둘째로, 수정되고 스위칭된 커패시터 저항 소자가 전압 분배기 회로로서 작용할 때 이 저항 소자로 흘러 들어 가거나 나오는 전류는 저항의 두 개의 기준 전압 입력 단자 사이에서 동일하게 분배된다. 이 전류는 저항기로서 작용하는 수정되고 스위칭된 커패시터 저항기 회로에서 흐르는 전류를 제거하는 경향이 있으며, 그러므로 기준 전압 소스에 의해 제공되는 전류의 세기를 감소시킨다.
이 회로는 도 8에서 도시된 것처럼, 입력 데이터의 개별 비트를 전압 분배기 회로의 입력에 인가함으로써 아주 간단하게 구현될 수 있다. 디지털 입력(D0 - D5)은 도 4의 스위치 제어 신호(S1과 S2)로서 작용한다. VH와 VL에 대한 전원 라인은 도 8에서 도시되지 않고, 이것은 각 커패시터 회로(C, 2C, ..., 32C)에 공급될 것이다.
본 발명은 R2R 사다리 네트워크에 기반을 둔 도 1의 좌측의 회로의 동작에 대응하는 방식으로 동작하는 회로를 형성하기 위해 또한 사용될 수 있다.
도 9는 본 발명의 이러한 제2 변환기 회로를 도시한다. 커패시터 회로는 저항기(R)로 구성되는 저항기 체인의 입력과 접점 사이에 병렬로 연결된다. 저항기 사다리의 하나의 종점은 용량성 출력 부하에 연결되고, 다른 종점은 위의 회로에서처럼, 최상위 비트(D5)에 의해 제어되는 회로에 연결된다. 저항기의 이 종점에는 추가적인 커패시터 회로를 통해 제1 및 제2 이진 전압 레벨(VL, VH)의 평균값이 또한 제공된다. 모든 커패시터 회로는 체인에서 저항기(R)의 저항의 두배인 동일한 유효 저항(2R)을 갖는다.
도 6의 회로에서처럼, 최상위 비트(D5)가 높을 때, 다른 커패시터 회로의 각각은 높은 레벨(VH) 또는 평균 전압 레벨{(VL + VH)/2}을 출력하기 위해 효과적으로 제어된다. 최상위 비트(D5)가 낮을 때, 다른 커패시터 회로의 각각은 저 전압 레벨(VL) 또는 평균 전압 레벨{(VL + VH)/2}을 출력하기 위해 효과적으로 제어된다.
도 9의 회로와 도 1의 좌측에 도시된 종래의 회로에 대한 VH 전압 기준으로 부터 제공된 전류가 도 10에서 도시된다.
양쪽 회로에서 최대 커패시터의 값은 최저 저항을 갖는 스위칭된 커패시터 저항에 대응하는 1pF이고, 클록 주파수는 50 kHz이다. 이것은 5 ㏁의 출력 저항을 갖는 양쪽 회로를 초래한다. 기준 전압은 VL에 대해 0V와 VH에 대해 5V를 갖는다. 종래의 회로의 경우에서 전류의 최대값은 7.766 ㎂이고, 21과 43의 디지털 코드에 대해 발생한다. 수정된 회로에 대해, 최대 전류는 1.942 ㎂이고, 21과 42의 디지털 코드에 대해 발생한다. 그러므로, 피크 전류는 전력 소비에서 4배의 감소를 가져오는 새로운 회로에서 4배만큼 다시 감소된다. 모든 코드 값을 고려하는 평균 전류는 종래의 회로에 대해 5.53 ㎂이고, 3.5배 만큼 감소되는 수정된 회로에 대해서는 1.58 ㎂이다.
동일한 기능을 유지하면서 상기에서 설명된 회로에 개선이 이루어질 수 있다. 특히, 복잡성과 전력 소비가 더 감소될 수 있다.
도 11은 도 8의 회로를 구성하는 회로 소자를 보다 상세히 도시한다. 입력 디지털 데이터의 각 비트에 대해, 4개의 스위치와 하나의 커패시터가 각 입력 비트에 대해 커패시터 회로를 형성하기 위해 요구된다. 스위치의 전체 개수는 그러므로, 4N이며, 여기서 N은 비트의 개수이다.
디지털 데이터의 각 비트와 연관된 회로의 일부가 각 비트에 대해 동일하다. 각 회로에 대해, 입력 데이터 비트(D5)와 커패시터의 제1 단자 사이에 연결된 제1 스위치가 존재하고 커패시터의 제1 단자와 회로의 출력 사이에 연결된 제2 스위치가 존재한다. 이 회로의 이 부분은 각 커패시터 회로에서 동일하고, 그결과 각 커 패시터 회로에서 각 커패시터의 제1 단자는 이 회로의 동작 원리에 영향을 주지 않으면서 공통점에 결합될 수 있다.
도 12는 이 수정된 회로를 도시하는데, 이 회로는 변환기 회로를 형성하기 위해 요구되는 클록 주파수에서 동작하는 스위치의 개수가 감소되는 이점을 제공한다. 변환기를 형성하기 위해 요구되는 스위치의 개수는 4N에서 2N+2로 감소된다.
이 배치에서, 최상위 비트를 제외한 각 비트는 단지 하나의 입력 스위치(CK2)와 하나의 출력 스위치(CK1)와 연관된다. 입력과 출력 스위치 사이에, 연관된 커패시터의 하나의 단자로의 연결이 설정된다. 이 예시에서, 최상위 비트(D5)는 두 개의 입력 스위치와 두 개의 출력 스위치와 연관된다. 커패시터 모두는 그들의 다른 단자에서 공통점으로의 사이에서, 즉, 최상위 비트에 연관된 회로의 하나의 입력 스위치와 하나의 출력 스위치 사이에 연결된다.
보다 상세히, 각 입력(D0 - D5)은 이진 입력과 출력 부하 사이에서 직렬로 연결된 입력 스위치(각각 CK2에 의해 클록킹됨)와 출력 스위치(각각 CK1에 의해 클록킹됨)를 갖는 회로와 연관된다. 연관된 커패시터는 입력 스위치와 출력 스위치 사이에서의 접점과 공통 단자 사이에서 연결된다. 이진 입력 워드의 최상위 비트(D5)는 최상위 이진 입력과 출력 부하 사이에서 직렬로 연결된 추가적인 입력 스위치(CK1에 의해 클록킹됨)와 추가적인 출력 스위치(CK2에 의해 클록킹됨)와 연관된다. 공통 단자는 추가적인 입력 스위치와 추가적인 출력 스위치 사이의 접점에서 한정된다. 도 12의 회로는 도 11의 회로와 정확히 동일한 기능을 가지고 있으며, 위상적으로 동일하다.
도 12의 회로의 하나의 이점은 클록 신호(CK1과 CK2)에 의해 제어되는 상대적으로 많은 수의 스위치가 여전히 존재한다는 것이다. 이 클록 신호는 디지털 데이터 비트보다 더 높은 주파수에서 스위칭하며 이러한 스위치를 작동시키는데 필요한 전력은 변환기 회로의 전체적인 전력 소비에 상당한 기여를 할 수 있다.
도 13은 이진 전압 레벨(VH와 VL)을 이 회로에 연결하는 스위치를 포함하는 도 12의 전체 회로를 도시한다. 이 회로에서, 각 입력(10)은 두 개의 스위치에 연결되는데, 제1 스위치는 입력을 전압 레벨(VH)에 연결하고, 제2 스위치는 입력을 전압 레벨(VL)에 연결한다.
회로를 더 수정함으로써, 특히 이진 전압 레벨(VH, VL)이 이 회로에 연결되는 방식에 의해, (전력을 절약하기 위해) 클록킹되어야하는 스위치의 개수를 감소시키는 것이 가능하다.
도 14의 회로에서, 이 회로의 데이터 입력 신호는 다른 방식으로 제공된다. 도 14의 회로의 위상은 다르지만, 모든 스위치의 결합된 동작에 의해 설정된 연결은 이전의 실시예와 기능적으로 동일하다.
도 14에서, 복수의 커패시터 회로 각각은 제1 전력 라인(20)과 제2 전력 라인(22) 사이에 직렬로 연결된 입력 스위치와 출력 스위치를 포함한다. 제1 전력 라인(20)은 높은 이진 전압 레벨(VH)에 (CK2에 의해) 선택적으로 연결되고, 제2 전력 라인(20)은 낮은 이진 전압 레벨(VL)에 (또한 CK2에 의해) 선택적으로 연결된다. 커패시터는 입력 스위치와 출력 스위치 사이의 접점과 공통 단자 사이에 연결된다. 제1 전력 라인(20)은 출력 부하에 (CK1에 의해) 선택적으로 연결되고, 제2 전력 라 인(22)은 출력 부하에 (또한 CK1에 의해) 선택적으로 연결된다.
이 배치에서, 입력 스위치는 제각기의 디지털 입력(D0 - D5)에 의해 각각 제어되고, 출력 스위치는 제각기의 디지털 입력 (/D0 - /D5)의 상보에 의해 각각 제어된다.
추가적인 입력 스위치와 추가적인 출력 스위치가 제3 전력 라인(24)과 제4 전력 라인(26)에 사이에 직렬로 제공되고, 추가적인 입력 스위치와 추가적인 출력 스위치가 디지털 입력의 최상위 비트(D5와 /D5)에 의해 제어된다. 공통 단자는 추가적인 입력 스위치와 추가적인 출력 스위치 사이의 접점에서 한정된다. 제3 및 제4 전력 라인(24와 26)은 CK1에 의해 제각기의 이진 전압 레벨에 연결되고, CK2에 의해 출력 부하에 연결된다.
이 회로가 동일한 기능을 제공한다는 것을 알 수 있다. 특히, 도 12에서 도시된 것처럼, CK2는 공통 단자가 출력 부하에 연결될 때 제어하고, CK1은 공통 단자가 이진 입력 전압에 연결될 때 제어한다. 도 12에서 도시된 것처럼, CK1은 커패시터 단자(공통 단자가 아님)가 출력 부하에 연결될 때 제어하고, CK2는 커패시터 단자가 이진 입력 전압에 연결될 때 제어한다.
스위치의 쌍(D와 /D)은 어느 이진 전압이 (CK를 통해)커패시터 단자에 제공되는 지를 제어하고, 이 스위치쌍은 도 13에서 입력 스위치의 뱅크의 기능을 수행한다.
이 배치는 단지 8개의 스위치가 클록(CK1과 CK2)에 의해 제어되고, 스위치의 전체 개수는 2N + 10이라는 이점을 지닌다.
이 회로는 종래의 회로와 비교해서 아주 다른 스위치의 배치를 가지며, 커패시터가 이진 전압 레벨(VH, VL)과 출력 노드에 연결된 시퀀스는 위에서 설명한 것처럼, 종래의 회로에서와 정확히 동일하다.
여기서 설명한 기술은 스위칭된 커패시터 저항기의 배치를 사용하는 다른 디지털-아날로그 변환기 회로에 또한 적용될 수 있다.
이 기술은 AMLCD의 집적된 열 구동 회로와 특히 관계있다. 변환기 회로는 상대적으로 낮은 출력 저항을 가지며, 이 낮은 출력 저항은 출력 증폭기/버퍼에 대한 필요를 회피하게 할 수 있다.
도 15는 신호를 픽셀 어레이(34)내의 픽셀의 행에 공급하기 위한 행 구동기 회로(30)와, 이 어레이내의 픽셀의 열에 픽셀 구동 신호를 공급하는 열 어드레스 회로(32)를 포함하는, 디스플레이 디바이스를 도시한다.
열 어드레스 회로(32)는 본 발명의 디지털-아날로그 변환기를 포함하고, 이것은 중간 버퍼 또는 증폭기에 대한 필요 없이 신호를 열 컨덕터에 직접적으로 공급할 수 있다. 변환기의 소자는 디스플레이 픽셀을 운반하는 기판상에 집적하기에 또한 적절하다.
도시된 변환기는 6 비트 변환기이다. 본 발명이 다른 크기의 변환기에 적용될 수 있다는 것이 즉시로 명백할 것이다. 마찬가지로, 본 발명의 커패시터 회로를 사용함으로써 수정될 수 있는 많은 다른 특정한 변환기 회로가 존재하며, 이 커패시터 회로는 본 발명의 변환기를 위한 구성 블록을 형성한다.
다양한 다른 수정이 당업자에세 명백할 것이다.
본 발명은 디지털-아날로그 변환기 회로에 이용 가능하며, 특히, 이러한 회로의 전력 소모에 이용 가능하다.

Claims (33)

  1. 디지털-아날로그 변환기로서,
    디지털 입력 워드의 비트들의 개수에 수적으로 대응하고, 상기 변환기의 이진 입력들로서 제1 및 제2 이진 전압 레벨(VH, VL) 중의 하나를 선택하는데 사용되는 복수의 디지털 입력들(D0-D5);
    상기 복수의 디지털 입력들에 연관되는 복수의 커패시터 회로들(C, 2C, ..., 32C);
    제1 및 제2 클록 입력들(CK1, CK2);
    출력 부하(CLOAD); 및
    상기 클록 입력들에 의해 제어되고, 상기 커패시터 회로들을 상기 이진 입력들 중의 하나에 또는 상기 출력 부하에 연결하는 것을 제어하는 복수의 스위치들을 포함하고,
    상기 복수의 상기 커패시터 회로들은 상기 디지털 입력 워드의 비트들에 따라 상기 제1 이진 전압 레벨, 상기 제2 이진 전압 레벨 또는 상기 제1 및 제2 이진 전압 레벨의 평균을 포함하는 유효 전압을 상기 부하로 출력하도록 제어가능한 것을 특징으로 하는 디지털-아날로그 변환기.
  2. 제1항에 있어서,
    상기 복수의 커패시터 회로들 각각은 입력 회로를 포함하며,
    상기 입력 회로는,
    제1 입력과 상기 출력 사이에 직렬로 연결된 제1 스위치와 제2 스위치를 포함하는 제1 브랜치(branch);
    제2 입력과 상기 출력 사이에 직렬로 연결된 제3 스위치와 제4 스위치를 포함하는 제2 브랜치; 및
    상기 제1 스위치와 상기 제2 스위치 사이의 접점과 상기 제3 스위치와 상기 제4 스위치 사이의 접점 사이에 연결된 커패시터를 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제2항에 있어서,
    상기 제1 스위치와 상기 제4 스위치는 상기 제1 클록 입력(CK1)에 의해 클록킹되고,
    상기 제2 스위치와 상기 제3 스위치는 상기 제2 클록 입력(CK2)에 의해 클록킹되는 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 제3항에 있어서,
    상기 제1 및 제2 클록 입력들(CK1, CK2)은 상보(complementary) 신호들인 것을 특징으로 하는 디지털-아날로그 변환기.
  5. 제2항 내지 제4항 중의 어느 한 항에 있어서,
    상기 입력 회로들 각각은,
    상기 이진 전압 레벨들 중의 제1 선택된 레벨을 상기 제1 입력에 공급하기 위한 제1 스위칭 배치, 및
    상기 이진 전압 레벨들 중의 제2 선택된 레벨을 상기 제2 입력에 공급하기 위한 제2 스위칭 배치를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  6. 제5항에 있어서,
    상기 입력 회로들 각각의 상기 제1 및 제2 스위칭 배치들은,
    상기 제1 이진 전압 레벨을 상기 제1 및 제2 입력들에 제공하거나, 상기 제2 이진 전압 레벨을 상기 제1 및 제2 입력들에 제공하거나, 상기 제1 이진 전압 레벨을 하나의 입력에 제공하고 상기 제2 이진 전압 레벨을 다른 입력에 제공하도록 제어가능한 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 복수의 커패시터 회로들은 상기 커패시터 회로 중 하나를 제외한 모든 커패시터 회로들을 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  8. 제7항에 있어서,
    상기 하나의 입력 회로는 상기 디지털 입력 워드의 최상위 비트(D5)에 의해 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  9. 제8항에 있어서,
    상기 하나의 커패시터 회로는 오직 상기 제1 이진 전압 레벨(VH) 또는 상기 제2 이진 전압 레벨(VL)만을 포함하는 유효 전압을 출력하도록 제어가능한 것을 특징으로 하는 디지털-아날로그 변환기.
  10. 제1항 내지 제4항 중의 어느 한 항에 있어서,
    상기 커패시터 회로들은 상기 복수의 입력들과 상기 출력 부하 사이에 병렬로 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  11. 제1항에 있어서,
    상기 커패시터 회로들 각각은 상기 이진 입력들 중의 하나와 상기 출력 부하 사이에 직렬로 연결된 입력 스위치 및 출력 스위치를 포함하고,
    상기 입력 스위치와 상기 출력 스위치 사이의 접점과 공통 단자 사이에 연결된 커패시터를 더 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  12. 제11항에 있어서,
    상기 입력 스위치들 각각은 상기 제1 클록 입력(CK2)에 의해 제어되고,
    상기 출력 스위치들 각각은 상기 제2 클록 입력(CK1)에 의해 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  13. 제12항에 있어서,
    최상위 비트와 연관된 이진 입력과 상기 출력 부하 사이에 직렬로 연결된 추가적인 입력 스위치와 추가적인 출력 스위치를 더 포함하고,
    상기 공통 단자는 상기 추가적인 입력 스위치와 상기 추가적인 출력 스위치 사이의 접점으로 규정되는 것을 특징으로 하는 디지털-아날로그 변환기.
  14. 제13항에 있어서,
    상기 추가적인 입력 스위치는 상기 제2 클록 입력(CK1)에 의해 제어되고,
    상기 추가적인 출력 스위치는 상기 제1 클록 입력(CK2)에 의해 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  15. 제1항에 있어서,
    상기 커패시터 회로들 각각은 제1 전원 라인(20)과 제2 전원 라인(22) 사이에 직렬로 연결된 입력 스위치와 출력 스위치를 포함하고,
    상기 제1 전원 라인은 상기 제1 이진 전압 레벨(VH)에 선택적으로 연결되고,
    상기 제2 전원 라인은 상기 제2 이진 전압 레벨(VL)에 선택적으로 연결되고,
    상기 입력 스위치와 상기 출력 스위치 사이의 접점과 공통 단자 사이에 연결된 커패시터를 더 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  16. 제15항에 있어서,
    상기 입력 스위치들 각각은 대응하는 디지털 입력(D0 - D5)에 의해 제어되고,
    상기 출력 스위치들 각각은 상기 대응하는 디지털 입력의 상보 입력(/D0 - /D5)에 의해 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  17. 제16항에 있어서,
    상기 제1 및 제2 전원 라인들(20, 22)은 상기 클록 입력들 중의 하나(CK2)의 제어 하에 상기 제1 및 제2 이진 전압 레벨들(VH, VL)에 연결되고,
    상기 제1 및 제2 전원 라인들은 상기 클록 입력들 중의 다른 하나(CK1)의 제어 하에 상기 출력 부하에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  18. 제15항 내지 제17항 중의 어느 한 항에 있어서,
    제3 전원 라인(24)과 제4 전원 라인(26) 사이에 직렬로 연결된 추가적인 입력 스위치와 추가적인 출력 스위치를 더 포함하고,
    상기 추가적인 입력 스위치와 상기 추가적인 출력 스위치는 상기 디지털 입력 워드의 최상위 비트(D5)에 의해 제어되고,
    상기 공통 단자는 상기 추가적인 입력 스위치와 상기 추가적인 출력 스위치 사이의 접점으로 규정되는 것을 특징으로 하는 디지털-아날로그 변환기.
  19. 제18항에 있어서,
    상기 제3 및 제4 전원 라인들(24, 26)은 상기 클록 입력들 중의 다른 하나(CK1)의 제어 하에서 상기 제1 및 제2 이진 전압 레벨들에 연결되고,
    상기 제3 및 제4 전원 라인들은 상기 클록 입력들 중의 하나(CK2)의 제어 하에서 상기 출력 부하에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  20. 제1항, 제2항, 제 11항 또는 제15항 중의 어느 한 항에 있어서,
    상기 커패시터 회로들 각각은 상기 각각의 커패시터 회로의 커패시턴스에 의해 결정되는 유효 저항을 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
  21. 제20항에 있어서,
    상기 커패시터 회로들이 이진 가중화된 회로 구성을 형성하도록, 상기 커패시터 회로들은 유효 저항들(R, 2R, ..., 32R)을 각각 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
  22. 제21항에 있어서,
    상기 커패시터 회로들 중 최대 유효 저항(32R)을 갖는 커패시터 회로는 상기 디지털 입력 워드의 최상위 비트(D5)에 의해 제어되고,
    상기 커패시터 회로들 중 상기 최대 유효 저항(32R)을 갖지 않는 다른 커패시터 회로들은 상기 디지털 입력 워드의 최상위 비트(D5)와 상기 디지털 입력 워드의 대응하는 다른 비트들(D0 - D4)에 의해 각각 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  23. 제22항에 있어서,
    상기 최대 유효 저항(32R)을 갖는 커패시터 회로는 최상위 비트(D5)에 따라 상기 제1 이진 전압 레벨(VH) 또는 상기 제2 이진 전압 레벨(VL)을 출력하도록 제어되고;
    상기 다른 커패시터 회로들 각각은,
    상기 디지털 입력 워드의 최상위 비트(D5)가 하이(high)일 때, 상기 대응하는 다른 비트에 따라, 상기 제1 이진 전압 레벨(VH) 또는 상기 제1 및 제2 이진 전압 레벨들의 평균값을 출력하거나,
    상기 디지털 입력 워드의 최상위 비트(D5)가 로우(low)일 때, 상기 대응하는 다른 비트에 따라, 상기 제2 이진 전압 레벨(VL) 또는 상기 제1 및 제2 이진 전압 레벨들의 평균값을 출력하도록 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  24. 제1항 또는 제2항에 있어서,
    상기 커패시터 회로들은 상기 복수의 입력들과 저항기 체인(R)의 접점들 사이에 병렬로 연결되고, 상기 저항기 체인의 제1 종점은 상기 출력 부하에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  25. 제24항에 있어서,
    상기 커패시터 회로들 각각은 유효 저항(2R)을 가지는 것을 특징으로 하는 디지털-아날로그 변환기.
  26. 제25항에 있어서,
    상기 커패시터 회로들 중 상기 저항기 체인의 제2 종점에 연결되는 커패시터 회로는 상기 디지털 입력 워드의 최상위 비트(D5)에 의해 제어되고,
    상기 커패시터 회로들 중 다른 커패시터 회로들은 상기 디지털 입력 워드의 최상위 비트(D5)와 상기 디지털 입력 워드의 대응하는 다른 비트들(D0 - D4)에 의해 각각 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  27. 제26항에 있어서,
    상기 저항기 체인의 제2 종점에 연결되는 커패시터 회로는 최상위 비트(D5)에 따라, 상기 제1 이진 전압 레벨 또는 상기 제2 이진 전압 레벨을 출력하도록 제어되고;
    상기 다른 커패시터 회로들 각각은,
    상기 디지털 입력 워드의 최상위 비트(D5)가 하이(high)일 때, 상기 대응하는 다른 비트에 따라, 상기 제1 이진 전압 레벨(VH) 또는 상기 제1 및 제2 이진 전압 레벨들의 평균값을 출력하거나,
    상기 디지털 입력 워드의 최상위 비트(D5)가 로우(low)일 때, 상기 대응하는 다른 비트에 따라, 상기 제2 이진 전압 레벨(VL) 또는 상기 제1 및 제2 이진 전압 레벨들의 평균값을 출력하도록 제어되는 것을 특징으로 하는 디지털-아날로그 변환기.
  28. 제25항에 있어서,
    상기 제1 및 제2 이진 전압 레벨의 평균값은 상기 커패시터 회로의 유효 저항에 대응하는 유효 저항(2R)을 통해 상기 저항기 체인의 제2 종점에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  29. 제28항에 있어서,
    상기 제1 및 제2 이진 전압 레벨의 평균값은 추가적인 커패시터 회로에 의해 상기 저항기 체인의 상기 제2 종점에 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  30. 디지털-아날로그 변환을 수행하는 방법으로서,
    변환기의 이진 입력으로서, 디지털 입력 워드의 비트들을 사용하여, 상기 비트들의 개수에 수적으로 대응하는 복수의 제어 전압들을 생성하는 단계로서, 상기 복수의 제어 전압들 중에서 하나의 제어 전압은 제1 이진 전압 레벨(VL) 또는 제2 이진 전압 레벨(VH)을 포함하고, 상기 복수의 제어 전압들 중에서 나머지 제어 전압들의 각각은 상기 제1 이진 전압 레벨, 상기 제2 이진 전압 레벨, 또는 상기 제1 및 제2 이진 전압 레벨들의 평균값((VH+VL)/2)을 포함하는 단계; 및
    상기 변환기의 출력 부하를 구동하기 위해 상기 복수의 제어 전압들을 사용하는 단계를 포함하는 디지털-아날로그 변환을 수행하는 방법.
  31. 제30항에 있어서,
    상기 복수의 제어 전압들을 생성하는 단계는 상기 복수의 제어 전압들을 생성하기 위해 상기 변환기 내의 스위칭된 커패시터 저항 회로를 동작하는 단계를 포함하는 것을 특징으로 하는 디지털-아날로그 변환을 수행하는 방법.
  32. 제30항 또는 제31항에 있어서,
    상기 복수의 제어 전압들을 생성하는 단계는 상기 복수의 제어 전압들을 생성하기 위해 상기 변환기 내의 복수의 스위칭된 커패시터 저항 회로들을 동작하는 단계를 포함하며,
    상기 복수의 스위칭된 커패시터 저항 회로들 각각은 상기 제1 및 제2 이진 전압 레벨들 중의 하나가 인가되는 제1 제어 입력, 및 상기 제1 및 제2 이진 전압 레벨들 중 다른 하나가 인가되는 제2 제어 입력을 구비하는 것을 특징으로 하는 디지털-아날로그 변환을 수행하는 방법.
  33. 디스플레이 디바이스로서,
    디스플레이 픽셀의 어레이(34);
    신호를 픽셀 행에 공급하기 위한 행 구동기 회로(30); 및
    픽셀 구동 신호를 픽셀 열에 공급하는 열 어드레스 회로(32)를 포함하고, 상기 열 어드레스 회로(32)는 제1항 내지 제4항 중의 어느 한 항에 따른 디지털-아날로그 변환기를 포함하는 디스플레이 디바이스.
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