JPH08149007A - 逐次比較型ａ／ｄ変換器及びそのａ／ｄ変換処理方法 - Google Patents
逐次比較型ａ／ｄ変換器及びそのａ／ｄ変換処理方法Info
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- JPH08149007A JPH08149007A JP28676694A JP28676694A JPH08149007A JP H08149007 A JPH08149007 A JP H08149007A JP 28676694 A JP28676694 A JP 28676694A JP 28676694 A JP28676694 A JP 28676694A JP H08149007 A JPH08149007 A JP H08149007A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換時間を短縮した逐次比較型Ａ／Ｄ
変換器を提供する。 【構成】 複数のアナログ入力信号を順次選択する信号
選択部と、前記信号選択部によって選択されたアナログ
入力信号をサンプル・ホールドし、このサンプル・ホー
ルド電圧とアナログ比較電圧とを比較してその比較結果
を出力する第１の回路と、前記第１の回路と同一の機能
を有する第２の回路と、前記第１の回路と前記第２の回
路の出力のいずれか一方を選択する選択回路と、前記選
択回路の選択結果に応じたデジタルデータを設定する逐
次比較レジスタと、前記逐次比較レジスタで設定された
デジタルデータを前記アナログ比較電圧に変換するＤ／
Ａ変換器とを備え、前記第１の回路により１つのアナロ
グ入力信号のサンプル・ホールドを行った後に、前記第
２の回路により次のアナログ入力信号のサンプル・ホー
ルドを行うように制御することにある。
変換器を提供する。 【構成】 複数のアナログ入力信号を順次選択する信号
選択部と、前記信号選択部によって選択されたアナログ
入力信号をサンプル・ホールドし、このサンプル・ホー
ルド電圧とアナログ比較電圧とを比較してその比較結果
を出力する第１の回路と、前記第１の回路と同一の機能
を有する第２の回路と、前記第１の回路と前記第２の回
路の出力のいずれか一方を選択する選択回路と、前記選
択回路の選択結果に応じたデジタルデータを設定する逐
次比較レジスタと、前記逐次比較レジスタで設定された
デジタルデータを前記アナログ比較電圧に変換するＤ／
Ａ変換器とを備え、前記第１の回路により１つのアナロ
グ入力信号のサンプル・ホールドを行った後に、前記第
２の回路により次のアナログ入力信号のサンプル・ホー
ルドを行うように制御することにある。
Description
【０００１】
【産業上の利用分野】本発明は、各種計測・制御分野等
で広く採用され、複数のアナログ入力信号をマルチプレ
クサ等で選択してＡ／Ｄ変換する逐次比較型アナログ・
デジタル（Ａ／Ｄ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａ
ｌ）変換器、及びそのＡ／Ｄ変換処理方法に関する。
で広く採用され、複数のアナログ入力信号をマルチプレ
クサ等で選択してＡ／Ｄ変換する逐次比較型アナログ・
デジタル（Ａ／Ｄ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａ
ｌ）変換器、及びそのＡ／Ｄ変換処理方法に関する。
【０００２】
【従来の技術】従来、この種の逐次比較型Ａ／Ｄ変換器
としては例えば図２に示すようなものがあった。
としては例えば図２に示すようなものがあった。
【０００３】この逐次比較型Ａ／Ｄ変換器は、ＭＯＳ−
ＦＥＴを用いた場合に一般的に用いられている電圧比較
方式による逐次比較型Ａ／Ｄ変換器であり、複数のアナ
ログ入力信号のＡ／Ｄ変換に対応したものとなってい
る。
ＦＥＴを用いた場合に一般的に用いられている電圧比較
方式による逐次比較型Ａ／Ｄ変換器であり、複数のアナ
ログ入力信号のＡ／Ｄ変換に対応したものとなってい
る。
【０００４】図２において、まず、３種類のアナログ入
力信号ＡＩＮ１，ＡＩＮ２，ＡＩＮ３の内、アナログ入
力信号ＡＩＮ１に対するサンプルホールド処理を行うべ
く、アナログ・マルチプレクサ１０１のスイッチ１０１
ａを選択すると共に、スイッチ１０２をオンし（スイッ
チ１０３はオフ）、且つスイッチ１０４をオンする。
力信号ＡＩＮ１，ＡＩＮ２，ＡＩＮ３の内、アナログ入
力信号ＡＩＮ１に対するサンプルホールド処理を行うべ
く、アナログ・マルチプレクサ１０１のスイッチ１０１
ａを選択すると共に、スイッチ１０２をオンし（スイッ
チ１０３はオフ）、且つスイッチ１０４をオンする。
【０００５】その結果、アナログ入力信号ＡＩＮ１がマ
ルチプレクサ１の出力電圧ＶＡとして出力され、スイッ
チ１０２、コンパレータ１０５及びスイッチ１０４を介
してサンプルホールド用のコンデンサ１０６に充電され
る。このように、アナログ入力信号ＡＩＮ１の電圧値Ｖ
Ａがサンプルホールド電圧ＶＳＨとしてサンプリングさ
れた後に、次の比較・変換処理を行うべく前記スイッチ
１０１ａ，１０２，１０４をオフする。
ルチプレクサ１の出力電圧ＶＡとして出力され、スイッ
チ１０２、コンパレータ１０５及びスイッチ１０４を介
してサンプルホールド用のコンデンサ１０６に充電され
る。このように、アナログ入力信号ＡＩＮ１の電圧値Ｖ
Ａがサンプルホールド電圧ＶＳＨとしてサンプリングさ
れた後に、次の比較・変換処理を行うべく前記スイッチ
１０１ａ，１０２，１０４をオフする。
【０００６】比較・変換処理では、制御回路１０７によ
り、逐次比較レジスタ（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ
Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｏｒ）１
０８の最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆ
ｉｃａｎｔ Ｂｉｔ）が“１”に、他のビットが“０”
に設定され、このデジタルデータが逐次比較レジスタ１
０８のＮビットに対応したデジタル・アナログ（Ｄ／
Ａ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器１０
９へ供給されてアナログ比較電圧ＶＤに変換される。そ
して、コンパレータ１０５によってアナログ比較電圧Ｖ
Ｄと先のサンプルホールド電圧ＶＳＨとの大小関係が比
較される。
り、逐次比較レジスタ（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ
Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｏｒ）１
０８の最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆ
ｉｃａｎｔ Ｂｉｔ）が“１”に、他のビットが“０”
に設定され、このデジタルデータが逐次比較レジスタ１
０８のＮビットに対応したデジタル・アナログ（Ｄ／
Ａ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換器１０
９へ供給されてアナログ比較電圧ＶＤに変換される。そ
して、コンパレータ１０５によってアナログ比較電圧Ｖ
Ｄと先のサンプルホールド電圧ＶＳＨとの大小関係が比
較される。
【０００７】制御回路１０７は、その比較結果に応じて
逐次比較レジスタ１０８のデジタルデータを更新する。
この更新された逐次比較レジスタ１０８のデジタルデー
タに対応してＤ／Ａ変換器１０９の出力電圧であるアナ
ログ比較電圧ＶＤは変化し、再度コンパレータ１０５に
よってアナログ入力信号ＡＩＮ１のサンプルホールド電
圧ＶＳＨと比較される。
逐次比較レジスタ１０８のデジタルデータを更新する。
この更新された逐次比較レジスタ１０８のデジタルデー
タに対応してＤ／Ａ変換器１０９の出力電圧であるアナ
ログ比較電圧ＶＤは変化し、再度コンパレータ１０５に
よってアナログ入力信号ＡＩＮ１のサンプルホールド電
圧ＶＳＨと比較される。
【０００８】以降、同様にＮビットの最下位ビット（Ｌ
ＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
の比較結果が逐次比較レジスタ１０８に設定されるま
で、上記の比較・変換処理が繰り返し実行される。この
結果、決定した逐次比較レジスタ１０８のＮビットのデ
ジタルデータが、サンプルホールドされたアナログ入力
信号ＡＩＮ１のアナログ電圧に相当するＡ／Ｄ変換処理
結果であるデジタル出力となる。
ＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）
の比較結果が逐次比較レジスタ１０８に設定されるま
で、上記の比較・変換処理が繰り返し実行される。この
結果、決定した逐次比較レジスタ１０８のＮビットのデ
ジタルデータが、サンプルホールドされたアナログ入力
信号ＡＩＮ１のアナログ電圧に相当するＡ／Ｄ変換処理
結果であるデジタル出力となる。
【０００９】このような一連の動作で１つのアナログ入
力信号ＡＩＮ１に対するＡ／Ｄ変換が終了し、続いて次
のアナログ入力信号ＡＩＮ２の電圧をサンプルホールド
するための動作が開始される。このアナログ入力信号Ａ
ＩＮ２のＡ／Ｄ変換処理が終了すると、アナログ入力信
号ＡＩＮ３の電圧をサンプルホールドするための動作が
開始される。なお、アナログ入力信号ＡＩＮ２，ＡＩＮ
３に対するＡ／Ｄ変換処理は、アナログ入力信号ＡＩＮ
１に対するものと同様に行われ、ただ、アナログ入力信
号ＡＩＮ２，ＡＩＮ３の場合は、マルチプレクサ１０１
においてスイッチ１０１ｂ，スイッチ１０２ｂがそれぞ
れ選択される。
力信号ＡＩＮ１に対するＡ／Ｄ変換が終了し、続いて次
のアナログ入力信号ＡＩＮ２の電圧をサンプルホールド
するための動作が開始される。このアナログ入力信号Ａ
ＩＮ２のＡ／Ｄ変換処理が終了すると、アナログ入力信
号ＡＩＮ３の電圧をサンプルホールドするための動作が
開始される。なお、アナログ入力信号ＡＩＮ２，ＡＩＮ
３に対するＡ／Ｄ変換処理は、アナログ入力信号ＡＩＮ
１に対するものと同様に行われ、ただ、アナログ入力信
号ＡＩＮ２，ＡＩＮ３の場合は、マルチプレクサ１０１
においてスイッチ１０１ｂ，スイッチ１０２ｂがそれぞ
れ選択される。
【００１０】そして、アナログ入力信号ＡＩＮ３に対す
るＡ／Ｄ変換処理が終了した時点で３種類のアナログ入
力信号ＡＩＮ１〜ＡＩＮ３に対するそれぞれ１回分のＡ
／Ｄ変換が終了したことになる。このアナログ入力信号
ＡＩＮ１のサンプルホールド開始動作からアナログ入力
信号ＡＩＮ３のＡ／Ｄ変換終了に至る１回分のＡ／Ｄ変
換時間が、アナログ入力信号ＡＩＮ１〜ＡＩＮ３に対す
るサンプリング周期となる。
るＡ／Ｄ変換処理が終了した時点で３種類のアナログ入
力信号ＡＩＮ１〜ＡＩＮ３に対するそれぞれ１回分のＡ
／Ｄ変換が終了したことになる。このアナログ入力信号
ＡＩＮ１のサンプルホールド開始動作からアナログ入力
信号ＡＩＮ３のＡ／Ｄ変換終了に至る１回分のＡ／Ｄ変
換時間が、アナログ入力信号ＡＩＮ１〜ＡＩＮ３に対す
るサンプリング周期となる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記図
２に示した従来技術により例えば８ビットの逐次比較型
Ａ／Ｄ変換器を構成した場合において、サンプルホール
ド時間を２μｓｅｃ、及び１ビット当たりの変換時間を
１μｓｅｃとすると、アナログ入力信号ＡＩＮ１〜ＡＩ
Ｎ３に対するサンプリング周期は３０μｓｅｃとなり、
アナログ入力信号を増やそうとした場合に、サンプリン
グ周期が１０μｓｅｃずつ長くなる。そのため、時々刻
々と変化するアナログ入力信号に対するサンプリングが
粗くなるという問題があった。
２に示した従来技術により例えば８ビットの逐次比較型
Ａ／Ｄ変換器を構成した場合において、サンプルホール
ド時間を２μｓｅｃ、及び１ビット当たりの変換時間を
１μｓｅｃとすると、アナログ入力信号ＡＩＮ１〜ＡＩ
Ｎ３に対するサンプリング周期は３０μｓｅｃとなり、
アナログ入力信号を増やそうとした場合に、サンプリン
グ周期が１０μｓｅｃずつ長くなる。そのため、時々刻
々と変化するアナログ入力信号に対するサンプリングが
粗くなるという問題があった。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、比較的簡素な
構成でＡ／Ｄ変換時間を短縮することができる逐次比較
型Ａ／Ｄ変換器を提供することである。またその他の目
的は、Ａ／Ｄ変換時間を短縮することができる逐次比較
型Ａ／Ｄ変換器のＡ／Ｄ変換処理方法を提供することで
ある。
するためになされたもので、その目的は、比較的簡素な
構成でＡ／Ｄ変換時間を短縮することができる逐次比較
型Ａ／Ｄ変換器を提供することである。またその他の目
的は、Ａ／Ｄ変換時間を短縮することができる逐次比較
型Ａ／Ｄ変換器のＡ／Ｄ変換処理方法を提供することで
ある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の逐次比較型Ａ／Ｄ変換器の特徴は、複数の
アナログ入力信号を順次選択する信号選択部と、前記信
号選択部の出力側に接続され、該信号選択部によって選
択されたアナログ入力信号をサンプル・ホールドし、こ
のサンプル・ホールド電圧とアナログ比較電圧とを比較
してその比較結果を出力する第１の回路と、前記信号選
択部の出力側に接続され、前記第１の回路と同一の機能
を有する第２の回路と、前記第１の回路と前記第２の回
路の出力のいずれか一方を選択する選択回路と、前記選
択回路の選択結果に応じたデジタルデータを設定する逐
次比較レジスタと、前記逐次比較レジスタで設定された
デジタルデータを前記アナログ比較電圧に変換するＤ／
Ａ変換器とを備え、前記第１の回路により１つのアナロ
グ入力信号のサンプル・ホールドを行った後に、前記第
２の回路により次のアナログ入力信号のサンプル・ホー
ルドを行うように制御することにある。
に、本発明の逐次比較型Ａ／Ｄ変換器の特徴は、複数の
アナログ入力信号を順次選択する信号選択部と、前記信
号選択部の出力側に接続され、該信号選択部によって選
択されたアナログ入力信号をサンプル・ホールドし、こ
のサンプル・ホールド電圧とアナログ比較電圧とを比較
してその比較結果を出力する第１の回路と、前記信号選
択部の出力側に接続され、前記第１の回路と同一の機能
を有する第２の回路と、前記第１の回路と前記第２の回
路の出力のいずれか一方を選択する選択回路と、前記選
択回路の選択結果に応じたデジタルデータを設定する逐
次比較レジスタと、前記逐次比較レジスタで設定された
デジタルデータを前記アナログ比較電圧に変換するＤ／
Ａ変換器とを備え、前記第１の回路により１つのアナロ
グ入力信号のサンプル・ホールドを行った後に、前記第
２の回路により次のアナログ入力信号のサンプル・ホー
ルドを行うように制御することにある。
【００１４】上記目的を達成するために、本発明におけ
る逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換処理方法の特徴
は、複数のアナログ入力信号のうちの１つのアナログ入
力信号をサンプルホールドするサンプルホールド処理
と、逐次比較レジスタに設定されたデジタルデータをデ
ジタル／アナログ変換して得られたアナログ比較電圧と
前記サンプルホールド処理によって得られたサンプルホ
ールド電圧とを比較し、その比較結果に応じて前記逐次
比較レジスタの設定値を更新する比較・変換処理とを実
行する逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換処理方法に
おいて、１つのアナログ入力信号に対する前記比較・変
換処理中に、次のアナログ入力信号に対する前記サンプ
ルホールド処理を実行することにある。
る逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換処理方法の特徴
は、複数のアナログ入力信号のうちの１つのアナログ入
力信号をサンプルホールドするサンプルホールド処理
と、逐次比較レジスタに設定されたデジタルデータをデ
ジタル／アナログ変換して得られたアナログ比較電圧と
前記サンプルホールド処理によって得られたサンプルホ
ールド電圧とを比較し、その比較結果に応じて前記逐次
比較レジスタの設定値を更新する比較・変換処理とを実
行する逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換処理方法に
おいて、１つのアナログ入力信号に対する前記比較・変
換処理中に、次のアナログ入力信号に対する前記サンプ
ルホールド処理を実行することにある。
【００１５】
【作用】上述の如き構成によれば、複数のアナログ入力
信号を順次Ａ／Ｄ変換するに際し、１つのアナログ入力
信号に対する比較・変換処理を行っている間に、次のア
ナログ入力信号のサンプルホールド処理を行ってしま
う。これにより、１つのアナログ入力信号のＡ／Ｄ変換
を終えた時点で、次のアナログ入力信号に対するサンプ
ルホールド処理を実行することなく、直ちにその比較・
変換処理へ移行することができる。
信号を順次Ａ／Ｄ変換するに際し、１つのアナログ入力
信号に対する比較・変換処理を行っている間に、次のア
ナログ入力信号のサンプルホールド処理を行ってしま
う。これにより、１つのアナログ入力信号のＡ／Ｄ変換
を終えた時点で、次のアナログ入力信号に対するサンプ
ルホールド処理を実行することなく、直ちにその比較・
変換処理へ移行することができる。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した逐次比較型Ａ／Ｄ変
換器の回路図である。
明する。図１は、本発明を実施した逐次比較型Ａ／Ｄ変
換器の回路図である。
【００１７】本実施例の逐次比較型Ａ／Ｄ変換器は、３
種類のアナログ入力信号ＡＩＮ１，ＡＩＮ２，ＡＩＮ３
を順次Ａ／Ｄ変換する機能を有するもので、アナログ入
力信号ＡＩＮ１〜ＡＩＮ３から１つのアナログ入力信号
を選択するアナログ・マルチプレクサ１を有している。
種類のアナログ入力信号ＡＩＮ１，ＡＩＮ２，ＡＩＮ３
を順次Ａ／Ｄ変換する機能を有するもので、アナログ入
力信号ＡＩＮ１〜ＡＩＮ３から１つのアナログ入力信号
を選択するアナログ・マルチプレクサ１を有している。
【００１８】アナログ・マルチプレクサ１は、アナログ
入力信号ＡＩＮ１用のスイッチ１ａと、アナログ入力信
号ＡＩＮ２用のスイッチ２ａと、アナログ入力信号ＡＩ
Ｎ３用のスイッチ３ａとを備え、後述する制御回路５か
らの制御信号により、スイッチ１ａ〜３ａの内の１つが
選択されることにより、それに対応したアナログ入力信
号を出力電圧ＶＡとして出力する。
入力信号ＡＩＮ１用のスイッチ１ａと、アナログ入力信
号ＡＩＮ２用のスイッチ２ａと、アナログ入力信号ＡＩ
Ｎ３用のスイッチ３ａとを備え、後述する制御回路５か
らの制御信号により、スイッチ１ａ〜３ａの内の１つが
選択されることにより、それに対応したアナログ入力信
号を出力電圧ＶＡとして出力する。
【００１９】このアナログ・マルチプレクサ１の出力側
には、同一構成を有する第１の回路２と第２の回路３が
共に接続されている。第１の回路２は、スイッチ２ａ，
２ｂ，２ｃ、コンパレータ２ｄ、及びコンデンサ２ｅか
ら構成されている。
には、同一構成を有する第１の回路２と第２の回路３が
共に接続されている。第１の回路２は、スイッチ２ａ，
２ｂ，２ｃ、コンパレータ２ｄ、及びコンデンサ２ｅか
ら構成されている。
【００２０】スイッチ２ａ，２ｃは、マルチプレクサ１
の出力電圧ＶＡをサンプルホールドするためのスイッチ
であり、スイッチ２ａは前記マルチプレクサ１の出力側
とコンパレータ２ｄの正極入力端子（＋）との導通路を
オン／オフし、スイッチ２ｃは、コンパレータ２ｄの負
極入力端子（−）と該コンパレータ２ｄの出力側との導
通路をオン／オフする。コンデンサ２ｅは、コンパレー
タ２ｄの負極入力端子（−）と接地との間に接続された
サンプルホールド用コンデンサである。また、スイッチ
２ｂは、後述するＤ／Ａ変換器７の出力側とコンパレー
タ２ｄの正極入力端子（＋）との導通路をオン／オフす
る比較・変換処理用のスイッチである。
の出力電圧ＶＡをサンプルホールドするためのスイッチ
であり、スイッチ２ａは前記マルチプレクサ１の出力側
とコンパレータ２ｄの正極入力端子（＋）との導通路を
オン／オフし、スイッチ２ｃは、コンパレータ２ｄの負
極入力端子（−）と該コンパレータ２ｄの出力側との導
通路をオン／オフする。コンデンサ２ｅは、コンパレー
タ２ｄの負極入力端子（−）と接地との間に接続された
サンプルホールド用コンデンサである。また、スイッチ
２ｂは、後述するＤ／Ａ変換器７の出力側とコンパレー
タ２ｄの正極入力端子（＋）との導通路をオン／オフす
る比較・変換処理用のスイッチである。
【００２１】第２の回路３も前記第１の回路２と同一構
成であり、図中のスイッチ３ａ，３ｂ，３ｃ、コンパレ
ータ３ｄ、及びコンデンサ３ｅは、それぞれ前記第１の
回路２のスイッチ２ａ，２ｂ，２ｃ、コンパレータ２
ｄ、及びコンデンサ２ｅに相当するものである。
成であり、図中のスイッチ３ａ，３ｂ，３ｃ、コンパレ
ータ３ｄ、及びコンデンサ３ｅは、それぞれ前記第１の
回路２のスイッチ２ａ，２ｂ，２ｃ、コンパレータ２
ｄ、及びコンデンサ２ｅに相当するものである。
【００２２】前記第１及び第２の回路２，３におけるコ
ンパレータ２ｄ，３ｄの出力側には、選択回路４と制御
回路５が順次接続され、さらに該制御回路５には逐次比
較レジスタ６が接続されている。選択回路４は、制御回
路５からの制御信号ＣＳによりコンパレータ２ｄとコン
パレータ３ｄの出力のいずれか一方を選択するもので、
ＡＮＤゲート４ａ，４ｂ、インバータ４ｃ、及びＯＲゲ
ート４ｄで構成されている。
ンパレータ２ｄ，３ｄの出力側には、選択回路４と制御
回路５が順次接続され、さらに該制御回路５には逐次比
較レジスタ６が接続されている。選択回路４は、制御回
路５からの制御信号ＣＳによりコンパレータ２ｄとコン
パレータ３ｄの出力のいずれか一方を選択するもので、
ＡＮＤゲート４ａ，４ｂ、インバータ４ｃ、及びＯＲゲ
ート４ｄで構成されている。
【００２３】制御回路５は、前述した各スイッチのオン
／オフを制御するほか、選択信号ＣＳにより選択回路４
を制御して、コンパレータ２ｄとコンパレータ３ｄの出
力のいずれか一方を取り込み、その出力に基づいて逐次
比較レジスタ６の設定値を更新する等の機能を有してい
る。逐次比較レジスタ６は、Ｎビットのセット・リセッ
ト型フリップフロップ回路から構成され、そのデジタル
出力（Ｎビット）が本Ａ／Ｄ変換器の出力となると共
に、Ｄ／Ａ変換器７へ供給されるようになっている。Ｄ
／Ａ変換器７は、基準電圧ＶＲを参照して前記デジタル
出力をアナログ比較電圧ＶＤに変換し、前記スイッチ２
ｂまたは３ｂへ供給する機能を有している。
／オフを制御するほか、選択信号ＣＳにより選択回路４
を制御して、コンパレータ２ｄとコンパレータ３ｄの出
力のいずれか一方を取り込み、その出力に基づいて逐次
比較レジスタ６の設定値を更新する等の機能を有してい
る。逐次比較レジスタ６は、Ｎビットのセット・リセッ
ト型フリップフロップ回路から構成され、そのデジタル
出力（Ｎビット）が本Ａ／Ｄ変換器の出力となると共
に、Ｄ／Ａ変換器７へ供給されるようになっている。Ｄ
／Ａ変換器７は、基準電圧ＶＲを参照して前記デジタル
出力をアナログ比較電圧ＶＤに変換し、前記スイッチ２
ｂまたは３ｂへ供給する機能を有している。
【００２４】次に、上述のように構成される逐次比較型
Ａ／Ｄ変換器の動作（Ａ／Ｄ変換処理方法）を説明す
る。
Ａ／Ｄ変換器の動作（Ａ／Ｄ変換処理方法）を説明す
る。
【００２５】３種類のアナログ入力信号ＡＩＮ１，ＡＩ
Ｎ２，ＡＩＮ３を順次Ａ／Ｄ変換すべく、まず、制御回
路５により選択信号ＣＳが“１”となることにより、選
択回路４は第１の回路２側を選択する。これと同時に、
制御回路１からの制御信号により、アナログ・マルチプ
レクサ１のスイッチ１ａを選択すると共に、第１の回路
２のスイッチ２ａ及びスイッチ２ｅをオンする。
Ｎ２，ＡＩＮ３を順次Ａ／Ｄ変換すべく、まず、制御回
路５により選択信号ＣＳが“１”となることにより、選
択回路４は第１の回路２側を選択する。これと同時に、
制御回路１からの制御信号により、アナログ・マルチプ
レクサ１のスイッチ１ａを選択すると共に、第１の回路
２のスイッチ２ａ及びスイッチ２ｅをオンする。
【００２６】その結果、３種類のアナログ入力信号ＡＩ
Ｎ１〜ＡＩＮ３の内、アナログ入力信号ＡＩＮ１の電圧
ＶＡがマルチプレクサ１から出力され、スイッチ２ａ、
コンパレータ２ｄ及びスイッチ２ｃを介してコンデンサ
２ｅに充電される。このようにして、アナログ入力信号
ＡＩＮ１の電圧値ＶＡがサンプルホールド電圧ＶＳＨ１
としてサンプリングされ、このサンプルホールド処理を
終えた後に、次の比較・変換処理を行うべく前記スイッ
チ１ａ，２ａ，２ｃをオフ（非選択状態）し、スイッチ
２ｂをオンする。
Ｎ１〜ＡＩＮ３の内、アナログ入力信号ＡＩＮ１の電圧
ＶＡがマルチプレクサ１から出力され、スイッチ２ａ、
コンパレータ２ｄ及びスイッチ２ｃを介してコンデンサ
２ｅに充電される。このようにして、アナログ入力信号
ＡＩＮ１の電圧値ＶＡがサンプルホールド電圧ＶＳＨ１
としてサンプリングされ、このサンプルホールド処理を
終えた後に、次の比較・変換処理を行うべく前記スイッ
チ１ａ，２ａ，２ｃをオフ（非選択状態）し、スイッチ
２ｂをオンする。
【００２７】続いて、制御回路５からの制御信号によ
り、逐次比較レジスタ６のＭＳＢを“１”に、他のビッ
トを“０”に設定する。この逐次比較レジスタ６に設定
された各ビットのデジタルデータは、逐次比較レジスタ
６のＮビットに対応したＤ／Ａ変換器７へ供給される。
り、逐次比較レジスタ６のＭＳＢを“１”に、他のビッ
トを“０”に設定する。この逐次比較レジスタ６に設定
された各ビットのデジタルデータは、逐次比較レジスタ
６のＮビットに対応したＤ／Ａ変換器７へ供給される。
【００２８】Ｄ／Ａ変換器７では、逐次比較レジスタ６
からのデジタルデータをアナログ比較電圧ＶＤに変換し
て出力し、このアナログ比較電圧ＶＤは、スイッチ２ｂ
を介してコンパレータ２ｄの正極入力端子に導かれる。
そして、コンパレータ２ｄによってアナログ比較電圧Ｖ
Ｄと先のサンプルホールド電圧ＶＳＨ１との大小関係が
比較される。
からのデジタルデータをアナログ比較電圧ＶＤに変換し
て出力し、このアナログ比較電圧ＶＤは、スイッチ２ｂ
を介してコンパレータ２ｄの正極入力端子に導かれる。
そして、コンパレータ２ｄによってアナログ比較電圧Ｖ
Ｄと先のサンプルホールド電圧ＶＳＨ１との大小関係が
比較される。
【００２９】この比較結果は制御回路５へ伝えられ、例
えばサンプルホールド電圧ＶＳＨ１とアナログ比較電圧
ＶＤとの大小比較結果がＶＳＨ１＞ＶＤであるならば、
制御回路５は逐次比較レジスタ６のＭＳＢを“１”に保
った状態を維持し、２ｎｄ−ＭＳＢ（第２ビット）を
“１”に設定する。また、前記の大小比較結果がＶＳＨ
１＜ＶＤであるならば、制御回路５は逐次比較レジスタ
６のＭＳＢを“０”にして２ｎｄ−ＭＳＢを“１”に設
定する。
えばサンプルホールド電圧ＶＳＨ１とアナログ比較電圧
ＶＤとの大小比較結果がＶＳＨ１＞ＶＤであるならば、
制御回路５は逐次比較レジスタ６のＭＳＢを“１”に保
った状態を維持し、２ｎｄ−ＭＳＢ（第２ビット）を
“１”に設定する。また、前記の大小比較結果がＶＳＨ
１＜ＶＤであるならば、制御回路５は逐次比較レジスタ
６のＭＳＢを“０”にして２ｎｄ−ＭＳＢを“１”に設
定する。
【００３０】この更新された逐次比較レジスタ６のデジ
タルデータに対応してＤ／Ａ変換器７の出力電圧である
アナログ比較電圧ＶＤは変化し、再度コンパレータ２ｄ
によってアナログ入力信号ＡＩＮ１のサンプルホールド
電圧ＶＳＨ１と比較される。
タルデータに対応してＤ／Ａ変換器７の出力電圧である
アナログ比較電圧ＶＤは変化し、再度コンパレータ２ｄ
によってアナログ入力信号ＡＩＮ１のサンプルホールド
電圧ＶＳＨ１と比較される。
【００３１】以降、同様にＮビットのＬＳＢの比較結果
が逐次比較レジスタ６に設定されるまで、上記の比較・
変換処理が繰り返し実行される。
が逐次比較レジスタ６に設定されるまで、上記の比較・
変換処理が繰り返し実行される。
【００３２】この結果、決定した逐次比較レジスタ６の
Ｎビットのデジタルデータが、サンプルホールドされた
アナログ入力信号ＡＩＮ１のアナログ電圧に相当するＡ
／Ｄ変換処理結果であるデジタル出力となる。
Ｎビットのデジタルデータが、サンプルホールドされた
アナログ入力信号ＡＩＮ１のアナログ電圧に相当するＡ
／Ｄ変換処理結果であるデジタル出力となる。
【００３３】上述のアナログ入力信号ＡＩＮ１に対する
比較・変換処理を実行中の期間において、次のアナログ
入力信号ＡＩＮ２のＡ／Ｄ変換を行うべくマルチプレク
サ１のスイッチ１ｂ、第２の回路３のスイッチ３ａ，３
ｃを選択状態する。その結果、アナログ入力信号ＡＩＮ
２の電圧ＶＡがマルチプレクサ１から出力され、スイッ
チ３ａ、コンパレータ３ｄ及びスイッチ３ｃを介してコ
ンデンサ３ｅに充電されて第２の回路３におけるサンプ
ルホールド電圧ＶＳＨ２が発生する。このように、本実
施例では、アナログ入力信号ＡＩＮ１に対する比較・変
換処理の実行中において、次のアナログ入力信号ＡＩＮ
２のサンプルホールド処理が行われる。
比較・変換処理を実行中の期間において、次のアナログ
入力信号ＡＩＮ２のＡ／Ｄ変換を行うべくマルチプレク
サ１のスイッチ１ｂ、第２の回路３のスイッチ３ａ，３
ｃを選択状態する。その結果、アナログ入力信号ＡＩＮ
２の電圧ＶＡがマルチプレクサ１から出力され、スイッ
チ３ａ、コンパレータ３ｄ及びスイッチ３ｃを介してコ
ンデンサ３ｅに充電されて第２の回路３におけるサンプ
ルホールド電圧ＶＳＨ２が発生する。このように、本実
施例では、アナログ入力信号ＡＩＮ１に対する比較・変
換処理の実行中において、次のアナログ入力信号ＡＩＮ
２のサンプルホールド処理が行われる。
【００３４】そして、アナログ入力信号ＡＩＮ１に対す
る比較・変換処理を終えた時点で、制御信号５は、選択
信号ＣＳを“０”として選択回路４を第２の回路３側に
切り換える。これによって、アナログ入力信号ＡＩＮ１
に対する比較・変換処理を終えると直ちに、アナログ入
力信号ＡＩＮ２に対する比較・変換処理が第２の回路３
を使用して開始される。
る比較・変換処理を終えた時点で、制御信号５は、選択
信号ＣＳを“０”として選択回路４を第２の回路３側に
切り換える。これによって、アナログ入力信号ＡＩＮ１
に対する比較・変換処理を終えると直ちに、アナログ入
力信号ＡＩＮ２に対する比較・変換処理が第２の回路３
を使用して開始される。
【００３５】同様に、アナログ入力信号ＡＩＮ２に対す
る比較・変換処理の実行中に、次のアナログ入力信号Ａ
ＩＮ３に対するサンプリング処理が第１の回路２で行わ
れる。そして、このアナログ入力信号ＡＩＮ３に対する
Ａ／Ｄ変換処理が終了した時点で、３種類のアナログ入
力信号ＡＩＮ１〜ＡＩＮ３に対するそれぞれ１回分のＡ
／Ｄ変換が終了したことになる。
る比較・変換処理の実行中に、次のアナログ入力信号Ａ
ＩＮ３に対するサンプリング処理が第１の回路２で行わ
れる。そして、このアナログ入力信号ＡＩＮ３に対する
Ａ／Ｄ変換処理が終了した時点で、３種類のアナログ入
力信号ＡＩＮ１〜ＡＩＮ３に対するそれぞれ１回分のＡ
／Ｄ変換が終了したことになる。
【００３６】本実施例では、上述したように、複数のア
ナログ入力信号を順次Ａ／Ｄ変換するに際し、１つのア
ナログ入力信号に対する各ビットに対応した比較・変換
処理を行っている間に、次のアナログ入力信号のサンプ
ルホール処理を終了する。これにより、１つのアナログ
入力信号のＡ／Ｄ変換を終えた時点で、従来のように次
のアナログ入力信号に対するサンプルホールド処理を実
行することなく、直ちにその比較・変換処理へ移行する
ことができるため、見かけ上のサンプルホールド時間を
無くすことができ、複数のアナログ入力信号に対する１
回分のＡ／Ｄ変換時間（サンプリング周期）を短縮する
ことが可能となる。
ナログ入力信号を順次Ａ／Ｄ変換するに際し、１つのア
ナログ入力信号に対する各ビットに対応した比較・変換
処理を行っている間に、次のアナログ入力信号のサンプ
ルホール処理を終了する。これにより、１つのアナログ
入力信号のＡ／Ｄ変換を終えた時点で、従来のように次
のアナログ入力信号に対するサンプルホールド処理を実
行することなく、直ちにその比較・変換処理へ移行する
ことができるため、見かけ上のサンプルホールド時間を
無くすことができ、複数のアナログ入力信号に対する１
回分のＡ／Ｄ変換時間（サンプリング周期）を短縮する
ことが可能となる。
【００３７】また、このような利点を得るための回路構
成は、図２示す従来の装置において、スイッチ１０２，
１０３，１０４、コンパレータ１０５及びコンデンサ１
０６に相当する回路を２組にし、その各回路の出力側に
制御回路５で制御される選択回路４を付加するだけよい
ので、比較的簡素にすることができる。
成は、図２示す従来の装置において、スイッチ１０２，
１０３，１０４、コンパレータ１０５及びコンデンサ１
０６に相当する回路を２組にし、その各回路の出力側に
制御回路５で制御される選択回路４を付加するだけよい
ので、比較的簡素にすることができる。
【００３８】
【発明の効果】以上詳細に説明したように本発明の逐次
比較型Ａ／Ｄ変換器によれば、信号選択部、第１の回
路、第２の回路、選択回路、逐次比較レジスタ、及びＤ
／Ａ変換器を備え、第１の回路により１つのアナログ入
力信号のサンプル・ホールドを行った後に、第２の回路
により次のアナログ入力信号のサンプル・ホールドを行
うように制御するので、比較的簡素な構成で見かけ上の
サンプルホールド時間を無くすことができ、複数のアナ
ログ入力信号に対する１回分のＡ／Ｄ変換時間（サンプ
リング周期）を短縮することが可能となる。これによ
り、アナログ入力信号を増やそうとした場合にでも、ア
ナログ入力信号に対するサンプリングが粗くなるといっ
た不具合を防止することができる。
比較型Ａ／Ｄ変換器によれば、信号選択部、第１の回
路、第２の回路、選択回路、逐次比較レジスタ、及びＤ
／Ａ変換器を備え、第１の回路により１つのアナログ入
力信号のサンプル・ホールドを行った後に、第２の回路
により次のアナログ入力信号のサンプル・ホールドを行
うように制御するので、比較的簡素な構成で見かけ上の
サンプルホールド時間を無くすことができ、複数のアナ
ログ入力信号に対する１回分のＡ／Ｄ変換時間（サンプ
リング周期）を短縮することが可能となる。これによ
り、アナログ入力信号を増やそうとした場合にでも、ア
ナログ入力信号に対するサンプリングが粗くなるといっ
た不具合を防止することができる。
【００３９】本発明の逐次比較型Ａ／Ｄ変換器のＡ／Ｄ
変換処理方法によれば、１つのアナログ入力信号に対す
る比較・変換処理中に、次のアナログ入力信号に対する
サンプルホールド処理を実行するようにしたので、上記
発明と同様に、複数のアナログ入力信号に対する１回分
のＡ／Ｄ変換時間を短縮することが可能となり、アナロ
グ入力信号を増やそうとした場合の、アナログ入力信号
に対するサンプリングが粗くなるといった不具合を改善
することができる。
変換処理方法によれば、１つのアナログ入力信号に対す
る比較・変換処理中に、次のアナログ入力信号に対する
サンプルホールド処理を実行するようにしたので、上記
発明と同様に、複数のアナログ入力信号に対する１回分
のＡ／Ｄ変換時間を短縮することが可能となり、アナロ
グ入力信号を増やそうとした場合の、アナログ入力信号
に対するサンプリングが粗くなるといった不具合を改善
することができる。
【図１】本発明を実施した逐次比較型Ａ／Ｄ変換器の回
路図である。
路図である。
【図２】従来の逐次比較型Ａ／Ｄ変換器の回路図であ
る。
る。
１ アナログ・マルチプレクサ ２ 第１の回路 ２ａ，２ｂ，２ｃ スイッチ ２ｄ コンパレータ ２ｅ コンデンサ ３ 第２の回路 ３ａ，３ｂ，３ｃ スイッチ ３ｄ コンパレータ ３ｅ コンデンサ ４ 選択回路 ５ 制御回路 ６ 逐次比較レジスタ ７ Ｄ／Ａ変換器 ＶＳＨ１，ＶＳＨ２ サンプルホールド電圧 ＶＤ アナログ比較電圧 ＡＩＮ１，ＡＩＮ２，ＡＩＮ３ アナログ入力信号 ＣＳ 制御信号
Claims (2)
- 【請求項１】 複数のアナログ入力信号を順次選択する
信号選択部と、 前記信号選択部の出力側に接続され、該信号選択部によ
って選択されたアナログ入力信号をサンプル・ホールド
し、このサンプル・ホールド電圧とアナログ比較電圧と
を比較してその比較結果を出力する第１の回路と、 前記信号選択部の出力側に接続され、前記第１の回路と
同一の機能を有する第２の回路と、 前記第１の回路と前記第２の回路の出力のいずれか一方
を選択する選択回路と、 前記選択回路の選択結果に応じたデジタルデータを設定
する逐次比較レジスタと、 前記逐次比較レジスタで設定されたデジタルデータを前
記アナログ比較電圧に変換するＤ／Ａ変換器とを備え、 前記第１の回路により１つのアナログ入力信号のサンプ
ル・ホールドを行った後に、前記第２の回路により次の
アナログ入力信号のサンプル・ホールドを行うように制
御することを特徴とする逐次比較型Ａ／Ｄ変換器。 - 【請求項２】 複数のアナログ入力信号のうちの１つの
アナログ入力信号をサンプルホールドするサンプルホー
ルド処理と、逐次比較レジスタに設定されたデジタルデ
ータをデジタル／アナログ変換して得られたアナログ比
較電圧と前記サンプルホールド処理によって得られたサ
ンプルホールド電圧とを比較し、その比較結果に応じて
前記逐次比較レジスタの設定値を更新する比較・変換処
理とを実行する逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換処
理方法において、 １つのアナログ入力信号に対する前記比較・変換処理中
に、次のアナログ入力信号に対する前記サンプルホール
ド処理を実行することを特徴とする逐次比較型Ａ／Ｄ変
換器のＡ／Ｄ変換処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28676694A JPH08149007A (ja) | 1994-11-21 | 1994-11-21 | 逐次比較型ａ／ｄ変換器及びそのａ／ｄ変換処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28676694A JPH08149007A (ja) | 1994-11-21 | 1994-11-21 | 逐次比較型ａ／ｄ変換器及びそのａ／ｄ変換処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149007A true JPH08149007A (ja) | 1996-06-07 |
Family
ID=17708776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28676694A Pending JPH08149007A (ja) | 1994-11-21 | 1994-11-21 | 逐次比較型ａ／ｄ変換器及びそのａ／ｄ変換処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919837B2 (en) | 2003-07-28 | 2005-07-19 | Renesas Technology Corp. | Successive approximation analog/digital converter with reduced chip area |
-
1994
- 1994-11-21 JP JP28676694A patent/JPH08149007A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919837B2 (en) | 2003-07-28 | 2005-07-19 | Renesas Technology Corp. | Successive approximation analog/digital converter with reduced chip area |
| US7053810B2 (en) | 2003-07-28 | 2006-05-30 | Renesas Technology Corp. | Successive approximation analog/digital converter with reduced chip area |
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