KR100284285B1 - 싸이클릭 아날로그/디지털 변환기 - Google Patents

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Abstract

본 발명은 비교기를 사용하는 싸이클릭(Cyclic) 아날로그/디지털 변환기에서, 오프셋 전압의 변동에 의한 비교기의 오출력을 방지할 수 있는 아날로그/디지털 변환기에 관한 것이다.
본 발명은 제어신호에 따라 아날로그신호와 제1입력신호를 선택 출력하는 제1멀티플렉서와, 제1멀티플렉서의 출력을 샘플/홀드하는 샘플/홀드부와, 샘플/홀드부의 출력을 증폭하는 2배 증폭기와, 2배 증폭기의 출력과 기준전압을 비교하는 제1비교기와, 제1비교기의 출력에 따라 기준전압과 접지전압을 선택 출력하는 제2멀티플렉서와, 2배 증폭기와 제2멀티플렉서의 출력을 감산하여 제1멀티플렉서의 제1입력신호로 제공하는 전압감산기와, 제1비교기의 오동작을 검출하여 제1멀티플렉서의 동작을 제어하는 오동작 검출부를 포함한다. 그리고, 상기 오동작 검출부는 제1비교기와 반대의 입력을 갖는 제2비교기와, 제1,제2비교기의 출력을 입력받아 제1비교기의 동작상태를 판별하고, 판별신호에 따라 제1비교기의 출력을 결정비트로 저장하는 제어부와, 제어부의 판별신호와 외부 제어신호를 제1멀티플렉서의 제어신호로 선택 출력하는 선택부로 구성된다.

Description

싸이클릭 아날로그/디지털 변환기
본 발명은 싸이클릭(Cyclic) 아날로그/디지털 변환기에 관한 것으로, 특히 내부 비교기의 오동작에 기인한 디지탈신호의 오출력을 방지할 수 있는 아날로그 디지털 변환기에 관한 것이다.
음성이나 화상 정보 또는 물리적인 변화량에 대한 디지털 신호는 많은 유용한 디지털신호 처리기술을 이용하여 가공 및 처리될 수 있다. 따라서, 상기 디지털신호에 많은 유용한 디지털기술을 적용하기 위하여, 아날로그 신호는 소정 비트의 디지털 신호로 변환되어야 한다.
도 1은 보편적인 종래의 싸이클릭(순환적인) 아날로그/디지털 변환기의 블록도로서, 제1멀티플렉서(10), 샘플/홀드부(12), 2배증폭기(14), 제1비교기(16), 제2멀티플렉서(18) 및 전압 감산기(20)로 구성된다. 제1,제2멀티플렉서(10),(18)는 3개의 입력포트(a-c)와 1개의 출력포트(d)로 구성되고, 입력포트(b)는 제어포트로서 동작된다. 전압 감산기(20)는 2개의 입력포트(a,b)와 1개의 출력포트(c)로 구성되어 있으며, 2배증폭기(14)는 최상위 비트(MSB)의 결정과정에서는 샘플/홀드부(12)의 출력을 그대로 출력하고, 최상위 비트(MSB)의 다음 비트결정과정부터는 샘플/홀드부(12)의 출력을 2배로 증폭한다.
이와같이 구성된 종래의 싸이클릭 아날로그/디지털 변환기의 동작은 다음과 같다.
입력포트(a)를 통하여 아날로그 신호(VIN)가 입력되면, 제1멀티플렉서(10)는 입력포트(b)로 인가되는 제어신호(VCON)의 레벨에 따라, 출력포트(d)를 통하여 아날로그 신호(VIN)와 입력포트(c)로 입력된 감산기(20)의 출력을 선택적으로 출력한다. 예를들어, 제어신호(VCON)가 하이레벨이면 제1멀티플렉서(10)는 아날로그 신호(VIN)를 출력하고, 제어신호(VCON)가 로우레벨이면 감산기(20)의 출력을 출력한다. 이때, 제어신호(VCON)는 아날로그 신호(VIN)를 샘플링할 때만 하이레벨이 되고, 그 이외에는 로우레벨이 된다.
제1멀티플렉서(10)에서 출력된 아날로그 신호(VIN)는 샘플/홀드부(12)에서 샘플링되어 2배 증폭기(14)로 입력된다. 2배 증폭기(14)는 최상위 비트(MSB)의 결정과정에서는 샘플/홀드부(12)의 출력을 그대로 제1비교기(16)로 출력한다. 제1비교기(16)는 비반전 단자(+)로 입력된 샘플링된 아날로그 신호(VIN)와 반전단자(-)로 입력된 기준신호(VREF)를 비교하여, 2배 증폭기(14)의 출력이 기준신호(VREF)보다 크면 하이레벨의 출력신호(VOUT)를 출력하고, 2배 증폭기(14)의 출력이 기준신호(VREF)보다 작으면 로우레벨의 출력신호(VOUT)를 출력한다. 따라서, 제1비교기(16)의 출력신호(VOUT)가 N비트 분해능의 디지털 신호에서 최상위비트(MSB)가 된다.
제2멀티플렉서(18)는 제1 멀티플렉서(6)와 구성 및 동작이 동일하다.
제2멀티플렉서(18)의 입력포트(b)는 제어포트로서 제1비교기(16)의 출력신호(VOUT)를 제어신호로 사용하고, 입력포트(a)는 기준신호(VREF)를 입력받고, 입력포트(c)는 접지되어 있다. 따라서, 제1비교기(16)의 출력신호(VOUT)가 하이레벨이면 제2멀티플렉서(18)는 기준신호(VREF)를 출력하고, 출력신호(VOUT)가 로우레벨이면 접지전압(Vss)을 출력한다.
전압 감산기(20)는 입력포트(a)로 입력된 증폭기(14)의 출력과 입력포트(b)로 입력된 제1멀티플렉서(18)의 출력을 감산하여, 출력포트(c)를 통하여 제1멀티플렉서(10)의 입력단자(c)로 제공한다. 그런데, 제1멀티플렉서(10)의 입력포트(b)로 입력되는 제어신호(VCON)는 현재 로우레벨을 유지하고 있기 때문에, 감산기(20)의 출력이 출력포트(d)를 통하여 그대로 샘플/홀드부(12)로 인가된다.
샘플/홀드부(12)는 제1멀티플렉서(10)의 출력을 홀드하여 2배 증폭기(14)로 제공하고, 2배 증폭기(14)는 샘플/홀드부(12)의 출력을 2배로 증폭하여 제1비교기(16)로 출력한다. 따라서, 제1비교기(16)는 2배 증폭기(14)의 출력과 기준신호(VREF)를 비교하여 하이레벨 또는 로우레벨의 출력신호(VOUT)를 출력함으로써, 제1비교기(16)의 출력신호(VOUT)는 최상위비트(MSB)의 다음 비트값으로 설정된다. 이후, 상기와 동일한 과정을 반복함에 의해 제1비교기(16)의 출력신호(VOUT)로부터 원하는 N비트의 디지털신호를 얻을 수 있게 된다.
도 1에 도시된 종래의 싸이클릭 아날로그/디지털 변환기는 샘플링된 아날로그 신호(VIN)를 원하는 비트수만큼 계속적으로 순환시키는 구조를 이루고 있으며, 주로 저속동작에서 정밀한 디지털 신호를 얻기위하여 사용된다.
이와같은 구조에서 제1비교기(16)는 변환될 신호의 크기가 어느 정도인지를 판단하는 역할을 수행하기 때문에, 제1비교기(16)의 성능 및 구조는 아주 중요하다.
일반적으로 비교기는 연산 증폭기로 구현된다. 그런데, 연산 증폭기는 입력단에 사용된 파라미터들이 서로 정확하게 일치하지 않기 때문에 출력 오프셋 전압을 발생시킨다. 따라서, 출력 오프셋 전압을 제거하기 위하여 통상 입력 오프셋 전압을 인가하는 회로를 사용하는데, 상기 입력 오프셋 전압은 온도 또는 공급전원의 변화에 의해 순간적으로 변화된다. 그 결과, 어떤 특정한 시점에서 외부 또는 내부에서 발생되는 오프셋 전압값 또는 오프셋 전압값의 변화에 의해 비교기는 오동작을 유발하여 잘못된 결과를 출력할 수 있다.
따라서, 종래의 싸이클릭 아날로그/디지털 변환기는 오프셋 전압값 또는 오프셋 전압값의 일시적인 변화에 비교기가 오동작될 수 있기 때문에, 정밀도를 요하는 응용 시스템에 서 큰 문제를 야기할 수 있는 문제점이 있었다.
본 발명의 목적은 아날로그 신호를 디지털 신호로 변환할 수 있는 싸이클릭 아날로그/디지털 변환기를 제공하는 것이다.
본 발명의 다른 목적은 비교기의 입력 오프셋의 변동에 관계없이 정확한 디지털 신호를 제공할 수 있는 싸이클릭 아날로그/디지털 변환기를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명은 제어신호에 따라 아날로그신호와 제1입력신호를 선택 출력하는 제1멀티플렉서와, 제1멀티플렉서의 출력을 샘플/홀드하는 샘플/홀드부와, 샘플/홀드부의 출력을 증폭하는 2배 증폭기와, 2배 증폭기의 출력과 기준전압을 비교하는 제1비교기와, 제1비교기의 출력에 따라 기준전압과 접지전압을 선택 출력하는 제2멀티플렉서와, 2배 증폭기와 제2멀티플렉서의 출력을 감산하여 제1멀티플렉서의 제1입력신호로 제공하는 전압 감산기와, 제1비교기의 오동작을 검출하여 제1멀티플렉서의 동작을 제어하는 오동작 검출부를 포함한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 오동작 검출부는 제1비교기와 반대의 입력을 갖는 제2비교기와, 제1,제2비교기의 출력을 입력받아 제1비교기의 동작상태를 판별하고, 판별신호에 따라 제1비교기의 출력을 결정비트로 저장하는 제어부와, 제어부의 판별신호와 외부 제어신호를 제1멀티플렉서의 제어신호로 선택 출력하는 선택부로 구성된다.
도 1은 종래 기술에 따른 싸이클릭(cyclic) 아날로그/디지털 변환기의 블럭도.
도 2는 본 발명에 따른 싸이클릭 아날로그/디지털 변환기의 일 실시예를 나타낸 블럭도.
도 3은 도 2에서 제어부의 일 실시예를 나타낸 도면.
도 4는 도 3에서 저장부의 다른 실시예를 나타낸 도면.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10,18 : 제1,제2멀티플렉서 12 : 샘플/홀드부
14 : 2배 증폭기 16, 102 : 제1,제2비교기
20 : 전압 감산기 21 : 판별부
22 : 저장부 100 : 선택부
104 : 제어부
본 발명은 비교기를 사용하는 싸이클릭 아날로그/디지털 변환기에서 비교기의 오동작을 검출한다. 비교기의 오동작 검출을 실현하기 위해서 본 발명은 반전입력과 비반전입력이 서로 반대인 제1,제2 비교기를 구비하고, 그 제1제2비교기의 출력을 검출하여 제1비교기의 동작상태를 판별한다.
도 2는 본 발명에 따른 싸이클릭 아날로그/디지털 변환기의 일 실시예로서, 도 1에 도시된 종래의 구조에 오동작 검출부(200)를 추가로 포함한다. 종래와 동일한 부분은 종래와 동일한 기능을 갖기 때문에 동일한 부호를 붙인다.
상기 오동작 검출부(200)는 선택부(100)와, 제2비교기(102)와, 제어부(104)로 구성된다. 제2비교기(102)는 제1비교기(16)에 대하여 비반전단자와 반전단자가 반대로 접속되어 있으며 그 이외의 조건은 제1비교기(16)와 모두 동일하게 설정되어 있다.
상기 선택부(100)는 오아게이트로 구성되며, 제어부(104)는 도 3에 도시된 바와같이, 제1,제2비교기(16),(102)의 출력(50),(52)을 비교하는 판별부(21)와, 판별부(21)의 판별신호(54)에 따라 제1비교기(16)의 출력을 저장하는 저장부(22)로 구성된다.
이와같이 구성된 본 발명의 일 실시예에 따른 싸이클릭 아날로그/디지털 변환기의 동작은 다음과 같다.
외부로부터 하이레벨의 제어신호(VCON)가 인가되면 선택부(100)는 하이레벨의 제어신호(VCON)를 제1멀티플렉서(10)의 입력포트(b)로 출력한다. 상기 제어신호(VCON)는 종래와 동일하게 샘플링시점에서만 하이레벨이고, 그 이외에는 로우레벨이 된다.
제1멀티플렉서(10)는 선택부(100)에서 출력된 하이레벨의 제어신호(VCON)에 따라, 입력포트(a)를 통하여 입력된 아날로그 신호(VIN)를 출력포트(d)로 출력한다. 제1멀티플렉서(10)에서 출력된 아날로그 신호(VIN)는 샘플/홀드부(12)에서 샘플/홀드되어 2배 증폭기(14)로 입력되고, 2배 증폭기(14)는 샘플/홀드부(12)의 출력을 그대로 제1,제2비교기(16),(102)로 출력한다.
제1비교기(16)는 비반전 단자(+)로 2배 증폭기(14)의 출력을 입력받고 반전단자(-)로 기준신호(VREF)를 입력받으며, 제2비교기(102)는 비반전 단자(+)로 기준신호(VREF)를 입력받고, 반전단자(-)로 2배 증폭기(14)의 출력을 입력받는다. 따라서, 제1,제2비교기(16),(102)는 비반전단자와 반전단자가 서로 반대로 접속되어 있기 때문에, 정상동작시 출력레벨은 서로 상이하게 된다. 따라서, 제어부(104)는 제1,제2비교기(16),(102)의 출력신호(50),(52)가 서로 상이한지 비교하여 제1비교기(16)의 동작상태를 판별한다.
비교결과, 출력신호(50),(52)의 레벨이 서로 상이하면 제어부(104)는 제1비교기(16)가 정상적으로 동작하고 있음을 나타내는 로우레벨의 판별신호(54)를 출력하고, 출력신호(50),(52)의 레벨이 동일하면 제1비교기(16)가 비정상적으로 동작하고 있음을 나타내는 하이레벨의 판별신호(54)를 출력한다.
도 3과 도4에는 제어부(104)의 바람직한 실시예가 도시되어 있다.
판별부(21)는 제1,제2비교기(16),(102)의 출력(50),(52)이 서로 상이한지 판별하고, 저장부(22)는 1비트씩 직렬로 출력하는 구조로 이루어져, 판별부(21)에서 출력된 판별신호(54)에 따라 제1비교기(16)의 출력을 차례로 저장한다.
이때, 저장부(22)는 다음과 같이 2가지 저장방식을 사용할 수 있다.
먼저, 제1비교기(16)의 최초 출력(50)을 Dn(MSB)에 저장하고, 그 다음 출력(50)은 Dn-1에 저장하며, 동일한 방법을 수행하여 제1비교기(16)의 최후의 출력(50)을 D0(LSB)에 저장하는 방식으로, 이때 저장부(22)의 어드레스는 각각 다르다. 그리고, 또 다른 방식은 제1비교기(16)의 출력을 D0에 순차 저장하고, 이전에 D0에 저장된 값을 차례로 시프트시켜, 가장 먼저 D0에 입력된 값을 Dn에 위치시키는 방식으로, 이때 저장부(22)의 어드레스는 동일하게 주어진다.
또한, 본 발명은 이에 한정되지 않고, 도 4에 도시된 바와같이 1∼n비트의 병렬 출력구조를 갖는 저장부(22')를 사용할 수 있다.
① 정상동작시
비교결과 제1,제2비교기(16),(106)의 출력레벨이 상이하면, 판별부(21)는 로우레벨의 판별신호(54)를 출력하고, 저장부(22)는 로우레벨의 판별신호(54)에 따라 제1비교기(16)의 출력을 최상위비트(MSB)로서 Dn에 저장한다.
한편, 제2 멀티플렉서(18)는 제1비교기(16)의 출력신호(50)가 하이레벨이면 기준신호(VREF)를 출력하고, 출력신호(50)가 로우레벨이면 접지전압(Vss)을 출력한다. 전압 감산기(20)는 입력포트(a)로 입력된 2배 증폭기(14)의 출력과 입력포트(b)로 입력된 제2멀티플렉서(18)의 출력을 감산하여, 출력포트(c)를 통하여 제1멀티플렉서(10)의 입력단자(c)로 제공한다. 그리고, 선택부(100)는 로우레벨의 판별신호(54) 및 제어신호(VCON)에 따라 로우레벨의 신호를 제1멀티플렉서(10)의 입력포트(b)로 출력한다.
따라서, 제1멀티플렉서(10)는 입력단자(c)로 입력된 감산기(20)의 출력을 출력포트(d)를 통해 샘플/홀드부(12)로 출력하고, 2배 증폭기(14)는 샘플/홀드부(12)의 출력을 2배로 증폭하여 제1,제2비교기(16),(102)로 출력한다.
따라서, 제어부(104)는 상술한 바와같이 제1,제2비교기(16),(102)의 출력신호(50),(52)를 비교하여 제1비교기(16)의 동작상태를 판별한다. 이때, 두 출력신호(50),(52)의 레벨이 상이하면 제어부(104)는 제1비교기(16)의 출력(50)을 저장부(22)의 Dn-1에 저장하여 최상위비트(MSB)의 다음 비트값으로 할당하게 된다.
이후, 상기와 동일한 과정을 반복하여 원하는 N비트의 디지털신호를 얻을 수 있게 된다.
② 오 동작시
비교결과 제1,제2비교기(16),(102)의 출력(50),(52)레벨이 동일하면, 제어부(104)의 판별부(21)는 하이레벨의 판별신호(54)를 출력하고, 저장부(22)는 상기 하이레벨의 판별신호(54)에 의해 리셋되어 현재까지 저장된 데이터를 버리게 된다. 이때, 선택부(100)는 제어부(104)에서 출력된 하이레벨의 판별신호(54)를 제1멀티플렉서(10)의 입력포트(b)로 인가한다. 따라서, 하이레벨의 판별신호(54)에 따라 제1멀티플렉서(10)는 입력포트(a)로 입력된 아날로그 신호(VIN)를 샘플/홀드부(12)로 출력함으로써, 디지탈변환과정이 처음부터 다시 시작된다. 이 과정은 N비트 디지털 신호의 최하위 비트가 결정될 때까지 계속된다.
그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.
상술한 바와같이, 본 발명은 싸이클릭 아날로그/디지탈변환기의 구조에서, 오프셋 전압 및 오프셋전압의 순간적인 변동에 기인한 비교기의 오출력을 방지함으로써, 보다 정확하게 아날로그신호를 디지탈신호로 변환할 수 있는 효과가 있다.

Claims (8)

  1. 제어신호에 따라 아날로그신호와 제1입력신호를 선택 출력하는 제1멀티플렉서와;
    제1멀티플렉서의 출력을 샘플/홀드하는 샘플/홀드부와;
    샘플/홀드부의 출력을 증폭하는 2배 증폭기와;
    2배 증폭기의 출력과 기준전압을 비교하는 제1비교기와;
    제1비교기의 출력에 따라 기준전압과 접지전압을 선택 출력하는 제2멀티플렉서와;
    2배 증폭기와 제2멀티플렉서의 출력을 감산하여 제1멀티플렉서의 제1입력신호로 제공하는 전압감산기와;
    제1비교기의 오동작을 검출하여 제1멀티플렉서의 동작을 제어하는 오동작 검출부로 구성된 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  2. 제1항에 있어서, 상기 오동작 검출부는
    제1비교기와 반대의 입력을 갖는 제2비교기와;
    제1,제2비교기의 출력을 입력받아 제1비교기의 동작상태를 판별하고, 판별신호에 따라 제1비교기의 출력을 결정비트로 저장하는 제어부와;
    제어부의 판별신호와 외부 제어신호를 제1멀티플렉서의 제어신호로 선택 출력하는 선택부로 구성된 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  3. 제2항에 있어서, 상기 제1,제2비교기의 출력은 서로 상이하며, 제어부는 제1,제2비교기의 출력레벨이 상이하면 제1비교기가 정상적으로 동작되는 것으로 판별하고, 제1,제2비교기의 출력레벨이 동일하면 제1비교기가 오동작되는 것으로 판별하는 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  4. 제2항에 있어서, 상기 제어부는 상기 제1,제2비교기의 출력레벨을 비교하여 판별신호를 출력하는 판별부와;
    판별부의 판별신호에 따라, 제1비교기의 출력을 저장하는 저장부로 구성된 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  5. 제4항에 있어서, 상기 저장부는 1비트의 직렬출력 구조 또는 n비트의 병렬출력 구조를 갖는 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  6. 제4항에 있어서, 상기 저장부는 제1비교기가 정상동작중일 때는 제1비교기의 출력을 결정비트로서 저장하고, 제1비교기가 오동작될 때는 판별부의 판별신호에 의해 리셋되는 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  7. 제2항에 있어서, 상기 선택부는 오아게이트로 구성되고, 제1제어신호는 샘플/홀드부의 샘플링시점에서만 하이레벨인 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
  8. 제1항에 있어서, 상기 제1멀티플렉서는 오동작 검출부에서 제1비교기의 오동작이 검출되면, 아날로그신호를 다시 샘플/홀드부로 제공하여 처음부터 샘플링동작을 수행하는 것을 특징으로 하는 싸이클릭 아날로그/디지털 변환기.
KR1019980050978A 1998-11-26 1998-11-26 싸이클릭 아날로그/디지털 변환기 KR100284285B1 (ko)

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