CN110931068B - 非挥发性存储器单元以及非挥发性存储器阵列 - Google Patents

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Abstract

本发明公开一种非挥发性存储器单元以及非挥发性存储器阵列，其中该非挥发性存储器单元，包括浮动栅晶体管、选择晶体管以及耦合结构。浮动栅晶体管位于P型阱区，包括耦接至由第一多晶硅层所形成的浮动栅极的栅极端、耦接至位线的漏极端以及耦接至第一节点的源极端。选择晶体管位于P型阱区，包括耦接至字符线的选择栅极的栅极端、耦接至第一节点的漏极端以及耦接至源极线的源极端。浮动栅晶体管以及选择晶体管为N型晶体管。耦合结构由将第一多晶硅层延伸而与控制栅极相重叠而形成，其中控制栅极为N型阱区内的P型掺杂区，其中控制栅极耦接至控制线。

Description

非挥发性存储器单元以及非挥发性存储器阵列
技术领域
本发明涉及一种非挥发性存储器单元以及一种非挥发性存储器阵列，特别是涉及一种电子抹除式可复写(electrically erasable programmable，EEP)非挥发性存储器单元以及一种电子抹除式可复写非挥发性存储器阵列。
背景技术
半导体存储器装置已经普遍用于各种电子装置。举例来说，非挥发性存储器广泛用于移动电话、数字相机、个人数字助理、移动运算装置及其他应用。
一般来说，非挥发性存储器有两种类型：多次可编程(multi-time programmable，MTP)存储器以及单次可编程(one-time programmable，OTP)存储器。多次可编程存储器可被读取许多次，以及写入许多次。举例来说，电子抹除式可复写只读存储器(electricallyprogrammable and electrically erasable read-only memory，EEPROM)以及闪存存储器是设计用以配备一些对应的电路，以支持不同的操作，如编程、抹除以及读取。单次可编程存储器与电路完美的配合，而仅有编程以及读取的功能，故单次可编程存储器并不需要执行抹除程序的电路。
目前，已经提出了许多降低额外处理成本的单多晶硅非挥发性存储器装置设计。单多晶硅非挥发性存储器利用单层多晶硅，形成存储电荷的浮动栅极。由于单多晶硅非挥发性存储器相容于一般的CMOS制作工艺，因此适用于嵌入式存储器，混合信号电路中的嵌入式非挥发性存储器以及微控制器(如系统整合芯片(System on Chip，SOC))。
发明内容
本发明的一些实施例提出了一种非挥发性存储器单元，该非挥发性存储器单元具有低功率损耗、能够页面或位组(byte)编程且适合各种类型的基板。本发明的一些实施例还将提出的多个非挥发性存储器单元整合为非挥发性存储器阵列，非挥发性存储器阵列操作于读取模式、编程模式或抹除模式的对应操作，已详加叙述。
本发明提出一种非挥发性存储器单元，包括一浮动栅晶体管、一选择晶体管以及一耦合结构。上述浮动栅晶体管位于一P型阱区，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一浮动栅极，上述漏极端耦接至一位线，上述源极端耦接至一第一节点，其中上述浮动栅极由一第一多晶硅层所形成。上述选择晶体管位于上述P型阱区，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至一源极线，其中上述选择栅极耦接至一字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管。上述耦合结构由将上述第一多晶硅层延伸而与一控制栅极相重叠而形成，其中上述控制栅极为一N型阱区内的一P型掺杂区，其中上述控制栅极耦接至一控制线。
本发明更提出一种非挥发性存储器阵列，包括多个非挥发性存储器单元。上述多个非挥发性存储器单元至少包括一第一非挥发性存储器单元、一第二非挥发性存储器单元、一第三非挥发性存储器单元以及一第四非挥发性存储器单元，其中上述多个非挥发性存储器单元的每一者包括一浮动栅晶体管、一选择晶体管以及一耦合结构。上述浮动栅晶体管位于一P型阱区内，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一浮动栅极，上述漏极端耦接至一位线，上述源极端耦接至一第一节点，其中上述浮动栅极为一第一多晶硅层。上述选择晶体管位于上述P型阱区之内，包括一栅极端、一漏极端以及一源极端，其中上述栅极端耦接至一选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至一源极线，其中上述选择栅极耦接至一字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管。上述耦合结构由延伸上述第一多晶硅层而与一控制栅极相重叠所形成，其中上述控制栅极为一N型阱区内的一P型掺杂区，其中上述控制栅极耦接至一控制线。
附图说明
图1为本发明的一实施例所述的非挥发性存储器的电路图；
图2为本发明的一实施例所述的图1的非挥发性存储器的布局的上视图；
图3为本发明的另一实施例所述的非挥发性存储器的布局的上视图；
图4A～图4B为本发明的一实施例所述的非挥发性记忆的剖视图；
图5为本发明的一实施例所述的非挥发性存储器阵列的示意图；
图6为本发明的一实施例所述的非挥发性存储器阵列的布局的上视图；
图7为本发明的另一实施例所述的非挥发性存储器阵列的示意图；以及
图8为本发明的另一实施例所述的非挥发性存储器阵列的布局的上视图。
符号说明
100、200、300、400A、400B、800 非挥发性存储器单元
201 P型阱区
202 第一多晶硅层
202a 第一部分
202b 第二部分
203-1 第一N型掺杂区
203-2 第二N型掺杂区
203-3 第三N型掺杂区
204 第二多晶硅层
205 位线接点
206 源极线接触
207 N型阱区
208 P型掺杂区
209 控制线接点
211 第三多晶硅层
310 第一耦合结构
311 耦合接点
40 基板
500、600、700 非挥发性存储器阵列
501、601、701 第一非挥发性存储器单元
502、602、702 第二非挥发性存储器单元
503、603、703 第三非挥发性存储器单元
504、604、704 第四非挥发性存储器单元
810 N型掺杂区
811 第二重叠区域
MFG 浮动栅晶体管
MS 选择晶体管
CC 耦合电容
FG 浮动栅极
BL 位线
N1 第一节点
SG 选择栅极
SL 源极线
WL 字符线
CG 控制栅极
CL 控制线
OV1 第一重叠宽度
OV2 第二重叠宽度
W1 第一宽度
W2 第二宽度
WL1 第一字符线
WL2 第二字符线
CL1 第一控制线
CL2 第二控制线
BL1 第一位线
BL2 第二位线
SL1 第二源极线
SL2 第二源极线
NS 源极节点
具体实施方式
以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求所界定者为准。
值得注意的是，以下所揭露的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征之间等等，使得该等特征并非直接接触。
图1显示根据本发明的一实施例所述的非挥发性存储器的电路图。如图1所示，非挥发性存储器单元100包括浮动栅晶体管MFG、选择晶体管MS以及耦合电容CC。根据本发明的一实施例，浮动栅晶体管MFG以及选择晶体管MS为N型晶体管。
浮动栅晶体管MFG包括栅极端、漏极端以及源极端，其中栅极端耦接至浮动栅极FG、漏极端耦接至位线BL，源极端耦接至第一节点N1。选择晶体管MS包括栅极端、漏极端以及源极端，其中栅极端耦接至选择栅极SG、漏极端耦接至第一节点N1，源极端耦接至源极线SL。根据本发明的一实施例，选择栅极SG耦接至字符线WL。
耦合电容CC耦接于浮动栅极FG以及控制栅极CG之间。根据本发明的一实施例，控制栅极CG耦接至控制线CL。根据本发明的一实施例非挥发性存储器单元100利用Fowler-Nordheim方法进行编程以及抹除，使得非挥发性存储器单元100可达到低功率损耗的目的。
图2显示根据本发明的一实施例所述的图1的非挥发性存储器的布局的上视图。如图2所示，图1的浮动栅晶体管MFG以及选择晶体管MS位于P型阱区201之内。浮动栅极FG由第一多晶硅层202所形成，其中第一多晶硅层202包括第一部分202a以及第二部分202b。
如图2所示，第一部分202a与第二N型掺杂区203-2以及第三N型掺杂区203-3相重叠，第二部分202b自P型阱区201延伸至N型阱区207。
图1的浮动栅晶体管MFG由第一部分202a、第二N型掺杂区203-2以及第三N型掺杂区203-3所形成。在一些实施例中，浮动栅极FG与第二N型掺杂区203-2以及第三N型掺杂区203-3相重叠。
选择栅极SG由第二多晶硅层204所形成，其中图1的选择晶体管MS由第二多晶硅层204、第一N型掺杂区203-1以及第二N型掺杂区203-2所形成。在一些实施例中，选择栅极SG的第二多晶硅层204与第一N型掺杂区203-1以及第二N型掺杂区203-2相重叠。
根据本发明的一实施例，第二多晶硅层204(即，选择栅极SG)耦接至字符线WL。如图2所示，至少一位线接点205用以将第三N型掺杂区203-3电性耦接至图1的位线BL，一或多源极线接触206将第一N型掺杂区203-1电性耦接至图1的源极线SL。
如图2所示，N型阱区207远离P型阱区201。对应至图1的控制栅极CG的P型掺杂区208，位于N型阱区207中，控制线接点209用以将P型掺杂区208电性耦接至控制线CL。
第二部分202b包括第一重叠区域210，其中第一重叠区域210与P型掺杂区208相重叠，因而形成图1的耦合电容CC。如图2所示，第一重叠区域210具有第一重叠宽度OV1，其中第一重叠宽度OV1小于P型掺杂区208的第一宽度W1。根据本发明的另一实施例，第一重叠宽度OV1可等于P型掺杂区208的宽度。
根据本发明的一实施例，图2的非挥发性存储器单元200形成于P型基板之中。根据本发明的另一实施例，图2的非挥发性存储器单元200可形成于N型基板之中。根据本发明的另一实施例，图2的非挥发性存储器单元200可形成于深N型阱区(deep N-well)中。
图3显示根据本发明的另一实施例所述的非挥发性存储器的布局的上视图。与图2相比，图3的非挥发性存储器单元300还包括第一耦合结构310，其中第一耦合结构310由第三多晶硅层211所形成。根据本发明的一些实施例，第一多晶硅层202、第二多晶硅层204以及第三多晶硅层211的至少二者位于相同的多晶硅层。
第一耦合结构310位于靠近第一多晶硅层202的位置，其中第一耦合结构310用以增加至浮动栅极FG(即，图3的第一多晶硅层202)的耦合率。根据本发明的一实施例，第一耦合结构310耦接至位线BL。根据本发明的另一实施例，第一耦合结构310通过至少一耦合接点311，耦接至独立控制的一耦合电压。
根据本发明的其他实施例，非挥发性存储器单元300可还包括由金属层所形成的第二耦合结构(图3中并未显示)，其中第二耦合结构完全(或部分)覆盖第一多晶硅层202(即，浮动栅极FG)。根据本发明的一实施例，第二耦合结构耦接至位线BL。根据本发明的另一实施例，第一耦合结构310以及第二耦合结构耦接至独立控制的一耦合电压。根据本发明的其他实施例，第一耦合结构310以及第二耦合结构可个别进行偏压。
图4A～图4B图显示根据本发明的一实施例所述的非挥发性存储器的剖视图。根据本发明的一实施例，图4A的非挥发性存储器单元400A沿着图2的O至O’的虚线的剖视图，代表非挥发性存储器单元400A对应至图2的非挥发性存储器200。
如图4A所示，非挥发性存储器400A形成于基板40之上。根据本发明的一实施例，基板40为N型。根据本发明的另一实施例，基板40为P型。P型阱区201以及N型阱区207位于基板40且相互分离。
第一N型掺杂区203-1、第二N型掺杂区203-2以及第三N型掺杂区203-3位于P型阱区201。第一多晶硅层202的第一部分202a与第二N型掺杂区203-2以及第三N型掺杂区203-3相重叠，而形成图1的浮动栅晶体管MFG。
第二多晶硅层204与第一N型掺杂区203-1以及第二N型掺杂区203-2相重叠，而形成图1的选择晶体管MS，其中第二多晶硅层204对应至选择栅极SG。
参考图2，第一多晶硅层202的第二部分202b自P型阱区201延伸至N型阱区207，因此第二部分202b也位于图4A的N型阱区207。如图4A所示，第二部分202b具有第一重叠宽度OV1，其中第一重叠宽度OV1小于P型掺杂区208的第一宽度W1。根据本发明的另一实施例，第一重叠宽度OV1可等于P型掺杂区208的宽度。
如图4B所示，非挥发性存储器单元400B对应至非挥发性存储器单元300，还包括形成于第一多晶硅层202的附近的第一耦合结构310，以增加浮动栅极FG的耦合率。根据本发明的一实施例，第一耦合结构310耦接至位线BL。根据本发明的另一实施例，第一耦合结构310耦接至一独立控制的耦合电压。
如图4A以及图4B所示，选择栅极SG耦接至字符线WL，第一N型掺杂区203-1耦接至源极线SL，第三N型掺杂区203-3耦接至位线BL，且P型掺杂区208耦接至控制线CL。
当非挥发性存储器单元400操作于读取模式时，第一正电压VP1施加至字符线WL、位线BL、控制线CL以及N型阱区207，而源极线SL以及P型阱区201耦接至接地端。根据本发明的一实施例，非挥发性存储器单元400以CMOS制作工艺实现，第一正电压VP1小于CMOS制作工艺的击穿电压。
根据本发明的一实施例，当电子被困在浮动栅极FG中时，浮动栅晶体管MFG为不导通，使得位线BL所检测到的电流小于临限值。也就是，存储于非挥发性存储器单元400的数据为逻辑0。
根据本发明的另一实施例，当电子自浮动栅极FG被排除时，浮动栅晶体管MFG为导通，使得位线BL所检测到的电流超过临限值。也就是，存储于非挥发性存储器单元400的数据为逻辑1。
当非挥发性存储器单元400操作于编程模式时，P型阱区201以及N型阱区207耦接至接地端，第二正电压VP2施加至字符线WL、源极线SL以及位线BL，而第一负电压VN1施加至控制线CL。根据本发明的一实施例，非挥发性存储器单元400以CMOS制作工艺实现，第二正电压VP2以及第一负电压VN1的绝对值小于CMOS制作工艺的击穿电压。此外，第二正电压VP2以及第一负电压VN1的绝对值超过第一正电压VP1。
根据本发明的一实施例，当非挥发性存储器单元400操作于编程模式，电子将从控制线CL注入至第一多晶硅层202(即，浮动栅极FG)。因此，控制线CL会由第一负电压VN1偏压，使得电子得以自第一重叠区域210注入至浮动栅极FG。
根据本发明的一实施例，当非挥发性存储器单元400操作于抹除模式时，第三正电压VP3施加至控制线CL以及N型阱区207，而字符线WL、源极线SL、位线BL以及P型阱区201都耦接至接地端。根据本发明的一实施例，第三正电压VP3超过非挥发性存储器单元400的击穿电压。
由于电子将由浮动栅极FG排除至控制线CL，控制线CL将由高电压所偏压，用以将浮动栅极FG的电子吸出。此外，需要利用具有高击穿电压的功率晶体管，来产生超过击穿电压的第三正电压VP3。然而，具有功率晶体管的驱动电路很占芯片面积，因此需要降低第三正电压VP3的电压值以减少芯片面积的消耗。
根据本发明的另一实施例，当非挥发性存储器单元400操作于抹除模式，第四正电压VP4施加至控制线CL以及N型阱区207，而第二负电压VN2施加至字符线WL、源极线SL、位线BL以及P型阱区201，使得浮动栅极FG的电子被排除至控制线CL。
根据本发明的一实施例，第四正电压VP4以及第二负电压VN2的绝对值小于非挥发性存储器单元400的击穿电压。由于第四正电压VP4以及第二负电压VN2的绝对值小于击穿电压，功率晶体管因而不再需要，而芯片面积也得以缩小。
根据本发明的一实施例，第四正电压VP4以及第二负电压VN2的绝对值的总合，可等于第三正电压VP3。根据本发明的一些实施例，第三正电压VP3超过第二正电压VP2、第一负电压VN1的绝对值、第四正电压VP4以及第二负电压VN2的绝对值。
非挥发性存储器单元400操作于读取模式、编程模式以及抹除模式的偏压电压方式，摘要于表1。
表1
读取模式 编程模式 第一种抹除模式 第二种抹除模式
WL VP1 VP2 0 VN2
SL 0 VP2 0 VN2
BL VP1 VP2 0 VN2
P-well 0 0 0 VN2
CL VP1 VN1 VP3 VP4
N-well VP1 0 VP3 VP4
根据本发明的一实施例，非挥发性存储器单元300利用Fowler-Nordheim方法进行编程操作以及抹除操作，使得非挥发性存储器单元300得以达到低功率损耗的目的。
图5显示根据本发明的一实施例所述的非挥发性存储器阵列的示意图。如图5所示，非挥发性存储器阵列500包括第一非挥发性存储器单元501、第二非挥发性存储器单元502、第三非挥发性存储器单元503以及第四非挥发性存储器单元504，其中第一非挥发性存储器单元501、第二非挥发性存储器单元502、第三非挥发性存储器单元503以及第四非挥发性存储器单元504的每一者都对应至图1的非挥发性存储器单元100。
根据本发明的其他实施例，非挥发性存储器单元的位置及/或数量可改变。举例来说，非挥发性存储器阵列500可包括四个以上以矩阵排列的非挥发性存储器单元。第一非挥发性存储器单元501、第二非挥发性存储器单元502、第三非挥发性存储器单元503以及第四非挥发性存储器单元504在此仅用以简化说明之用。
如图5所示，第一字符线WL1以及第一控制线CL1耦接至第一非挥发性存储器单元501以及第二非挥发性存储器单元502，第二字符线WL2以及第二控制线CL2耦接至第三非挥发性存储器单元503以及第四非挥发性存储器单元504。
第一位线BL1以及第二源极线SL1耦接至第一非挥发性存储器单元501以及第三非挥发性存储器单元503，第二位线BL2以及第二源极线SL2接至第二非挥发性存储器单元502以及第四非挥发性存储器单元504。
图6显示根据本发明的一实施例所述的非挥发性存储器阵列的布局的上视图。根据本发明的一实施例，非挥发性存储器阵列600对应至非挥发性存储器阵列500。非挥发性存储器阵列600包括第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604。
根据本发明的一实施例，第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的每一者对应至图2的非挥发性存储器单元200。根据本发明的一实施例，第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的每一者可对应至图3的非挥发性存储器单元300。
第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604分别对应至图5的第一非挥发性存储器单元501、第二非挥发性存储器单元502、第三非挥发性存储器单元503以及第四非挥发性存储器单元504。
如图6所示，非挥发性存储器阵列600位于P型阱区201以及N型阱区207之内，其中P型阱区201以及N型阱区207相互分离。第一非挥发性存储器单元601以及第二非挥发性存储器单元602共用选择栅极SG(即，第二多晶硅层204)，其中选择栅极SG耦接至第一字符线WL1。第一非挥发性存储器单元601的位线接点205耦接至第一位线BL1，第二非挥发性存储器单元602的位线接点205耦接至第二位线BL2。
第一非挥发性存储器单元601的源极线接触206耦接至第一源极线SL1，第二非挥发性存储器单元602的源极线接触206耦接至第二源极线SL2。第一非挥发性存储器单元601以及第二非挥发性存储器单元602也共用控制栅极CG(即，P型掺杂区208)，其中控制栅极CG耦接至第一控制线CL1。
第三非挥发性存储器单元603以及第四非挥发性存储器单元604如图6所示，在此不再重复赘述。要知道的是，非挥发性存储器阵列600用以简化说明之用，因此第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604位于相同的P型阱区201之内。
根据本发明的一实施例，当图6的第一非挥发性存储器单元601操作于编程模式时，P型阱区201以及N型阱区207都耦接至接地端，第二正电压VP2施加至第一字符线WL1、第一源极线SL1以及第一位线BL1，而第一负电压VN1施加至第一控制线CL1，使得电子得以自控制线CL1注入第一非挥发性存储器单元601的浮动栅极FG。因此，第一非挥发性存储器单元601的浮动栅极FG的跨压为第二正电压VP2以及第一负电压VN1的绝对值的总和。
为了抑制第一非挥发性存储器单元601操作于编程模式时对第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的影响，第二位线BL2、第二源极线SL2、第二字符线WL2以及第二控制线CL2都耦接至接地端。
因此，第二非挥发性存储器单元602的浮动栅极FG的跨压为第一负电压VN1的绝对值，第三非挥发性存储器单元603的浮动栅极FG的跨压为VP2第二正电压，以及第四非挥发性存储器单元604的浮动栅极FG的跨压为0V，使得第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604不会同时被编程。
当第一非挥发性存储器单元601操作于编程模式时，具有分离源极线的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的偏压方式，摘要于表2之中。
表2
601 602 603 604
WL VP2 VP2 0 0
SL VP2 0 VP2 0
BL VP2 0 VP2 0
P-well 0 0 0 0
CL VN1 VN1 0 0
N-well 0 0 0 0
根据本发明的一实施例，当第一非挥发性存储器单元601操作于抹除模式时耊三正电压VP3施加至第一控制线CL1以及N型阱区207，而第一字符线WL1、第一源极线SL1、第一位线BL1以及P型阱区201耦接至接地端，使得电子可从第一非挥发性存储器单元601的浮动栅极FG排除至第一控制线CL1。根据本发明的一实施例，第三正电压VP3超过非挥发性存储器阵列600的击穿电压。
为了抑制第一非挥发性存储器单元601操作于抹除模式时对第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的影响，第二字符线WL2耦接至接地端，而第四正电压VP4施加至第二位线BL2、第二源极线SL2以及第二控制线CL2。根据本发明的一实施例，第四正电压VP4小于非挥发性存储器阵列600的击穿电压，而第三正电压VP3以及第四正电压VP4的差值小于该击穿电压。
由于第二非挥发性存储器单元602与第一非挥发性存储器单元601共用第一控制线CL1，第二位线BL2以及第二源极线SL2耦接至第四正电压VP4，使得第二非挥发性存储器单元602的浮动栅极FG的跨压得以降低。
即使第三非挥发性存储器单元603以及第四非挥发性存储器单元604耦接至第二控制线CL2，然而非挥发性存储器阵列600形成于N型阱区207中，第二控制线CL2耦接至第四正电压VP4以避免耦接至第二控制线CL2的P型掺杂区208以及N型阱区207的间的接面发生击穿现象。
此外，第三非挥发性存储器单元603的浮动栅极FG的跨压为第四正电压VP4，而第四非挥发性存储器单元604的浮动栅极FG的跨压为0V，因此第三非挥发性存储器单元603以第四非挥发性存储器单元604得以避免被抹除。
根据本发明的一实施例，当第一非挥发性存储器单元601操作于抹除模式时，具有分离源极线的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的偏压方式，摘要于表3。
表3
601 602 603 604
WL 0 0 0 0
SL 0 VP4 0 VP4
BL 0 VP4 0 VP4
P-well 0 0 0 0
CL VP3 VP3 VP4 VP4
N-well VP3 VP3 VP3 VP3
根据本发明的另一实施例，当第一非挥发性存储器单元601操作于抹除模式时，第四正电压VP4施加至第一控制线CL1以及N型阱区207，而第二负电压VN2施加至第一字符线WL1、第一源极线SL1、第一位线BL1以及P型阱区201，使得第一非挥发性存储器单元601的浮动栅极FG的电子得以被排除至第一控制线CL1。
根据本发明的其他实施例，第一字符线WL1可耦接至接地端或第二负电压VN2。根据本发明的一实施例，第四正电压VP4以及第二负电压VN2的绝对值小于非挥发性存储器阵列600的击穿电压，且超过第一正电压VP1。
由于第二非挥发性存储器单元602与第一非挥发性存储器单元601共用第一控制线CL1，第二位线BL2以及第二源极线SL2耦接至接地端，使得第二非挥发性存储器单元602的浮动栅极FG的跨压得以降低。
由于第三非挥发性存储器单元603以及第四非挥发性存储器单元604耦接至第二字符线WL2以及第二控制线CL2，第二字符线WL2以及第二控制线CL2耦接至接地端，以降低第三非挥发性存储器单元603以及第四非挥发性存储器单元604的浮动栅极FG的跨压。根据本发明的其他实施例，第二字符线WL2可耦接至接地端，或耦接至第二负电压VN2。
根据本发明的另一实施例，当第一非挥发性存储器单元601操作于抹除模式时，具有分离源极线的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的偏压方式，摘要于表4。
表4
601 602 603 604
WL 0or VN2 0or VN2 0or VN2 0or VN2
SL VN2 0 VN2 0
BL VN2 0 VN2 0
P-well VN2 VN2 VN2 VN2
CL VP4 VP4 0 0
N-well VP4 VP4 VP4 VP4
图7显示根据本发明的另一实施例所述的非挥发性存储器阵列的示意图。将非挥发性存储器阵列700与图5的非挥发性存储器阵列500相比，图5的第一源极线SL1以及第二源极线SL2耦接至图7的源极节点NS。
如图7所示，非挥发性存储器阵列700包括第一非挥发性存储器单元701、第二非挥发性存储器单元702、第三非挥发性存储器单元703以及第四非挥发性存储器单元704，其中第一非挥发性存储器单元701、第二非挥发性存储器单元702、第三非挥发性存储器单元703以及第四非挥发性存储器单元704对应至图6的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604。
此外，非挥发性存储器阵列700的布局可如图6的非挥发性存储器阵列600所示，除了第一源极线SL1以及第二源极线SL2需修改为耦接至源极节点NS。换句话说，非挥发性存储器阵列600的第一源极线SL1以及第二源极线SL2耦接至源极节点NS，而成为非挥发性存储器阵列700。因此，当所有源极线接耦接至单一节点时，源极线所占的芯片面积可大幅度降低。
在以下针对非挥发性存储器阵列700操作于编程模式以及抹除模式的叙述中，将以图6的非挥发性存储器阵列600的第一源极线SL1以及第二源极线SL2耦接至源极节点NS为例，进行说明解释。
根据本发明的一实施例，当第一非挥发性存储器单元601操作于编程模式时，第一字符线WL1、源极节点NS、P型阱区207以及N型阱区207耦接至接地端，第二正电压VP2施加至第一位线BL1，而第一负电压VN1施加至第一控制线CL1。
为了抑制第一非挥发性存储器单元601操作于编程模式时对第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的影响，第二字符线WL2、第二位线BL2以及第二控制线CL2耦接至接地端。
由于非挥发性存储器阵列600仅具有单一源极节点NS，因此源极节点NS必须耦接至接地端以避免第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604被编程。
根据本发明的一实施例，当第一非挥发性存储器单元601操作于编程模式时，共用源极节点NS的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的偏压方式，摘要于表5。
表5
601 602 603 604
WL 0 0 0 0
SL 0 0 0 0
BL VP2 0 VP2 0
P-well 0 0 0 0
CL VN1 VN1 0 0
N-well 0 0 0 0
根据本发明的一实施例，当第一非挥发性存储器单元601操作于抹除模式时，第三正电压VP3施加至第一控制线CL1以及N型阱区207，第四正电压VP4施加至源极节点NS，而第一字符线WL1、第一位线BL1以及P型阱区201耦接至接地端，使得第一非挥发性存储器单元601的浮动栅极FG的电子得以排除至第一控制线CL1。
根据本发明的一实施例，第三正电压VP3超过非挥发性存储器阵列600的击穿电压，第四正电压VP4小于该击穿电压，第三正电压VP3以及第四正电压VP4的差值小于该击穿电压。
为了抑制第一非挥发性存储器单元601操作于抹除模式时对第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的影响，第二字符线WL2耦接至接地端，而第四正电压VP4施加至第二位线BL2以及第二控制线CL2。
由于非挥发性存储器阵列600共用源极节点NS且第一非挥发性存储器单元601以及第二非挥发性存储器单元602共用第一控制线CL1，第二位线BL2必须由第四正电压VP4供电，以避免第二非挥发性存储器单元602跟着第一非挥发性存储器单元601一同被抹除。
换句话说，第二非挥发性存储器单元602的浮动栅极FG的跨压，等于第三正电压VP3减去第四正电压VP4的电压。根据本发明的一实施例，当第一非挥发性存储器单元601操作于抹除模式时，共用源极节点NS的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的偏压方式，摘要于表6。
表6
601 602 603 604
WL 0 0 0 0
SL VP4 or 0 VP4 or 0 VP4 or 0 VP4 or 0
BL 0 VP4 0 VP4
P-well 0 0 0 0
CL VP3 VP3 VP4 VP4
N-well VP3 VP3 VP3 VP3
根据本发明的另一实施例，当第一非挥发性存储器单元601操作于抹除模式时，源极节点NS耦接至接地端，第四正电压VP4施加至第一控制线CL1以及N型阱区207，而第二负电压VN2施加至第一字符线WL1、第一位线BL1以及P型阱区201，使得第一非挥发性存储器单元601的浮动栅极FG的电子得以排除至控制线CL1。
根据本发明的一实施例，第四正电压VP4以及第二负电压VN2的绝对值小于非挥发性存储器阵列600的击穿电压，且超过第一正电压VP1。
为了抑制第一非挥发性存储器单元601操作于抹除模式时对第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的影响，第二位线BL2以及第二控制线CL2耦接至接地端，而第二负电压VN2施加至第二字符线WL2。
第二负电压VN2施加至第一位线BL1，第二负电压VN2更施加至第一字符线WL1以及第二字符线WL2，以避免第二负电压VN2短路至接地端。
根据本发明的一实施例，当第一非挥发性存储器单元601操作于抹除模式时，共用源极节点NS的第一非挥发性存储器单元601、第二非挥发性存储器单元602、第三非挥发性存储器单元603以及第四非挥发性存储器单元604的偏压方式，摘要于表7。
表7
601 602 603 604
WL VN2 VN2 VN2 VN2
SL 0or VN2 0or VN2 0or VN2 0or VN2
BL VN2 0 VN2 0
P-well VN2 VN2 VN2 VN2
CL VP4 VP4 0 0
N-well VP4 VP4 VP4 VP4
图8显示根据本发明的另一实施例所述的非挥发性存储器阵列的布局的上视图。将图8与图3相比，非挥发性存储器单元800还包括N型掺杂区810，其中N型掺杂区810位于N型阱区207之内。
如图8所示，第一多晶硅层202(即，浮动栅极FG)的第二部分202b与N型掺杂区810以及P型掺杂区208相重叠。第二部分202b包括第二重叠区域811，第二重叠区域811与N型掺杂区810相重叠。如图8所示，第二重叠区域811具有第二重叠宽度OV2，其中第二重叠宽度OV2等于N型掺杂区810的第二宽度W2。
根据本发明的一实施例，当非挥发性存储器单元800操作于编程模式时，电子自第一重叠区域210被注入至浮动栅极FG(即，第一多晶硅层202)。根据本发明的另一实施例，当非挥发性存储器单元800操作于抹除模式时，浮动栅极FG的电子通过N型掺杂区810的第二重叠区域811而排除至N型阱区207。
换句话说，非挥发性存储器单元800通过P型掺杂区208的第一覆盖区域210而被编程，且通过N型掺杂区810的第二覆盖区域811而被抹除。根据本发明的其他实施例，当包括多个非挥发性存储器单元800的非挥发性存储器阵列包括多个非挥发性存储器阵列操作于抹除模式时，由于所有的非挥发性存储器单元800都位于N型阱区207以及N型掺杂区810，加上N型阱区207具有相同的电压电平，使得整个非挥发性存储器阵列都同时被抹除。
当该非挥发性存储器阵列的多个非挥发性存储器单元800的一者操作于抹除模式时，N型阱区207耦接至第三正电压VP3。此外，该非挥发性存储器阵列的所有非挥发性存储器单元800都位于N型阱区207，使得该非挥发性存储器阵列的所有非挥发性存储器单元800都同时被抹除。
非挥发性存储器单元800操作于读取模式、编程模式以及抹除模式的偏压方式，都摘要于表8中。
表8
读取模式 编程模式 第一种抹除模式
WL VP1 0 0
SL 0 0 0
BL VP1 VP2 0
P-well 0 0 0
CL VP1 VN1 VP4
N-well VP1 0 VP3
将表8与表1相比，在第一种抹除模式中，控制线CL耦接至第四正电压VP4，而非第三正电压VP3。由于电子通过N型掺杂区810的第二重叠区域811而排除，控制线CL的电压必须尽量低而不超过非挥发性存储器单元800的击穿电压。因此，控制线CL由第四正电压VP4所供电，使得P型掺杂区208以及N型阱区207之间的电压差小于该击穿电压。
本发明的一些实施例提出了一种非挥发性存储器单元，该非挥发性存储器单元具有低功率损耗、能够页面或位组(byte)编程且适合各种类型的基板。根据本发明的一实施例，本发明所提出的非挥发性存储器单元以常规CMOS制作工艺实现。根据本发明的一实施例，由于读取路径与编程路径以及抹除路径不同，本发明所提出的非挥发性存储器单元的可靠度势必很高。根据本发明的一些实施例，本发明提出的非挥发性存储器单元可实现于P型基板或N型基板之上。根据本发明的其他实施例，本发明提出的非挥发性存储器单元可实现于深N型阱区之上。
以上所述为实施例的概述特征。所属技术领域中具有通常知识者应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所揭露的实施例精神和范围一致。

Claims (33)

1.一种非挥发性存储器单元，其特征在于，包括：
浮动栅晶体管，位于P型阱区，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至浮动栅极，上述漏极端耦接至位线，上述源极端耦接至第一节点，其中上述浮动栅极由第一多晶硅层所形成；
选择晶体管，位于上述P型阱区，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至源极线，其中上述选择栅极耦接至字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管；
耦合结构，由将上述第一多晶硅层延伸而与控制栅极相重叠而形成，其中上述控制栅极为N型阱区内的P型掺杂区，其中上述控制栅极耦接至控制线，其中上述P型阱区与上述N型阱区相互分离，且上述P型阱区以及上述N型阱区位于基板，其中上述基板为P型基板、N型基板以及深N阱区的任一者；
第一耦合结构，由第三多晶硅层所形成，且靠近上述第一多晶硅层；以及
第二耦合结构，由金属层覆盖上述浮动栅极所形成。
2.如权利要求1所述的非挥发性存储器单元，其中上述选择栅极由第二多晶硅层所形成，上述选择晶体管由上述第二多晶硅层与第一N型掺杂区以及第二N型掺杂区重叠所形成，其中上述第一N型掺杂区以及上述第二N型掺杂区位于上述P型阱区。
3.如权利要求2所述的非挥发性存储器单元，其中上述第一多晶硅层包括第一部分以及第二部分，上述浮动栅晶体管由上述第一部分与上述第二N型掺杂区以及第三N型掺杂区相重叠所形成，其中上述第三N型掺杂区位于上述P型阱区之内。
4.如权利要求3所述的非挥发性存储器单元，其中上述第二部分自上述P型阱区延伸至上述N型阱区，其中上述第二部分包括第一重叠区域，上述第一重叠区域与上述P型掺杂区相重叠，其中上述第一重叠区域具有第一重叠宽度，上述P型掺杂区具有第一宽度。
5.如权利要求4所述的非挥发性存储器单元，其中上述第一重叠宽度等于或小于上述第一宽度。
6.如权利要求4所述的非挥发性存储器单元，还包括：
N型掺杂区，形成于上述N型阱区，其中上述第二部分还包括第二重叠区域，上述第二重叠区域具有第二重叠宽度，上述N型掺杂区具有第二宽度，其中上述第二重叠宽度等于上述第二宽度。
7.如权利要求6所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于抹除模式，第三正电压施加至上述N型阱区，第四正电压施加至上述控制线，而上述字符线、上述源极线、上述位线以及上述P型阱区耦接至接地端，使得上述浮动栅极的电子通过N型掺杂区而排除至N型阱区，其中上述第三正电压超过一击穿电压，上述第四正电压小于上述击穿电压，上述第三正电压以及上述第四正电压之差小于上述击穿电压。
8.如权利要求1所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于读取模式，第一正电压施加至上述字符线、上述位线、上述控制线以及上述N型阱区，而上述P型阱区以及上述源极线耦接至接地端。
9.如权利要求8所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于编程模式，上述N型阱区以及上述P型阱区耦接至上述接地端，第二正电压施加至上述字符线、上述源极线以及上述位线，第一负电压施加至上述控制线，使得电子由上述控制线被注入至上述浮动栅极，其中上述第二正电压以及上述第一负电压的绝对值小于击穿电压，且超过上述第一正电压。
10.如权利要求9所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于抹除模式时，第三正电压施加至上述控制线以及上述N型阱区，而上述字符线、上述源极线、上述位线以及上述P型阱区耦接至接地端，使得上述浮动栅极的电子被排除至上述控制线，其中上述第三正电压超过上述击穿电压。
11.如权利要求10所述的非挥发性存储器单元，其中当上述非挥发性存储器单元操作于抹除模式时，第四正电压施加至上述控制线以及上述N型阱区，而第二负电压施加至上述字符线、上述源极线、上述位线以及上述P型阱区，使得上述浮动栅极的电子排除至上述控制线，其中上述第四正电压以及上述第二负电压的绝对值小于上述击穿电压。
12.如权利要求1所述的非挥发性存储器单元，其中上述第一耦合结构以及上述第二耦合结构耦接至上述位线。
13.如权利要求1所述的非挥发性存储器单元，其中上述第一耦合结构以及上述第二耦合结构耦接至独立控制的一耦合电压。
14.一种非挥发性存储器阵列，其特征在于，包括：
多个非挥发性存储器单元，至少包括第一非挥发性存储器单元、第二非挥发性存储器单元、第三非挥发性存储器单元以及第四非挥发性存储器单元，其中上述多个非挥发性存储器单元的每一者包括：
浮动栅晶体管，位于P型阱区内，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至浮动栅极，上述漏极端耦接至位线，上述源极端耦接至第一节点，其中上述浮动栅极为第一多晶硅层；
选择晶体管，位于上述P型阱区之内，包括栅极端、漏极端以及源极端，其中上述栅极端耦接至选择栅极，上述漏极端耦接至上述第一节点，上述源极端耦接至源极线，其中上述选择栅极耦接至字符线，其中上述浮动栅晶体管以及上述选择晶体管为N型晶体管；
耦合结构，由延伸上述第一多晶硅层而与控制栅极相重叠所形成，其中上述控制栅极为N型阱区内的P型掺杂区，其中上述控制栅极耦接至控制线，其中上述P型阱区与上述N型阱区相互分离，且上述P型阱区以及上述N型阱区位于基板，其中上述基板为P型基板、N型基板以及深N阱区的任一者；
第一耦合结构，由第三多晶硅层所形成，且靠近上述第一多晶硅层；以及
第二耦合结构，由金属层覆盖上述浮动栅极所形成。
15.如权利要求14所述的非挥发性存储器阵列，其中上述选择栅极由第二多晶硅层所形成，上述选择晶体管由上述第二多晶硅层、第一N型掺杂区以及第二N型掺杂区，其中上述第一N型掺杂区以及上述第二N型掺杂区位于上述P型阱区内，其中上述第一非挥发性存储器单元位于上述P型阱区内且耦接至第一位线、第一源极线、第一字符线以及第一控制线，其中上述第二非挥发性存储器单元位于上述P型阱区且耦接至第二位线、第二源极线、上述第一字符线以及上述第一控制线，其中上述第三非挥发性存储器单元位于上述P型阱区内且耦接至上述第一位线、上述第一源极线、第二字符线以及第二控制线，其中上述第四非挥发性存储器单元位于上述P型阱区内且耦接至上述第二位线、上述第二源极线、上述第二字符线以及上述第二控制线。
16.如权利要求15所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于读取模式时，第一正电压施加至上述第一字符线、上述第一位线、上述第一控制线以及上述N型阱区，而上述P型阱区以及上述第一源极线耦接至接地端。
17.如权利要求16所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于编程模式，上述N型阱区以及上述P型阱区耦接至上述接地端，第二正电压施加至上述第一字符线、上述第一源极线以及上述第一位线，第一负电压施加至上述第一控制线，使得电子自上述第一控制线被注入至上述第一非挥发性存储器单元的第一浮动栅极，其中上述第二正电压以及上述第一负电压的绝对值小于击穿电压，且超过上述第一正电压。
18.如权利要求17所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于上述编程模式时，上述第二位线、上述第二源极线、上述第二字符线以及上述第二控制线耦接至上述接地端。
19.如权利要求17所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于抹除模式时，第三正电压施加至上述第一控制线以及上述N型阱区，而上述第一字符线、上述第一源极线、上述第一位线以及上述P型阱区耦接至上述接地端，使得上述第一浮动栅极的电子排除至上述第一控制线，其中上述第三正电压超过上述击穿电压。
20.如权利要求19所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于上述抹除模式时，上述第二字符线耦接至上述接地端，而第四正电压施加至上述第二位线、上述第二源极线以及上述第二控制线，上述第四正电压小于上述击穿电压，且超过上述第一正电压，其中上述第三正电压以及上述第四正电压的差小于上述击穿电压。
21.如权利要求17所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于抹除模式时第四正电压施加至上述第一控制线以及上述N型阱区，而第二负电压施加至上述第一字符线、上述第一源极线、上述第一位线以及上述P型阱区，使得上述第一浮动栅极的电子被排除至上述第一控制线，其中上述第四正电压以及上述第二负电压的绝对值小于上述击穿电压，且超过上述第一正电压。
22.如权利要求21所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于上述抹除模式，上述第二位线、上述第二源极线、上述第二字符线以及上述第二控制线耦接至接地端。
23.如权利要求15所述的非挥发性存储器阵列，其中上述第一源极线以及上述第二源极线都耦接至源极节点。
24.如权利要求23所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于读取模式时第一正电压施加至上述第一字符线、上述第一位线、上述第一控制线以及上述N型阱区，而上述P型阱区以及上述源极节点耦接至一接地端。
25.如权利要求24所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于一编程模式时上述N型阱区以及上述P型阱区耦接至上述接地端，第二正电压施加至上述第一位线，第一负电压施加至上述第一控制线，使得电子自上述第一控制线被注入至上述第一非挥发性存储器单元的第一浮动栅极，其中上述第二正电压小于一击穿电压，且超过上述第一正电压。
26.如权利要求25所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于上述编程模式时，上述第一字符线、上述源极节点、上述第二位线、上述第二字符线以及上述第二控制线耦接至上述接地端。
27.如权利要求25所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于一抹除模式时第三正电压施加至上述第一控制线以及上述N型阱区，第四正电压施加至上述源极节点，上述第一字符线、上述第一位线以及上述P型阱区耦接至接地端，使得上述第一浮动栅极的电子被排除至上述第一控制线，其中上述第三正电压超过上述击穿电压，上述第四正电压小于上述击穿电压，上述第三正电压以及上述第四正电压的差小于上述击穿电压。
28.如权利要求27所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于上述抹除模式时，上述第二字符线耦接至上述接地端，而第四正电压施加至上述第二位线以及上述第二控制线。
29.如权利要求25所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于一抹除模式时，第四正电压施加至上述第一控制线以及上述N型阱区，而第二负电压施加至上述第一字符线、上述第一位线以及上述P型阱区，使得上述第一浮动栅极的电子被排除至上述第一控制线，其中上述第四正电压以及上述第二负电压的绝对值小于上述击穿电压。
30.如权利要求29所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器单元操作于上述抹除模式时，上述第二位线、上述源极节点以及上述第二控制线耦接至上述接地端，而上述第二负电压施加至上述第二字符线。
31.如权利要求15所述的非挥发性存储器阵列，其中上述第一多晶硅层包括第一部分以及第二部分，其中上述浮动栅晶体管由第一部分与上述第二N型掺杂区以及第三N型掺杂区相重叠所形成，其中上述第三N型掺杂区位于上述P型阱区内，其中上述第二部分自上述P型阱区延伸至上述N型阱区，其中上述第二部分包括第一重叠区域，上述第一重叠区域与上述P型掺杂区相重叠，其中上述第一重叠区域具有第一重叠宽度，上述P型掺杂区具有第一宽度，其中上述多个非挥发性存储器单元的每一者还包括：
N型掺杂区，形成于上述N型阱区内，其中上述第二部分还包括第二重叠区域，上述第二重叠区域与上述N型掺杂区相重叠，其中上述第二重叠区域具有第二重叠宽度，上述N型掺杂区具有第二宽度，其中上述第二重叠宽度等于上述第二宽度。
32.如权利要求31所述的非挥发性存储器阵列，其中当上述非挥发性存储器阵列的上述多个非挥发性存储器单元的任一者操作于抹除模式时，所有的上述多个非挥发性存储器单元都同时被抹除。
33.如权利要求31所述的非挥发性存储器阵列，其中当上述第一非挥发性存储器操作于抹除模式时，第三正电压施加至上述N型阱区，第四正电压施加至上述第一控制线，而上述第一字符线、上述第一源极线、上述第一位线以及上述P型阱区都耦接至接地端，使得上述第一非挥发性存储器的第一浮动栅极的电子经上述N型掺杂区而被排除至上述N型阱区，其中上述第三正电压超过一击穿电压，上述第四正电压小于上述击穿电压，上述第三正电压以及上述第四正电压的差小于上述击穿电压。
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