TWI503959B - 用於一次性可編程記憶體的具有電熔絲結構的半導體裝置及製造電熔絲結構的方法 - Google Patents
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Description
本發明總體上涉及一次性可編程(OTP)記憶體，更特別地涉及利用後閘極高介電金屬閘極(Gate-Last High-K Metal Gate)製程製造的一次性可編程記憶體。
在資料存儲的領域中，存在兩種常用類型的存儲裝置。第一種類型的存儲裝置為揮發性記憶體。當電力從揮發性記憶體電路移出時，揮發性記憶體丟失儲存的資訊。第二種類型的存儲裝置為非揮發性記憶體。即使在電力從非揮發性記憶體電路移出之後，非揮發性記憶體也能保留儲存的資訊。一些非揮發性記憶體設計允許重編程式，而其他設計僅允許一次編程。
一次性可編程記憶體代表非揮發性記憶體的一種類型，其可以編程一次，典型地，通過永久地編程熔絲以打開(open)一種連接，或通過永久地編程反熔絲(anti-fuse)以閉合(close)一種連接。
目前，利用下列類型的熔絲作為電熔絲(電子熔絲，eFuses)：閘極氧化物擊穿(gate oxide breakdown)、熱載流子、矽化物熔絲、互連金屬熔絲(interconnect metal fuse)。HKMG製程允許高介電介質，以替換用於前代鑄造(foundry)技術中的二氧化矽閘極電介質。使用高介電介質允許微電氣元件進一步小型化。而且，前代熔絲要求以數百微安數量級的高電流量來熔斷。
因此，所需要的是與傳統上在28 nm鑄造技術中利用的HKMG製程相容的電熔絲。另外，如果可以通過施加與傳統的電熔絲s相比為低的電流水準來利用電熔絲，這將是有益的。
根據本發明的實施方式，提供了一種用於一次性可編程記憶體(OTP)的具有電熔絲結構的半導體裝置，包括：具有淺溝槽隔離(STI)結構的基底基板；第一金屬層，形成在所述淺溝槽隔離結構上，具有限定陽極、陰極、和連接在所述陰極與陽極之間的熔絲頸的形狀；未摻雜的多晶矽區域，形成在所述第一金屬層的所述熔絲頸上；以及第二金屬層，具有形成在所述第一金屬層上且位於所述多晶區域的相對側上的第一部分和第二部分，所述第二金屬層的所述第一部分形成在所述陽極上，而所述第二金屬層的所述第二部分形成在所述陰極上。
根據本發明的半導體裝置，其中，所述多晶區域僅在所述第一金屬層的所述熔絲頸上形成，並且分開所述第二金屬層的所述第一部分和第二部分。
根據本發明的半導體裝置，其中，所述多晶區域具有基本上高於所述第一金屬層和所述第二金屬層的電阻。
根據本發明的半導體裝置，其中，如果在所述陽極和陰極上施加電壓，則所得的電流主要流過所述第一金屬層的所述熔絲頸。
根據本發明的半導體裝置，其中，通過增加所述電流直到所述第一金屬層的所述熔絲頸失效並基本上成為開路來編程所述一次性可編程記憶體。
根據本發明的半導體裝置，其中，斷開所述熔絲頸所需的電流為單一數字(single digit)微安的數量級(order)。
根據本發明的半導體裝置，其中，所述第一金屬層
的厚度基本上小於所述第二金屬層和所述多晶區域的厚度。
根據本發明的半導體裝置，其中，所述第一金屬層的厚度大約在5-30 nm之間，而所述第二金屬層的厚度大約在30-70 nm之間。
根據本發明的半導體裝置，其中，所述第二金屬層將所述電熔絲結構連接至熔斷的MOSFET。
根據本發明的半導體裝置，其中，所述熔斷的MOSFET被構造成向所述電熔絲提供電流，以熔化所述第一金屬層。
根據本發明的半導體裝置，還包括設置在所述STI區域和所述第一金屬層之間的高介電介質層。
根據本發明的半導體裝置，其中，在所述熔絲頸中的所述第一金屬層的寬度基本上小於在所述陽極或陰極中的所述第一金屬層的相應寬度。
根據本發明的半導體裝置，其中，在所述熔絲頸中的所述第一金屬層的寬度為大約20-50 nm。
根據本發明的實施方式，提供了一種用於一次性可編程記憶體(OTP)的具有電熔絲結構的半導體裝置，包括：具有淺溝槽隔離(STI)結構的基底基板；陽極，包括第一金屬層的第一部分；第二金屬層的第一部分，設置在所述第一金屬層的所述第一部分上並與其接觸；陰極，包括所述第一金屬層的第二部分；所述第二金屬層的第二部分，設置在所述第一金屬層的所述第二部分上並與其接觸；將所述陽極連接至所述陰極的熔絲頸，包括所述第一金屬層的第三部分；未摻雜的多晶矽區域，設置在所述第一金屬層的所述第三部分上並與其接觸，所述多晶區域設置在所述第二金屬層的所述第一部
分和第二部分之間並將兩者分開；其中，所述第一金屬層的所述第一部分、第二部分和第三部分以連續方式橫向地設置在所述淺溝槽隔離結構上，從而在編程之前提供從陽極到陰極的低電阻電流通路。
根據本發明的半導體裝置，其中，所述第一金屬層的厚度基本上小於所述第二金屬層的厚度。
根據本發明的半導體裝置，其中，所述多晶區域的電阻基本上高於所述第一金屬層的電阻，使得由所述電流通路攜帶(傳送)的電流主要流過所述第一金屬層。
根據本發明的半導體裝置，其中，通過增加所述電流直到所述第一金屬層的所述第三部分失效，在所述陽極和陰極之間引起高電阻電流通路來編程所述一次性可編程記憶體。
根據本發明的實施方式，提供了一種方法，包括：在半導體基板內的STI結構的表面上形成虛設層(dummy layer)，所述虛設層包括高介電介質層、金屬層、未摻雜的多晶矽層和氮化物層；在提供電熔絲閘極的所述虛設層上利用蝕刻過程而在電熔絲區域中形成閘極圖案；去除所述電熔絲區域中的所述多晶層上方的所述氮化物層；在所述多晶層的部分上形成遮罩；去除所述多晶層的未被所述遮罩覆蓋的暴露部分，從而在所述熔絲頸多晶區域的相對側上形成熔絲頸多晶區域和空殼(empty shells)；去除所述遮罩；以及在所述空殼中填充第二閘極金屬層。
根據本發明的方法，其中，所述熔絲頸多晶區域為包括陰極、陽極，和連接在所述陰極和所述陽極之間的熔絲頸的電熔絲結構的一部分。
根據本發明的方法，其中，所述熔絲頸多晶層僅存
在於還包括所述第一金屬層的一部分的所述熔絲頸上
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
下列詳細描述參照附圖以說明與本發明一致的示例性實施方式。在詳細描述中所涉及的“一個示例性實施方式”、“一種示例性實施方式”、“典型的示例性實施方式”等表明所描述的示例性實施方式可包括特定特點、結構、或特徵，但是每種示例性實施方式可以不必包括所述特定特點、結構、或特徵。此外，這樣的術語不一定是指相同的示例性實施方式。而且，當結合示例性實施方式來描述特定特點、結構或特徵時，與其他不管是否明確描述的示例性實施方式結合實現這種特徵、結構或特性在相關領域的技術人員的知識之內。此外，應理解，本文所用的空間描述(例如“上面的”、“在....以下”、“上”、“左”、“右”、“下”、“頂部”、“底部”、“垂直”、“水準”等)僅用於說明性的目的，並且本文所描述的結構的實際實施方式可以以任何方向或方式被空間地佈置。
提供本文中所描述的示例性實施方式用於說明的目的，並不是限制性的。其他示例性實施方式是可能的，並且在本發明的精神和範圍內，可以對這些示例性實施方式進行更改。因此，詳細描述不意在限制本發明。相反，本發明的範圍僅根據所附的申請專利範圍和它們等價物來限定。
示例性實施方式的下列詳細描述將如此充分地揭示本發明的一般性質，以至其他人可以通過應用相關領域的技術人員的知識，在沒有背離本發明的精神和範圍
的情況下，在沒有過度實驗的情況下，而容易地更改這樣的示例性實施方式和/或使這樣的示例性實施方式適於各種應用。因此，基於本文所呈現的教導和指導，旨在將這樣的適應和更改包含在示例性實施方式的含義和多種等價物內。應當理解，本文中的措辭或術語是為了描述而不是限制的目的，使得本說明書中的術語或措辭將由相關領域中的技術人員根據本文中的教導來解釋。
提供了本文中所描述的示例性實施方式用於說明的目的，並且不是限制性的。根據本文的教導，包括更改/替換的另外的結構和操作性實施方式對於相關領域中的技術人員將變得顯而易見。
傳統電熔絲
圖1示出了傳統OTP電路100的佈局。該OTP電路100包括向MOSFET 104的閘極提供電壓的解碼器102。另外，電壓Vdd施加於電熔絲108的陽極(負極)，而電熔絲108的陰極(正極)耦接至MOSFET 104。(本文中電熔絲將解釋為可以用於支撐例如OTP的半導體熔絲元件)基於施加於MOSFET 104的閘極的電壓，允許電流106流動，導致傳統電熔絲108中的熔斷(blowout)。熔斷發生的原因是因為電熔絲108部分對於攜帶電流來說太窄，引起構成電熔絲部分的半導體材料的熱破壞。
圖2a示出了具有用作熔斷元件的矽化物的傳統電熔絲200的頂視圖。它包括經由熔絲頸(fuse neck)202與陰極203連接的陽極201。在一個實施方式中，電熔絲200可功能上類似於電熔絲108。
圖2b示出了傳統電熔絲200在發生任何編程之前
的橫截面圖。它包括淺溝槽隔離(STI)結構(構造)204，其中多晶矽層205在STI結構204上方。頂部矽化物層206在多晶層205的上方，其中該多晶矽205在編程期間攜帶任何電流，且如果編程這樣做則發生破壞，產生如圖2c所示的開路(斷路，open circuit)。
圖2c示出了傳統電熔絲200在發生編程後的橫截面圖。由於編程的施加，在矽化物層206的熔斷區207中存在熔斷。該編程將使位元讀成“0”，這與讀成“1”相反，因為其將處於在圖2b所呈現的預編程式狀態。
該電熔絲200與後閘極HKMG製程不相容。後閘極HKMG製程需要其中將高介電介質層用於閘極結構的製程。另外，在製造的過程中，閘極金屬的沉積是進行的最後步驟，並且用於替換矽化物層206。電熔絲200與後閘極HKMG製程不相容，因為它不包括高介電介質並且在頂部上利用矽化物層。
本發明的細節
圖3示出了根據本發明示例性實施方式的OTP電路300的佈局。OTP電路300包括向MOSFET 304的閘極提供電壓的解碼器302。另外，電壓Vdd施加於陽極312，而陰極314與MOSFET 304的汲極耦接。基於施加於MOSFET 304的閘極的電壓，允許電流306流動，導致電熔絲310中的熔絲頸區域308的熔斷。具體地，當MOSFET 304導電(傳導)時，則陰極314接地，導致電流306流過熔絲頸區域308。因為在電流通路中沒有電阻(除導體電阻之外)，因此熔絲頸區域將發生熱破壞，產生開路。
圖4a示出了根據本發明示例性實施方式的電熔絲400的頂視圖。它包括經由熔絲頸402與陰極403連接
的陽極401。熔絲頸402的區域404包括未摻雜的多晶矽，其與半導體金屬層相比具有相對高的電阻率。
圖4b示出了在發生任何編程之前電熔絲400的截面圖。它包括STI結構405，在STI結構405上方設置有高介電介質層406。第一閘極金屬層407設置在高介電介質層406的上方。第二閘極金屬層408設置在第一閘極金屬層407的上方，其中第二閘極金屬層408具有第一部分408a和第二部分408b，其中未摻雜的多晶結構409處於第一部分408a和第二部分408b之間。未摻雜的多晶結構409以水平方向、與上面討論的區域404相同的長度延伸，如圖中所示，使得未摻雜的多晶結構409被形成於熔絲頸402之部分區域上，而非全部的熔絲頸402之上。舉例來說，如圖4b所示，第二閘極金屬層408之第一部分408a和第二部分408b被設置於熔絲頸402之第一閘極金屬層407的個別部分上。在此，熔絲頸402之第一閘極金屬層407包括了具有第一部分408a之部分於其上之第一部分、以及具有未摻雜的多晶結構409於其上之第二部分，其中熔絲頸402之第一閘極金屬層407的第二部分被設置於熔絲頸402之第一閘極金屬層407的第一部分與第三部分之間。在編程之前，閘極金屬層407為橫向(側向)連續的，並在陽極401和陰極403之間具有低電阻。未摻雜的多晶結構409提供高電阻，並位於閘極金屬層407的頂部，並且分開第二閘極金屬層408的第一部分和第二部分。
在一個實施方式中，陽極401、熔絲頸402和陰極403功能上可以分別類似於陽極312、陰極314和熔絲頸區域308。
圖4c示出了根據本發明示例性實施方式的電熔絲
400在發生編程後的截面圖。由於編程的應用，在閘極金屬層407的熔斷區域410中存在熔斷。在閘極金屬層407在熔斷區域410具有熔斷之後，在陽極401和陰極403之間存在高電阻，因為僅信號通道通過未摻雜的多晶結構409來提供，其相對於連續金屬層407具有高電阻。
在本發明的示例性實施方式中，頸熔絲404(例如閘極金屬層407)的寬度411可以為20-50nm。另外，作為熔絲的閘極金屬層407可具有5-30nm的厚度412。然而，第二閘極金屬層408可具有30-70nm的厚度413。因此，第二閘極金屬層408可以適度地基本上比第一閘極金屬層407厚。
該OTP結構的優勢是，它充分地與28nm的後閘極高介電金屬閘極製程相容，而不需要另外的製程或遮罩(masks)。另外，因為閘極金屬被用作熔絲材料，因此厚度可以是減小至相對小的尺寸(5-30nm)，其與傳統矽化物相比需要更小的電流來熔斷熔絲。例如，在一個示例性實施方式中，電流可以是微安數量級，而不是在矽化物為熔絲材料的傳統領域中所利用的數百微安。另外，由於熔斷熔絲需要少量的電流，因此熔斷的MOSFET304的尺寸還可以是非常小的。就像將成為明顯的一樣，電熔絲結構400可以與IC製造中的主線FETs相同的製程佈局來製造。
製造方法
圖5示出了提供根據本發明的實施方式的用於製造具有電熔絲如電熔絲400的IC裝置的示例性步驟的流程圖500。其他結構和操作實施方式基於以下討論對於相關領域中的技術人員來說是顯然的。圖5所示的步驟
不必以所示的順序出現。下面結合在圖6A-6H中所示的半導體層來詳細地描述圖5的步驟。
在步驟502中，進行閘極沉積，因此包括高介電介質層、金屬層、多晶層和氮化物層的多種類型的層沉積在具有STI結構的矽基板(襯底)上。例如，圖6a示出了具有STI結構602的矽(Si)基板601。在基板601上方，形成虛設層(dummy layer)603。虛設層603可以包括高介電介質層604、金屬層605、未摻雜的多晶矽層(本文中為“多晶矽”)606和氮化物層607。
在步驟504中，閘極圖案通過利用刻蝕製程來形成。在一個實施方式中，在具有STI結構的矽基板上方的所有層的部分被蝕刻掉。在一個示例性實施方式中，利用刻蝕製程進行閘極圖案化，例如乾蝕刻、濕蝕刻或電漿蝕刻。而且，還可以使用光罩製程來形成閘極圖案。例如，圖6b示出了通過蝕刻掉虛設層603的部分所形成的閘極圖案。電熔絲閘極608在電熔絲區域610中形成，而電晶體閘極(transistor gate)609在電晶體區域611中形成。
電熔絲閘極608和電晶體閘極609保持虛設層603的組成。例如，電熔絲閘極608和電晶體閘極609可以包括高介電介質層604、金屬層605、多晶層606和氮化物層607。如所示出的，指定“a”和“b”用於識別在電熔絲區域610和電晶體區域611中的各自相同層的殘留部分。例如，電熔絲閘極608具有高介電介質層部分604a，而電晶體閘極609具有高介電介質層部分604b。
在步驟506中，在各自的閘極周圍形成間隔(隔離物，spacers)，且將源極/汲極區域植入矽基板內。例如，圖6c示出了在基板601上的第一間隔612和第二間隔
613。在一個實施方式中，第一間隔612與電熔絲閘極608的兩個側壁垂直連接，而第二間隔613與電晶體閘極609的兩個側壁垂直連接。例如，第一間隔612和第二間隔613可以由二氧化矽、氮化矽、氮氧化矽、碳化矽、氮化鈦、各種低K電介質或它們的任何組合形成。第一間隔612和第二間隔613可以通過利用上面提及的沉積製程之一並通過應用各向異性蝕刻技術來形成，從而形成期望的間隔特徵。另外，將源極和汲極區域614植入基板601內。在一個實施方式中，源極和汲極區域614可以使用第二間隔613的基底來限定可以植入摻雜劑的基板601的區域(面積)。
例如，源極和汲極區域614可以在電晶體閘極609的每個側壁的旁邊在基板601內橫向地植入。在一個實施方式中，源極和汲極區域614通過用雜質如砷、磷或硼摻雜基板601來構成。用硼摻雜增加形成p-型區域的正電荷，而用砷或磷摻雜增加形成n-型區域的電子。還可以使用其他摻雜劑以實現優選的構造。源極和汲極區域614可以通過使用諸如離子注入、擴散和光刻的製程來形成。
在步驟508中，在基板的表面上形成矽化物層。例如，圖6d示出了在基板601表面的部分上形成的矽化物層615。尤其是，矽化物層615在植入基板601內的源極和汲極區域614的頂部上形成。例如，矽化物層615可用作用於源極和汲極區域614的電接觸。
在步驟510中，氮化物層在矽化物層和STI結構上形成。例如，圖6e示出了在STI結構602和矽化物層615上形成的氮化物層616。通過使用上面提及的各種沉積技術可以形成氮化物層616。氮化物層616使電熔
絲區域610和電晶體區域611絕緣。例如，氮化物層616沉積在矽化物層615和STI結構602上，從而包住電熔絲閘極608和電晶體電極609。氮化物層616和氮化物層607的頂面可以利用CMP磨光(polished back)，以暴露電熔絲閘極608和電晶體閘極609的多晶層606，用於如下所描述的進一步處理。
在步驟512中，在電熔絲區域中的多晶層的表面上形成遮罩。例如，圖6f示出了位於電熔絲區域610中的多晶層606a上方的遮罩617。遮罩617允許通過蝕刻電熔絲區域610和電晶體區域611中的多晶層606的製程來去除多晶。具體地，該遮罩保護多晶層606的一部分，使得僅多晶層606a的所述部分(遮罩617外面)將從電熔絲區域610中去除，但將去除在電晶體區域611中的整個多晶層606b。
在步驟514中，去除暴露的多晶，然後去除遮罩，允許可填充區域(fillable regions)形成。例如，圖6g示出了多晶層(或“區域”)606a仍然保留有圍繞電熔絲區域610中的多晶層606a形成的可填充區域618。然而，從電晶體區域611中去除所有的多晶層606b。此外，將遮罩617從電熔絲區域610中的多晶層606的表面去除。
在步驟516中，將第二閘極金屬填充在閘極層的任何暴露部分上。例如，圖6h示出了閘極金屬層619，其形成為填充在電熔絲區域610中的多晶層606a的每側上並在電晶體區域611中的間隔613之間的可填充區618的空間中。由於製程500，用於OTP的電熔絲在包括高介電介質層604a、第一金屬層605a和多晶層606a，以及具有區域619a、b的第二金屬層的電熔絲區域610中
形成。第一金屬層605和多晶層606a形成在編程期間熔斷/不熔斷的熔絲頸區域，而第二金屬區域619a、b分別形成用於OTP的電熔絲的陽極和陰極。而且，FET電晶體在鄰近電熔絲區域610的電晶體區域611中形成。FET的閘極包括高介電介質層604b、第一金屬層605b以及第二金屬層619c。源極和汲極由具有矽化物接觸區615的源極和汲極區域614形成。因此，製程500的優勢為OTP和FET電晶體裝置均在單個半導體製程運行中並在相同的半導體晶片上被製造，而沒有任何附加的遮罩或處理步驟。
根據實施方式，可以在製造可包括靜態隨機存取記憶體(SRAM)和/或其他邏輯電路，無源部件如電阻器、電容器和電感器，以及有源部件如P通道場效應電晶體(PFET)、N通道場效應電晶體(NFET)、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體場效應電晶體(CMOS)、雙極性(bipolar)電晶體、高壓電晶體，以及其他類似裝置的積體電路期間使用製程500。
在本發明另一個示例性實施方式中，在製程500之後接著可以是製造狀態的後端製程(Back-end-of-line，BEOL)部分，其中可形成接觸區、互連線、通孔和電介質結構。
其他變形
圖7a示出了根據本發明另一個示例性實施方式的電熔絲700的頂視圖。它包括經由熔絲頸704而與陰極703連接的陽極701。所有的熔絲頸704包括未摻雜的多晶。
圖7b示出了在發生任何編程之前電熔絲700的橫
截面圖。它包括STI結構705，其中在STI結構705上方具有高介電介質層706。第一閘極金屬層707設置在高介電介質層706的上方。在第一閘極金屬層707上方的是第二閘極金屬區域708，其中未摻雜的多晶結構709位於第二閘極金屬區域708a和708b之間。未摻雜的多晶結構709在水平方向上、與上面討論的熔絲頸704相同的長度延伸。
在一個實施方式中，電熔絲700功能上類似於電熔絲400，並以類似的方式熔斷。
另外，在進一步說明的實施方式中，可不聚焦在電熔絲中的熔絲頸，其中在多晶結構的任一側上的閘極金屬的量可以是不相等的。
結論
以上已經借助於說明其具體功能和關係的實施的功能構件方塊描述了本發明的實施方式。本文中，為了便於描述，任意定義了這些功能構件方塊的邊界。可以定義替代的(alternate)邊界，只要能夠適當實施其具體功能和關係。
具體實施方式的上面描述將如此充分地顯示本發明的一般性質，使得其他人通過應用本領域的技術人員的知識，在不背離本發明的一般構思的情況下，可容易地修改這種示例性實施方式和/或使這種示例性實施方式適應各種應用，不用進行過度實驗。因此，這種適應和修改旨在基於這裏提供的教導和指導，在所披露的實施方式的含義和多個等價物之內。應當理解，這裏的用語或術語是為了描述目的而不是為了限制，使得本領域的技術人員將根據教導和指導來解釋本說明書的術語或用語。
本發明的廣度和範圍應當不受任何上面描述的示例性實施方式限制，但應僅根據所附的申請專利範圍和它們的等價物來限定。
100‧‧‧OTP電路
102‧‧‧解碼器
104‧‧‧MOSFET
106‧‧‧電流
108‧‧‧電熔絲
200‧‧‧傳統電熔絲
201‧‧‧陽極
202‧‧‧熔絲頸
203‧‧‧陰極
204‧‧‧淺溝槽隔離結構
205‧‧‧多晶矽層
206‧‧‧矽化物層
207‧‧‧熔斷區
300‧‧‧OTP電路
302‧‧‧解碼器
304‧‧‧MOSFET
306‧‧‧電流
308‧‧‧熔絲頸區域
310‧‧‧電熔絲
312‧‧‧陽極
314‧‧‧陰極
400‧‧‧電熔絲
401‧‧‧陽極
402‧‧‧熔絲頸
403‧‧‧陰極
404‧‧‧區域
405‧‧‧STI結構
406‧‧‧高介電介質層
407‧‧‧第一閘極金屬層
408a‧‧‧第一部分
408b‧‧‧第二部分
409‧‧‧多晶結構
410‧‧‧熔斷區域
411‧‧‧頸熔絲寬度
412‧‧‧閘極金屬層厚度
413‧‧‧第二閘極金屬層厚度
601‧‧‧矽基板
602‧‧‧STI結構
603‧‧‧虛設層
604‧‧‧高介電介質層
605‧‧‧金屬層
606‧‧‧多晶層
607‧‧‧氮化物層
608‧‧‧電熔絲閘極
609‧‧‧電晶體閘極
610‧‧‧電熔絲區域
611‧‧‧電晶體區域
612‧‧‧第一間隔
613‧‧‧第二間隔
614‧‧‧源極和汲極區域
615‧‧‧矽化物層
616‧‧‧氮化物層
617‧‧‧遮罩
618‧‧‧可填充區
619‧‧‧第二金屬
700‧‧‧電熔絲
701‧‧‧陽極
703‧‧‧陰極
704‧‧‧熔絲頸
705‧‧‧STI結構
706‧‧‧高介電介質層
707‧‧‧第一閘極金屬層
708‧‧‧第二閘極金屬區域
709‧‧‧多晶結構
圖1示出了傳統OTP電路的佈局。
圖2a至圖2c示出了已知的電熔絲結構的頂視圖和橫截面圖。
圖3示出了根據本發明示例性實施方式的OTP電路的佈局。
圖4a至圖4c示出了根據本發明的示例性實施方式的電熔絲結構的頂視圖和橫截面圖。
圖5示出了提供根據本發明實施方式的用於製造IC裝置的示例性步驟的流程圖。
圖6a至圖6h示出了根據本發明示例性實施方式的在圖5的流程圖中處理的示例性步驟的產物。
圖7a至圖7b示出了根據本發明的示例性實施方式的另一種電熔絲結構的頂視圖和橫截面圖。
400‧‧‧電熔絲
405‧‧‧STI結構
406‧‧‧高介電介質層
407‧‧‧第一閘極金屬層
408a‧‧‧第一部分
408b‧‧‧第二部分
409‧‧‧多晶結構
410‧‧‧熔斷區域
Claims (10)
- 一種用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，包括：一具有淺溝槽隔離結構的基底基板；一第一金屬層，形成在所述淺溝槽隔離結構上，具有限定陽極、陰極、和連接在所述陰極與陽極之間的熔絲頸的形狀；一未摻雜的多晶矽區域，形成在所述熔絲頸上；以及一第二金屬層，具有形成在所述第一金屬層上且位於所述多晶區域的相對側上的第一部分和第二部分，所述第二金屬層的所述第一部分形成在所述陽極以及所述熔絲頸之第一部分上，而所述第二金屬層的所述第二部分形成在所述陰極以及所述熔絲頸之第二部分上，其中所述多晶矽區域係形成於所述熔絲頸之所述第一部分與所述第二部分之間的第三部分上。
- 如申請專利範圍第1項所述的用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，其中所述多晶區域僅在所述熔絲頸上形成，並且分開所述第二金屬層的所述第一部分和所述第二部分。
- 如申請專利範圍第1項所述的用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，其中所述多晶區域具有基本上高於所述第一金屬層和所述第二金屬層的電阻。
- 如申請專利範圍第1項所述的用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，其中所述第一金屬層的厚度基本上小於所述第二金屬層和所述多晶區域的厚度。
- 如申請專利範圍第1項所述的用於一次性可編程記憶體 的具有電熔絲結構的半導體裝置，更包括設置在所述淺溝槽隔離結構和所述第一金屬層之間的高介電介質層。
- 如申請專利範圍第1項所述的用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，其中所述熔絲頸中的所述第一金屬層的寬度基本上小於在所述陽極或所述陰極中的所述第一金屬層的相應寬度。
- 一種用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，包括：(a)具有淺溝槽隔離結構的基底基板；(b)陽極，包括：(b1)第一金屬層的第一部分；(b2)第二金屬層的第一部分，設置在所述第一金屬層的所述第一部分上並與其接觸；(c)陰極，包括：(c1)所述第一金屬層的第二部分；(c2)所述第二金屬層的第二部分，設置在所述第一金屬層的所述第二部分上並與其接觸；(d)將所述陽極連接至所述陰極的熔絲頸，包括：(d1)所述第二金屬層的第三部分，設置在所述第一金屬層的第三部分上並與其接觸；(d2)所述第二金屬層的第四部分，設置在所述第一金屬層的第四部分上並與其接觸；以及(d3)未摻雜的多晶矽區域，設置在所述第一金屬層的第五部分上並與其接觸，所述多晶區域設置在所述第二金屬層的所述第三部分和第四部分之間並將兩者分開；其中，所述第一金屬層的所述第一部分、第三部分、第五部分、第四部分以及第二部分以連續方式橫向地設 置在所述淺溝槽隔離結構上，從而在編程之前提供從所述陽極到所述陰極的低電阻電流通路。
- 如申請專利範圍第7項所述的用於一次性可編程記憶體的具有電熔絲結構的半導體裝置，其中所述第一金屬層的厚度基本上小於所述第二金屬層的厚度。
- 一種製造電熔絲結構的方法，包括：在半導體基板內的淺溝槽隔離結構的表面上形成虛設層，所述虛設層包括高介電介質層、金屬層、未摻雜的多晶矽層和氮化物層；在提供電熔絲閘極的所述虛設層上利用蝕刻製程而在電熔絲區域中形成閘極圖案；去除所述電熔絲區域中的所述多晶層上方的所述氮化物層；在所述多晶層的部分上形成遮罩；去除所述多晶層的未被所述遮罩覆蓋的暴露部分，從而在所述熔絲頸多晶區域的相對側上形成熔絲頸多晶區域和空殼；去除所述遮罩；以及在所述空殼中填充第二閘極金屬層。
- 如申請專利範圍第9項所述的製造電熔絲結構的方法，其中所述熔絲頸多晶區域為包括陰極、陽極，和連接在所述陰極和所述陽極之間的熔絲頸的電熔絲結構的一部分。
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