TW201624737A - 具有上覆閘極結構之鰭式電阻器 - Google Patents

具有上覆閘極結構之鰭式電阻器 Download PDF

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Abstract

一種電阻器裝置，包括摻有第一類型摻質之電阻器本體、設置於電阻器本體上面之絕緣層、以及設置於絕緣層上面且設置於電阻器本體上面之至少一個閘極結構。一種方法，包括對設置於絕緣層上面之至少第一閘極結構施加偏壓，該絕緣層係設置於摻有第一類型摻質之電阻器本體上面，用以影響電阻器本體之電阻。

Description

具有上覆閘極結構之鰭式電阻器
本揭露大體上係關於半導體裝置之製造，而且更尤指具有上覆閘極結構之鰭式電阻器。
諸如CPU、儲存裝置、ASIC(特定應用積體電路)及諸如此類之先進積體電路在製造時，需要根據指定之電路布局，在給定的晶片面積中，形成大量電路元件。場效電晶體(NMOS及PMOS電晶體)代表一種重要類型之電路元件，其實質決定此類積體電路的效能。在使用例如MOS技術製造複雜積體電路期間，例如NMOS電晶體及/或PMOS電晶體等數百萬計的電晶體係形成於基材上，該基材包括結晶性半導體層。無論是NMOS或PMOS裝置，場效電晶體都是平面型裝置，其典型包括源極區、汲極區、置於該源極區與該汲極區之間的通道區、以及置於該通道區上面之閘極結構。閘極結構典型包含非常薄的閘極絕緣層、以及一或多個作用為導電閘極電極之導電層。在場效電晶體中，通道區之導電性即是導電通道之驅動電流能力，係由施加至閘極電極之適當電壓所控制。
在現代積體電路中，諸如CMOS、NMOS、 PMOS及類似形式之場效電晶體等非常大量的個別電路元件係形成於單一晶片面積上。除了大量電晶體元件以外，在積體電路中，典型還形成諸如解耦(decoupling)等複數種用途所使用的諸如電容器、電阻器及諸如此類的被動電路元件。
為了改良程序整合，將類似結構用於形成不同類型裝置是有用處的。舉例而言，若形成電晶體時所使用之結構亦可用於製造電阻器，則可提升處理效率。多晶矽線件可在製造電晶體時當作閘極電極使用。電阻器亦可使用多晶矽線件來建立。多晶矽電阻器之電阻實質上是藉由其長度及截面積來決定。要在平行電阻器陣列中提供具有不同電阻之電阻器有所困難。另外，多晶矽電阻器所能攜載之電流量因歐姆加熱而受限。若通過電阻器的電流夠高，則可能出現破壞，導致電阻值改變或斷路(類似於保險絲)。
本揭露係針對各種方法及其產生的裝置，可避免、或至少降低以上指認之問題中一或多者之影響。
下文介紹簡化的發明內容，用以對本發明的一些態樣有基本的了解。本摘要不是本發明的詳盡概述。目的不在於識別本發明的主要或關鍵元件，或敍述本發明的範疇。其唯一目的在於以簡化形式介紹若干概念，作為下文所述更詳細說明的引言。
一般而言，本揭露係針對形成半導體電阻 器裝置的各種方法及其產生的裝置。一個例示性電阻器裝置包括(但不限於)摻有第一類型摻質之電阻器本體、設置於電阻器本體上面之絕緣層、以及設置於絕緣層上面且設置於電阻器本體上面之至少一個閘極結構。
一種例示性方法包括(但不限於)對設置於絕緣層上面之至少第一閘極結構施加偏壓，該絕緣層係設置於摻有第一類型摻質之電阻器本體上面，用以影響電阻器本體之電阻。
另一例示性方法包括(但不限於)在基材中形成至少一個晶鰭。該晶鰭摻有第一類型摻質並界定電阻器本體。閘極結構係形成於至少一個晶鰭上面。形成第一接觸部，該第一接觸部係連接至晶鰭之第一端。形成第二接觸部，該第二接觸部係連接至晶鰭之第二端。
100‧‧‧電阻器裝置
105‧‧‧晶鰭
110‧‧‧基材
115‧‧‧隔離結構
120‧‧‧頂端晶鰭部分
125‧‧‧PN接面
130‧‧‧閘極結構
135‧‧‧接觸部
140‧‧‧絕緣材料
145‧‧‧電阻器本體
150‧‧‧閘極接觸部
200‧‧‧電阻器裝置
205‧‧‧晶鰭
210‧‧‧基材
215‧‧‧末端部分
220‧‧‧電阻器裝置
225‧‧‧圖案化阻劑遮罩
230‧‧‧電阻器本體
235‧‧‧PN接面
240‧‧‧閘極結構
240A‧‧‧閘極結構
240B‧‧‧閘極結構
245‧‧‧閘極結構
250‧‧‧閘極介電層
300‧‧‧電阻器裝置
305‧‧‧晶鰭
310‧‧‧基材
320‧‧‧絕緣層
325‧‧‧圖案化阻劑遮罩
330‧‧‧電阻器本體
335‧‧‧PN接面
340‧‧‧閘極結構
345‧‧‧磊晶區
可搭配附圖參照底下說明以了解本揭露，其中相同的元件符號視為相稱的元件，以及其中：第1A至1E圖繪示一種方法，該方法形成具有至少一個上覆閘極結構之鰭式電阻器；第2A至2G圖繪示一種方法，該方法形成具有至少一個上覆閘極結構之電阻器裝置；以及第3A至3F圖繪示一種方法，該方法形成具有至少一個上覆閘極結構之電阻器裝置的另一具體實施例。
儘管本文所揭示的專利標的(subject matter)容許各種改進和替代形式，但其特定具體實施例仍已藉由圖式中的 實施例予以表示並且在本文中予以詳述。然而，應理解的是，本文對特定具體實施例的說明其用意不在於限制本發明於所揭露的特殊形式，相反地，用意在於含括落於如申請專利範圍所界定本發明精神與範疇內的所有修改、均等件、以及替代。
下面說明的是本發明的各個描述性具體實施例。為了澄清，本說明書未說明實際實現的所有特徵。當然，將領會的是，在開發任何此類實際具體實施例時，可施作許多特定實現的決策以達成開發者的目的，如符合系統相關和商務相關限制條件之類，此將隨不同實現而變。再者，將領會的是，此類開發上的努力可能複雜且耗時，但對於具有本揭露利益之所屬領域具有普通技術者而言，將是例行工作。
現將引用附圖說明本專利標的。圖式中所示意的各種結構、系統及裝置其目的僅在於說明而非為了以所屬技術領域中具有通常知識者所熟知的細節混淆本揭露。雖然如此，仍含括附圖以說明並且解釋本揭示的描述性實施例。應該理解並且解讀本文的用字及詞組與所屬技術領域中具有通常知識者所理解的用字及詞組具有相容的意義。術語或詞組的特殊定義，亦即，有別於所屬技術領域中具有通常知識者所理解的普通或慣用意義的定義，用意是要藉由本文對於術語或詞組的一致性用法予以隱喻。就術語或詞組用意在於具有特殊意義(亦即，不同於所屬技 術領域中具有通常知識者所理解的術語或詞組)的方面來說，此特殊定義將在說明書中以直接並且明確提供術語或詞組特殊定義的明確方式予以清楚提出。
本揭露基本上係關於各種形成電阻器結構的方法，該等電阻器結構具有上覆於電阻器本體之閘極結構，用以調制電阻器之電阻，並且用以為電阻器本體提供局部化之散熱體。所屬技術領域中具有通常知識者若完整閱讀本申請書將輕易明白的是，本方法適用於各種裝置，包括但不侷限於邏輯裝置、記憶體裝置等。請參閱附圖，現將更詳細地說明本文所揭露之方法及裝置的各項說明性具體實施例。
第1A至1E圖繪示本文中所揭示用於形成電阻器裝置100之各種新穎方法。第1A圖展示基材110中所界定之複數個晶鰭105的截面圖。晶鰭105之數目及晶鰭105之間的間隔可隨著所形成之一(多)個裝置的特定特性而改變。基材110可具有各種組構，如所示的塊體矽組構。基材110也可具有含塊體矽層、埋置型絕緣層及主動層的絕緣體上覆矽(SOI)組構，其中半導體裝置是在主動層中及上面形成的。基材110可由矽或矽鍺構成，或可由非矽材料製成，例如：鍺。因此，應該將術語「基材」或「半導體基材」理解成涵蓋所有半導體材料及所有形式的此類材料。基材110可具有不同層。舉例而言，晶鰭105可形成於處理層中，該處理層係形成於基材110之基礎層上面。
一般而言，用於形成電阻器裝置100之處理流程可與用於形成鰭式場效電晶體裝置(未圖示)之處理流程整合。可運用類似的晶鰭(未圖示)，其中可形成用於鰭式場效電晶體裝置之源極/汲極及通道區。
第1B圖繪示已進行用以在晶鰭105之間界定隔離結構115之各項程序後的電阻器裝置100。舉例而言，可在基材110上面形成一層絕緣材料(例如：二氧化矽)以包覆晶鰭105。可使絕緣材料凹陷以暴露出晶鰭105之所欲高度，在晶鰭105之間留下部分絕緣材料以界定隔離結構115。
第1C圖繪示已進行用以反摻雜晶鰭105之頂端晶鰭部分120的佈植程序後之電阻器裝置100。舉例而言，基材110可已摻有P型摻質。佈植程序將N型摻質引入頂端晶鰭部分120，藉以在晶鰭105中建立PN接面125。PN接面125用以電性隔離頂端晶鰭部分120與基材110。當然，反過來也是可行的-基材110可摻有N型摻質，而且頂端晶鰭部分120接著會摻有P型摻質。
第1D圖繪示已進行用以在晶鰭105上面形成一或多個閘極結構130之各項程序後之電阻器裝置100。在一項說明性具體實施例中，眾所周知的取代閘極技術(來自用於在平面型及鰭式場效電晶體裝置上形成閘極結構之處理流程)可用於形成閘極結構130。在取代閘極技術中，首先形成佔位(placeholder)閘極結構(例如：具有下層二氧化矽閘極絕緣層之多晶矽閘極電極)，隨後以金屬閘 極結構(例如：具有下層高k閘極絕緣層之金屬閘極電極)來取代。然而，本專利標的的應用不受限於取代閘極或「閘極後製(gate-last)」技術，亦可使用閘極先製(gate-first)技術，其中最初形成的是包括閘極絕緣層及導電閘極電極(經摻雜之多晶矽、矽化物、金屬等)之功能性閘極電極。因此，閘極結構130可以是佔位或虛設閘極結構或功能性閘極結構。
第1E圖繪示第1D圖之電阻器裝置100完成數道程序後之俯視圖，用於界定晶鰭105之端部上之接觸部135，以界定電阻器裝置100之端子。絕緣材料140(例如：二氧化矽或所謂低k介電材料)之附加層係形成於晶鰭105及閘極結構130上面，並且係經圖案化以界定凹口，導電材料係沉積於該等凹口內並且經平坦化以界定接觸部135。晶鰭105界定電阻器本體145。
可在製造電阻器裝置100期間進行附加的處理步驟(未圖示)，例如：對頂端晶鰭部分120及/或接觸部135所進行的矽化程序。亦可形成後續的金屬化層及互連線。
電阻器裝置100之各種結構特性影響其電阻，例如晶鰭105的數目、閘極結構130的數目、閘極結構130之間的間隔等。在一具體實施例中，閘極結構130的間隔可能不會均勻，導致配置不對稱。藉由對一或多個閘極結構130施加偏壓，可動態改變電阻器裝置100的電阻(亦即包括電阻器裝置100之積體電路裝置的操作期 間)。一般來說，對閘極結構130施加正電壓會降低電阻器裝置100的電阻。若要能夠施加偏壓，亦可界定一或多個閘極接觸部150。除了影響電阻器裝置100之電阻外，閘極結構130還有散熱體的作用，可降低電阻器裝置100操作期間局部加熱的效應。
在一些具體實施例中，電阻器裝置100之電阻可以是可程式化的。舉例而言，可對一或多個閘極結構130施加程式化電壓，使其部分或完全破壞。隨後，在施加偏壓時，其對電阻器裝置100之電阻的影響會因一或多個閘極結構130已「程式化」或已破壞而不同。藉由使用不同的偏壓(例如：偏壓「導通」或偏壓「斷開」)及/或選擇性程式化，可讓基本結構相同的兩個不同電阻器裝置100具有不同的電阻值。在某些具體實施例中，藉由對電阻器本體施加高到足以使一或多個晶鰭破壞之程式化電壓，從而改變其電阻值或產生斷路，電阻器裝置100可操作為保險絲。
第2A至2G圖繪示本文中所揭示之各種新穎方法，用於形成電阻器裝置200之替代具體實施例。第2A圖展示基材210中界定之複數個晶鰭205的俯視圖。如上所述，基材210可具有各種組構及材料。晶鰭205及基材210是以不同斜影線來繪示，使其可與第2A圖中的對應特徵有所區別。其可由相同材料所製成。
第2B圖繪示已進行數道程序將晶鰭205中間部分移除、留下末端部分215後的電阻器裝置200。可 提供圖案化光阻遮罩以包覆末端部分215並且暴露出中間部分，而且可進行後續的非等向性蝕刻程序以移除中間部分。由於晶鰭205的中間部分是暴露於三面之蝕刻環境，所以與移除在暴露的平坦表面上之材料相比，非等向性蝕刻可用更快的速度移除晶鰭205的中間部分。基材210之平坦表面可能會出現一些凹陷。
第2C圖展示電阻器裝置200在進行數道程序以在基材210上面形成絕緣層220(例如：二氧化矽)之後，沿著第2B圖所示線條2C之截面圖。絕緣材料層220可經沉積且平坦化至晶鰭末端部分215之高度，而且可將蝕刻程序用於使絕緣層220凹陷至比晶鰭末端部分215還小的高度。在一些具體實施例中，可省略凹陷蝕刻，而且絕緣層220與晶鰭末端部分215相比，高度可大約相同。
第2D圖繪示已用圖案化阻劑遮罩225進行佈植程序以摻雜晶鰭末端部分215並且在基材210中界定經摻雜電阻器本體230之後的裝置200。舉例而言，基材210可已摻有P型摻質。佈植程序將N型摻質引入晶鰭末端部分215並且引入基材210，從而在基材210中產生PN接面235。PN接面235作用在於使電阻器本體230與基材210電性隔離。
第2E圖繪示移除阻劑遮罩225並且已進行複數道程序以在絕緣層220上及電阻器本體230上面界定一或多個閘極結構240之後的裝置200。如以上所述，可使用取代閘極技術，所以，閘極結構240可以是佔位閘極 結構或金屬閘極結構。可在未設置於電阻器本體230上面之區域中形成一或多個附加閘極結構245，以使線件特徵的間距一致。
在製造電阻器裝置200期間，可進行附加處理步驟(未圖示)，例如晶鰭末端部分215上的矽化程序，接觸部之形成係與晶鰭末端部分215及閘極結構240介接。亦可形成後續的金屬化層及互連線。
電阻器裝置200之各種結構特性影響其電阻，例如閘極結構240之數目、閘極結構240之間的間隔等。如第2F圖所示，閘極結構240A、240B可相對於晶鰭部分215均勻相隔，導致配置不對稱。
第2G圖繪示電阻器裝置200之替代具體實施例，其中開口係透過蝕刻遮罩(未圖示)藉由進行蝕刻程序而在絕緣層220中形成。之後，在形成閘極結構240之前，先形成閘極介電層250。在另一具體實施例中，閘極介電層250可藉由使絕緣層220部分凹陷來形成，留下設置於電阻器本體230與閘極結構240間的一部分。在閘極結構240下方使用更薄之閘極介電層250會增加閘極結構240對電阻器裝置200之電阻的影響。
如上述，電阻器裝置200之電阻可藉由對閘極結構240施加偏壓、或藉由選擇性程式化一或多個閘極結構240來動態改變(亦即，在操作包括電阻器裝置200之積體電路裝置期間)。除了影響電阻器裝置200之電阻外，閘極結構240還有散熱體的作用，可降低電阻器裝置200 操作期間局部加熱的影響。
第3A至3F圖繪示本文中所揭示之各種新穎方法，用於形成電阻器裝置300之替代具體實施例。第3A圖展示基材310中所界定之複數個晶鰭305的截面圖。如上所述，基材310可具有各種組構及材料。
第3B圖繪示已進行數道程序以移除經選擇之晶鰭305之後的電阻器裝置300。可提供圖案化光阻遮罩以包覆晶鰭305之第一部分，並且暴露晶鰭305之第二部分，然後可進行後續非等向性蝕刻程序以移除經暴露之晶鰭305。如上所述，可使用等向性蝕刻程序。
第3C圖繪示進行數道程序以在基材310上面形成絕緣層320(例如：二氧化矽)之後的電阻器裝置300。一層絕緣材料可經沉積並且平坦化至晶鰭305的高度。在一些具體實施例中，可提供凹陷蝕刻。
第3D圖繪示已用圖案化阻劑遮罩325進行佈植程序以摻雜晶鰭305並且在基材310中界定電阻器本體330之後的裝置300。舉例而言，基材310可已摻有P型摻質。佈植程序將N型摻質引入晶鰭305並且引入基材310，從而在基材310中產生PN接面335。PN接面335作用在於使電阻器本體330與基材310電性隔離。
第3E圖繪示移除阻劑遮罩325並且已進行複數道程序以在絕緣層320上及電阻器本體330上面界定一或多個閘極結構340之後的裝置200。如以上所述，可使用取代閘極技術，所以，閘極結構340可以是佔位閘極 結構或金屬閘極結構。可在未設置於電阻器本體330上面之區域中形成一或多個附加閘極結構(未圖示)，以使線件特徵的間距一致。
第3F圖繪示已進行磊晶生長程序以在晶鰭305之末端部分上形成磊晶區345(例如：N型摻雜)之後的裝置300。在一些具體實施例中，磊晶區345可生長到在晶鰭上面合併為止。磊晶區345提供接觸位置，以供形成後續的接觸部。
附加處理步驟(未圖示)可在製造電阻器裝置300期間進行，例如對磊晶區345所進行之矽化程序，接觸部之形成與晶鰭305及閘極結構340介接。可使絕緣層320凹陷，而且可在閘極結構340下方形成閘極介電層(未圖示)，如以上參考第2G圖所示。亦可形成後續的金屬化層及互連線。
電阻器裝置300之各種結構特性影響其電阻，例如閘極結構340的數目、閘極結構340之間的間隔等。閘極結構340可能不均勻相隔，導致配置不對稱。如上述，電阻器裝置300之電阻可藉由對閘極結構340施加偏壓、或藉由選擇性程式化一或多個閘極結構340來動態改變(亦即，在操作包括電阻器裝置300之積體電路裝置期間)。除了影響電阻器裝置300之電阻外，閘極結構340還有散熱體的作用，可降低電阻器裝置300操作期間局部加熱的影響。
以上所揭示的特殊具體實施例僅屬說明 性，正如本發明可以所屬技術領域中具有通常知識者所明顯知道的不同但均等方式予以改進並且實踐而具有本文的指導效益。例如，前述處理步驟可用不同順序實施。再者，除了如底下申請專利範圍中所述，本文所示構造或設計的細節並沒有限制的用意。因此，得以證實以上所揭示特殊具體實施例可予以改變或修改，而且所有此等變化皆視為落於本發明的範疇及精神內。要注意的是，本說明書及所附申請專利範圍中如「第一」、「第二」、第三」或「第四」之類用以說明各個程序或結構的術語，僅當作此些步驟/結構節略參考，並且不必然暗喻此些步驟/結構的進行/形成序列。當然，取決於精準聲稱的措辭，可或可不需要此些程序之排列順序。因此，本文所請求的保護係如底下申請專利範圍中所提出者。
105‧‧‧晶鰭
130‧‧‧閘極結構
135‧‧‧接觸部
140‧‧‧絕緣材料
145‧‧‧電阻器本體
150‧‧‧閘極接觸部

Claims (20)

  1. 一種電阻器，其包含：電阻器本體，其係摻有第一類型摻質；絕緣層，其係設置於該電阻器本體上面；以及至少一個閘極結構，其係設置於該絕緣層上面且設置於該電阻器本體上面。
  2. 如申請專利範圍第1項所述之電阻器，更包含複數個設置於該絕緣層及該電阻器本體上面之閘極結構，該複數個閘極結構包括該至少一個閘極結構。
  3. 如申請專利範圍第2項所述之電阻器，其中，該複數個閘極結構以不對稱方式相隔。
  4. 如申請專利範圍第1項所述之電阻器，其中，該電阻器本體包含界定於基材中之至少一個晶鰭，而且該電阻器更包含：第一接觸部，其係耦接至該至少一個晶鰭之第一端；以及第二接觸部，其係耦接至該至少一個晶鰭之第二端。
  5. 如申請專利範圍第4項所述之電阻器，其中該電阻器本體包含界定於該基材中之複數個晶鰭，該第一接觸部係耦接至各該複數個晶鰭之第一端，而且該第二接觸部係耦接至各該複數個晶鰭之第二端。
  6. 如申請專利範圍第4項所述之電阻器，其中，該至少一個閘極結構係相對於該至少一個晶鰭垂直設置。
  7. 如申請專利範圍第4項所述之電阻器，其中，該至少一個晶鰭包含具有該第一類型摻質之頂端部分、以及具有第二類型摻質之第二部分，且該第二類型摻質與該第一類型摻質不同。
  8. 如申請專利範圍第1項所述之電阻器，更包含：第一接觸部，其係耦接至該至少一個閘極結構之第一端；以及第二接觸部，其係耦接至該至少一個閘極結構之第二端。
  9. 一種方法，其包含：對設置於絕緣層上面之至少第一閘極結構施加偏壓，該絕緣層係設置於電阻器本體上面，該電阻器本體摻有第一類型摻質，用以影響該電阻器本體之電阻。
  10. 如申請專利範圍第9項所述之方法，更包含：對設置於該絕緣層上面之第二閘極結構施加程式化電壓，該絕緣層係設置於該電阻器本體上面，且該程式化電壓足以破壞該第二閘極結構。
  11. 如申請專利範圍第9項所述的方法，其中，該電阻器本體包含界定於基材中之至少一個晶鰭。
  12. 如申請專利範圍第11項所述的方法，其中，該電阻器本體包含界定於基材中之複數個晶鰭，該複數個晶鰭包括該至少一個晶鰭。
  13. 一種方法，其包含：在基材中形成至少一個晶鰭，該至少一個晶鰭係 摻有第一類型摻質並界定電阻器本體；在該至少一個晶鰭上面形成閘極結構；形成第一接觸部，該第一接觸部係連接至該至少一個晶鰭之第一端；以及形成第二接觸部，該第二接觸部係連接至該至少一個晶鰭之第二端。
  14. 如申請專利範圍第13項所述的方法，更包含以該第一類型摻質摻雜該至少一個晶鰭之頂端部分，其中該基材摻有第二類型摻質，且該第二類型摻質與該第一類型不同。
  15. 如申請專利範圍第13項所述的方法，更包含形成設置於該電阻器本體上面之複數個閘極結構，該複數個閘極結構包括該閘極結構。
  16. 如申請專利範圍第15項所述的方法，其中，該複數個閘極結構係以不對稱方式相隔。
  17. 如申請專利範圍第15項所述的方法，更包含對該複數個閘極結構中之第二閘極結構施加程式化電壓，且該程式化電壓足以破壞該第二閘極結構。
  18. 如申請專利範圍第15項所述的方法，更包含形成與該複數個閘極結構之其中一者相鄰、但不在該電阻器本體上面之至少一個虛設閘極。
  19. 如申請專利範圍第13項所述之方法，更包含：在該基材中形成複數個晶鰭，該複數個晶鰭包括該至少一個晶鰭； 形成第一接觸部，該第一接觸部係耦接至各該複數個晶鰭之第一端；以及形成第二接觸部，該第二接觸部係耦接至各該複數個晶鰭之第二端。
  20. 如申請專利範圍第13項所述的方法，更包含對該至少一個閘極結構施加偏壓，用以影響該電阻器本體之電阻。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919347B (zh) * 2016-10-10 2020-07-10 中芯国际集成电路制造(上海)有限公司 鳍式电阻元件及半导体器件的形成方法
US9997590B2 (en) 2016-10-24 2018-06-12 International Büsiness Machines Corporation FinFET resistor and method to fabricate same
US10079229B1 (en) 2017-04-24 2018-09-18 International Business Machines Corporation Resistor fins
US11289474B2 (en) * 2020-04-20 2022-03-29 Globalfoundries U.S. Inc. Passive devices over polycrystalline semiconductor fins

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4064955B2 (ja) * 2004-09-30 2008-03-19 株式会社東芝 半導体装置及びその製造方法
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8551841B2 (en) * 2012-01-06 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. IO ESD device and methods for forming the same
US8766364B2 (en) * 2012-08-31 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor layout for stress optimization
US9064725B2 (en) * 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US9000483B2 (en) * 2013-05-16 2015-04-07 United Microelectronics Corp. Semiconductor device with fin structure and fabrication method thereof
US8993406B1 (en) * 2013-09-10 2015-03-31 International Business Machines Corporation FinFET device having a merged source drain region under contact areas and unmerged fins between contact areas, and a method of manufacturing same

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