CN203071075U - 用于一次可编程存储器的具有电熔丝结构的半导体装置 - Google Patents

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Abstract

本实用新型提供了一种用于一次可编程存储器的具有电熔丝结构的半导体装置。该半导体装置包括：具有浅沟槽隔离STI结构的基底基板；第一金属层，形成在所述浅沟槽隔离结构上，具有限定阳极、阴极、和连接在所述阴极与阳极之间的熔丝颈的形状；未掺杂的多晶区域，形成在所述第一金属层的所述熔丝颈上；以及第二金属层，具有形成在所述第一金属层上且位于所述多晶区域的相对侧上的第一部分和第二部分，所述第二金属层的所述第一部分形成在所述阳极上，而所述第二金属层的所述第二部分形成在所述阴极上。电熔丝结构使得能够利用低量电流来熔断熔丝，因而允许使用更小的MOSFET。

Description

用于一次可编程存储器的具有电熔丝结构的半导体装置
技术领域
本实用新型总体上涉及一次可编程（一次性可编程）（OTP）存储器，更特别地涉及利用后栅极高-K金属栅极（Gate-Last High-K Metal Gate）制造工艺制造的OTP存储器。 
背景技术
在数据存储的领域中，存在两种常用类型的存储装置。第一种类型的存储装置为易失性存储器。当电力从易失性存储器电路移出时，易失性存储器丢失储存的信息。第二种类型的存储装置为非易失性存储器。即使在电力从非易失性存储器电路移出之后，非易失性存储器也能保留储存的信息。一些非易失性存储器设计允许重编程序，而其他设计仅允许一次编程。 
一次可编程（OTP）存储器代表非易失性存储器的一种类型，其可以编程一次，典型地，通过永久地编程熔丝以打开连接，或通过永久地编程反熔丝（anti-fuse）以关闭连接。 
目前，利用下列类型的熔丝作为电熔丝（电子熔丝，eFuses）：栅极氧化物击穿（gate oxide breakdown）、热载流子、硅化物熔丝、互连金属熔丝（interconnect metal fuse）。HKMG工艺允许高-K电介质，以替换用于前代铸造技术中的二氧化硅栅极电介质。使用高-K电介质允许微电气组件进一步小型化。而且，前代熔丝要求以数百微安数量级的高电流量来熔断。 
因此，所需要的是与传统上在28nm铸造技术中利用的HKMG工艺兼容的电熔丝。另外，如果可以通过施加与常规的电熔丝s相比低的电流水平来利用电熔丝，这将是有益的。 
实用新型内容
根据本实用新型的实施方式，提供了一种用于一次可编程存储器（OTP）的具有电熔丝结构的半导体装置，其特征在于，包括：具有浅沟槽隔离（STI）结构的基底基板；第一金属层，形成在所述浅沟槽隔离结构上，具有限定阳极、阴极、和连接在所述阴极与阳极之间的熔丝颈的形状；未掺杂的多晶区域，形成在所述第一金属层的所述熔丝颈上；以及第二金属层，具有形成在所述第一金属层上且位于所述多晶区域的相对侧上的第一部分和第二部分，所述第二金属层的所述第一部分形成在所述阳极上，而所述第二金属层的所述第二部分形成在所述阴极上。 
根据本实用新型的半导体装置，其特征在于，所述多晶区域仅在所述第一金属层的所述熔丝颈上形成，并且分开所述第二金属层的所述第一部分和第二部分。 
根据本实用新型的半导体装置，其特征在于，所述多晶区域具有基本上高于所述第一金属层和所述第二金属层的电阻。 
根据本实用新型的半导体装置，其特征在于，如果在所述阳极和阴极上施加电压，则所得的电流主要流过所述第一金属层的所述熔丝颈。 
根据本实用新型的半导体装置，其特征在于，通过增加所述电流直到所述第一金属层的所述熔丝颈失效并基本上成为开路来编程所述OTP。 
根据本实用新型的半导体装置，其特征在于，断开所述熔丝颈所需的电流为单数位微安的量级。 
根据本实用新型的半导体装置，其特征在于，所述第一金属层的厚度基本上小于所述第二金属层和所述多晶区域的厚度。 
根据本实用新型的半导体装置，其特征在于，所述第一金属层的厚度大约在5-30nm之间，而所述第二金属层的厚度大约在30-70nm之间。 
根据本实用新型的半导体装置，其特征在于，所述第二金属层将所述电熔丝结构连接至熔断的MOSFET。 
根据本实用新型的半导体装置，其特征在于，所述熔断的MOSFET被构造成向所述电熔丝提供电流，以熔化所述第一金属层。 
根据本实用新型的半导体装置，其特征在于，所述半导体装置还包括设置在所述STI区域和所述第一金属层之间的高-K电介质层。 
根据本实用新型的半导体装置，其特征在于，在所述熔丝颈中的所述第一金属层的宽度基本上小于在所述阳极或阴极中的所述第一金属层的相应宽度。 
根据本实用新型的半导体装置，其特征在于，在所述熔丝颈中的所述第一金属层的宽度为大约20-50nm。 
根据本实用新型的实施方式，提供了一种用于一次可编程存储器（OTP）的具有电熔丝结构的半导体装置，包括：（a）具有浅沟槽隔离STI结构的基底基板；（b）阳极，包括（b1）第一金属层的第一部分；（b2）第二金属层的第一部分，设置在所述第一金属层的所述第一部分上并与其接触；（c）阴极，包括（c1）所述第一金属层的第二部分；（c2）所述第二金属层的第二部分，设置在所述第一金属层的所述第二部分上并与其接触；（d）将所述阳极连接至所述阴极的熔丝颈，包括（d1）所述第一金属层的第三部分；（d2）未掺杂的多晶区域，设置在所述第一金属层的所述第三部分上并与其接触，所述多晶区域设置在所述第二金属层的所述第一 部分和第二部分之间并将两者分开；其特征在于，所述第一金属层的所述第一部分、第二部分和第三部分以连续方式横向地设置在所述STI结构上，从而在编程之前提供从阳极到阴极的低电阻电流通路。 
根据本实用新型的半导体装置，其特征在于，所述第一金属层的厚度基本上小于所述第二金属层的厚度。 
根据本实用新型的半导体装置，其特征在于，所述多晶区域的电阻基本上高于所述第一金属层的电阻，使得由所述电流通路携带的电流主要流过所述第一金属层。 
根据本实用新型的半导体装置，其特征在于，通过增加所述电流直到所述第一金属层的所述第三部分失效，在所述阳极和阴极之间引起高电阻电流通路来编程所述OTP。 
附图说明
并入本文中且形成本说明书的一部分的附图与描述一起说明本实用新型，进一步用来解释本实用新型的原理并使相关领域的技术人员能够制造和使用本实用新型。 
图1示出了常规OTP电路的布局。 
图2a-2c示出了已知的电熔丝结构的顶视图和横截面图。 
图3示出了根据本实用新型示例性实施方式的OTP电路的布局。 
图4a-4c示出了根据本实用新型的示例性实施方式的电熔丝结构的顶视图和横截面图。 
图5示出了提供根据本实用新型实施方式的用于制造IC装置的示例性步骤的流程图。 
图6a-6h示出了根据本实用新型示例性实施方式的在图5的流程图中处理的示例性步骤的产物。 
图7a-7b示出了根据本实用新型的示例性实施方式的另一种电熔丝结构的顶视图和横截面图。 
现在将参考附图来描述本实用新型。在附图中，类似的参照标号表示相同或功能相似的元件（要素）。另外，参考标号的最左边数字确定其中参照标号首先出现的图。 
具体实施方式
下列详细描述参照附图以说明与本实用新型一致的示例性实施方式。在详细描述中所涉及的“一个示例性实施方式”、“一种示例性实施方式、“典型的示例性实施方式”等表明所描述的示例性实施方式可包括特定特点、结构、或特征，但是每种示例性实施方式可以不必包括所述特定特点、结构、或特征。此外，这样的术语不一定是指相同的示例性实施方式。而且，当结合示例性实施方式来描述特定特点、结构或特征时，与其他不管是否明确描述的示例性实施方式结合实现这种特征、结构或特性在相关领域的技术人员的知识之内。此外，应理解，本文所用的空间描述（例如“上面的”、“在….以下“、“上”、“左”“右”、“下”、“顶部”、“底部”、“垂直”、“水平”等）仅用于说明性的目的，并且本文所描述的结构的实际实施方式可以以任何方向或方式被空间地布置。 
提供本文中所描述的示例性实施方式用于说明的目的，并不是限制性的。其他示例性实施方式是可能的，并且在本实用新型的精神和范围 内，可以对这些示例性实施方式进行更改。因此，详细描述不意在限制本实用新型。相反，本实用新型的范围仅根据所附的权利要求和它们等价物来限定。 
示例性实施方式的下列详细描述将如此充分地揭示本实用新型的一般性质，以至其他人可以通过应用相关领域的技术人员的知识，在没有背离本实用新型的精神和范围的情况下，在没有过度实验的情况下，而容易地更改这样的示例性实施方式和/或使这样的示例性实施方式适于各种应用。因此，基于本文所呈现的教导和指导，旨在将这样的适应和更改包含在示例性实施方式的含义和多种等价物内。应当理解，本文中的措辞或术语是为了描述而不是限制的目的，使得本说明书中的术语或措辞将由相关领域中的技术人员根据本文中的教导来解释。 
提供了本文中所描述的示例性实施方式用于说明的目的，并且不是限制性的。根据本文的教导，包括更改/替换的另外的结构和操作性实施方式对于相关领域中的技术人员将变得显而易见。 
常规电熔丝 
图1示出了常规OTP电路100的布局。该OTP电路100包括向MOSFET104的栅极提供电压的解码器（译码器）102。另外，电压Vdd施加于电熔丝108的阳极（负极），而电熔丝108的阴极（正极）耦接至MOSFET104。（本文中电熔丝将解释为可以用于支撑例如OTP的半导体熔丝元件）基于施加于MOSFET104的栅极的电压，允许电流106流动，导致常规电熔丝108中的熔断（blowout）。熔断发生的原因是因为电熔丝108部分对于携带电流来说太窄，引起构成电熔丝部分的半导体材料的热破坏。 
图2a示出了具有用作熔断元件的硅化物的常规电熔丝200的顶视图。它包括经由熔丝颈（fuse neck）202与阴极203连接的阳极201。在一个实施方式中，电熔丝200可功能上类似于电熔丝108。 
图2b示出了常规电熔丝200在发生任何编程之前的横截面图。它包括浅沟槽隔离（STI）结构（构造）204，其中多晶硅（多晶）层205在STI结构204上方。顶部硅化物层206在多晶层205的上方，其中该多晶硅205在编程期间携带任何电流，且如果编程这样做则破坏，产生如图2c所示的开路（断路，open circuit）。 
图2c示出了常规电熔丝200在发生编程后的横截面图。由于编程的施加，在硅化物层206的熔断区207中存在熔断。该编程将使位读成“0”，这与读成“1”相反，因为其将处于在图2b所呈现的预编程序状态。 
该电熔丝200与后栅极HKMG工艺不兼容。后栅极HKMG工艺需要其中将高-K电介质层用于栅极结构的工艺。另外，在制造的过程中，栅极金属的沉积是进行的最后步骤，并且替换硅化物层206。电熔丝200与后栅极HKMG工艺不兼容，因为它不包括高-K电介质并且在顶部上利用硅化物层。 
本实用新型的细节 
图3示出了根据本实用新型示例性实施方式的OTP电路300的布局。OTP电路300包括向MOSFET304的栅极提供电压的解码器302。另外，电压Vdd施加于阳极312，而阴极314与MOSFET304的漏极耦接。基于施加于MOSFET304的栅极的电压，允许电流306流动，导致电熔丝310中的熔丝颈区域308的熔断。具体地，当MOSFET304导电（传导）时，则阴极314接地，导致电流306流过熔丝颈区域308。因为在电流通路中没有电阻（除导线电阻之外），因此熔丝颈区域将热破坏，产生开路。 
图4a示出了根据本实用新型示例性实施方式的电熔丝400的顶视图。它包括经由熔丝颈402与阴极403连接的阳极401。熔丝颈402的区域404包括未掺杂的多晶硅，其与半导体金属层相比具有相对高的电阻率。 
图4b示出了在发生任何编程之前电熔丝400的截面图。它包括STI结构405，在STI结构405上方设置有高-K电介质层406。第一栅极金属层407设置在高-K电介质层406的上方。第二栅极金属层408设置在第一栅极金属层407的上方，其中第二栅极金属层408具有第一部分408a和第二部分408b，其中未掺杂的多晶结构409处于第一部分408a和第二部分408b之间。未掺杂的多晶结构409以水平方向、与上面讨论的区域404相同的长度延伸，如图中所示。在编程之前，栅极金属层407为横向（侧向）连续的，并在阳极401和阴极403之间具有低电阻。未掺杂的多晶结构209提供高电阻，并位于栅极金属层407的顶部，并且分开第二栅极金属层408的第一部分和第二部分。 
在一个实施方式中，阳极401、熔丝颈402和阴极403功能上可以分别类似于阳极312、阴极314和熔丝颈区域308。 
图4c示出了根据本实用新型示例性实施方式的电熔丝400在发生编程后的截面图。由于编程的应用，在栅极金属层407的熔断区域410中存在熔断。在栅极金属层407在熔断区域410具有熔断之后，在阳极401和阴极403之间存在高电阻，因为仅信号通道通过未掺杂的多晶结构409来提供，其相对于连续金属层407具有高电阻。 
在本实用新型的示例性实施方式中，颈熔丝404（例如栅极金属层407）的宽度411可以为20-50nm。另外，作为熔丝的栅极金属层407可具有5-30nm的厚度412。然而，第二栅极金属层408可具有30-70nm的厚度413。因此，第二栅极金属层408可以适度地基本上比第一栅极金属层407厚。 
该OTP结构的优势是，它充分地与28nm的后栅极高-K金属栅极工艺兼容，而不需要另外的工艺或掩模（masks）。另外，因为栅极金属被用作熔丝材料，因此厚度可以是减小至相对小的尺寸（5-30nm），其与常规硅化物相比需要更小的电流来熔断熔丝。例如，在一个示例性实施方式中，电流可以是微安数量级，而不是在硅化物为熔丝材料的常规领域中所利用的数百微安。另外，由于熔断熔丝需要少量的电流，因此熔断的MOSFET304的尺寸还可以是极小的。如将显然的，电熔丝结构400可以以与IC制造中的主线FETs相同的工艺布局来制造。 
制造方法 
图5示出了提供根据本实用新型的实施方式的用于制造具有电熔丝如电熔丝400的IC装置的示例性步骤的流程图500。其他结构和操作实施方式基于以下讨论对于相关领域中的技术人员来说是显然的。图5所示的步骤不必以所示的顺序出现。下面结合在图6a-6h中所示的半导体层来详细地描述图5的步骤。 
在步骤502中，进行栅极沉积，因此包括高-K电介质层、金属层、多晶层和氮化物层的多种类型的层沉积在具有STI结构的硅基板（衬底）上。例如，图6a示出了具有STI结构602的硅（Si）基板601。在基板601上方，形成虚设层（dummy layer）603。虚设层603可以包括高-K电介质层604、金属层605、未掺杂的多晶硅层（本文中为“多晶硅”）606和氮化物层607。 
在步骤504中，栅极图案通过利用刻蚀工艺来形成。在一个实施方式中，在具有STI结构的硅基板上方的所有层的部分被蚀刻掉。在一个示例性实施方式中，利用刻蚀工艺进行栅极图案化，例如干蚀刻、湿蚀刻或等离子蚀刻。而且，还可以使用掩模工艺来形成栅极图案。例如，图6b示出了通过蚀刻掉虚设层603的部分所形成的栅极图案。电熔丝栅极 608在电熔丝区域610中形成，而晶体管栅极（transistor gate）609在晶体管区域611中形成。 
电熔丝栅极608和晶体管栅极609保持虚设层603的组成。例如，电熔丝栅极608和晶体管栅极609可以包括高-K电介质层604、金属层605、多晶层606和氮化物层607。如所示出的，指定“a”和“b”用于识别在电熔丝区域610和晶体管区域611中的各自相同层的残留部分。例如，电熔丝栅极608具有高-K电介质层部分604a，而晶体管栅极609具有高-K电介质层部分604b。 
在步骤506中，在各自的栅极周围形成间隔（隔离物，spacers），且将源极/漏极区域植入硅基板内。例如，图6c示出了在基板601上的第一间隔612和第二间隔613。在一个实施方式中，第一间隔612与电熔丝栅极608的两个侧壁垂直连接，而第二间隔613与晶体管栅极609的两个侧壁垂直连接。例如，第一间隔612和第二间隔613可以由二氧化硅、氮化硅、氮氧化硅、碳化硅、氮化钛、各种低K电介质或它们的任何组合形成。第一间隔612和第二间隔613可以通过利用上面提及的沉积工艺之一并通过应用各向异性蚀刻技术来形成，从而形成期望的间隔特征。另外，将源极和漏极区域614植入基板601内。在一个实施方式中，源极和漏极区域614可以使用第二间隔613的基底来限定可以植入掺杂剂的基板601的区域（面积）。 
例如，源极和漏极区域614可以在晶体管栅极609的每个侧壁的旁边在基板601内横向地植入。在一个实施方式中，源极和漏极区域614通过用杂质如砷、磷或硼掺杂基板601来构造。用硼掺杂增加形成p-型区域的正电荷，而用砷或磷掺杂增加形成n-型区域的电子。还可以使用其他掺杂剂以实现优选的构造。源极和漏极区域614可以通过使用诸如离子注入、扩散和光刻的工艺来形成。 
在步骤508中，在基板的表面上形成硅化物层。例如，图6d示出了在基板601表面的部分上形成的硅化物层615。尤其是，硅化物层615在植入基板601内的源极和漏极区域614的顶部上形成。例如，硅化物层615可用作用于源极和漏极区域614的电接触。 
在步骤510中，氮化物层在硅化物层和STI结构上形成。例如，图6e示出了在STI结构602和硅化物层615上形成的氮化物层616。通过使用上面提及的各种沉积技术可以形成氮化物层616。氮化物层616使电熔丝区域610和晶体管区域611绝缘。例如，氮化物层616沉积在硅化物层615和STI结构602上，从而包住电熔丝栅极608和晶体管电极609。氮化物层616和氮化物层607的顶面可以利用CMP磨光（polished back），以暴露电熔丝栅极608和晶体管栅极609的多晶层606，用于如下所描述的进一步处理。 
在步骤512中，在电熔丝区域中的多晶层的表面上形成掩模。例如，图6f示出了位于电熔丝区域610中的多晶层606a上方的掩模617。掩模617允许通过蚀刻电熔丝区域610和晶体管区域611中的多晶层606的工艺来去除多晶。具体地，该掩模保护多晶层606的一部分，使得仅多晶层606a的所述部分（掩模617外面）将从电熔丝区域610中去除，但将去除在晶体管区域611中的整个多晶层606b。 
在步骤514中，去除暴露的多晶，然后去除掩模，允许可填充区域（fillable regions）形成。例如，图6g示出了多晶层（或“区域”）606a仍然保留有围绕电熔丝区域610中的多晶层606a形成的可填充区域618。然而，从晶体管区域611中去除所有的多晶层606b。此外，将掩模617从电熔丝区域610中的多晶层606的表面去除。 
在步骤516中，将第二栅极金属填充在栅极层的任何暴露部分上。例如，图6h示出了栅极金属层619，其形成为填充在电熔丝区域610中的多晶层606a的每侧上并在晶体管区域611中的间隔613之间的可填充区 618的空间。由于工艺500，用于OTP的电熔丝在包括高-K电介质层604a、第一金属层605a和多晶层606a，以及具有区域619a、b的第二金属层的电熔丝区域610中形成。第一金属层605和多晶层606a形成在编程期间熔断/不熔断的熔丝颈区域，而第二金属区域619a、b分别形成用于OTP的电熔丝的阳极和阴极。而且，FET晶体管在邻近电熔丝区域610的晶体管区域611中形成。FET的栅极包括高-K电介质层604b、第一金属层605b以及第二金属层619c。源极和漏极由具有硅化物接触615的源极和漏极区域614形成。因此，工艺500的优势为OTP和FET晶体管装置均在单个半导体工艺运行中并在相同的半导体晶片上被制造，而没有任何附加的掩模或处理步骤。 
根据实施方式，可以在制造可包括静态随机存取存储器（SRAM）和/或其他逻辑电路，无源部件如电阻器、电容器和电感器，以及有源部件如P沟道场效应晶体管（PFET）、N沟道场效应晶体管（NFET）、金属氧化物半导体场效应晶体管（MOSFET）、互补金属氧化物半导体场效应晶体管（CMOS）、双极晶体管、高压晶体管，以及其他类似装置的集成电路期间使用工艺500。 
在本实用新型另一个示例性实施方式中，在工艺500之后接着可以是制造状态的后端制程（Back-end-of-line，BEOL）部分，其中可形成接触、互连线、通孔和电介质结构。 
其他变形 
图7a示出了根据本实用新型另一个示例性实施方式的电熔丝700的顶视图。它包括经由熔丝颈704与阴极703连接的阳极701。所有的熔丝颈704包括未掺杂的多晶。 
图7b示出了在发生任何编程之前电熔丝700的横截面图。它包括STI结构705，其中在STI结构705上方具有高-K电介质层706。第一栅 极金属层707设置在高-K电介质层706的上方。在第一栅极金属层707上方的是第二栅极金属区域708，其中未掺杂的多晶结构709位于第二栅极金属区域708a和708b之间。未掺杂的多晶结构709在水平方向上、与上面讨论的熔丝颈704相同的长度延伸。 
在一个实施方式中，电熔丝700功能上类似于电熔丝400，并以类似的方式熔断。 
另外，在进一步说明的实施方式中，不能聚焦在电熔丝中的熔丝颈，其中在多晶结构的任一侧上的栅极金属的量可以是不相等的。 
结论 
以上已经借助于说明其具体功能和关系的实施的功能构件块描述了本实用新型的实施方式。本文中，为了便于描述，任意定义了这些功能构件块的边界。可以定义交替界，只要能够适当实施其具体功能和关系。 
具体实施方式的上面描述将如此充分地显示本实用新型的一般性质，使得其他人通过应用本领域的技术人员的知识，在不背离本实用新型的一般构思的情况下，可容易地修改这种示例性实施方式和/或使这种示例性实施方式适应各种应用，不用进行过度实验。因此，这种适应和修改旨在基于这里提供的教导和指导，在所披露的实施方式的含义和多个等价物之内。应当理解，这里的用语或术语是为了描述目的而不是为了限制，使得本领域的技术人员将根据教导和指导来解释本说明书的术语或用语。 
本实用新型的宽度和范围应当不受任何上面描述的示例性实施方式限制，但应仅根据所附的权利要求和它们的等价物来限定。 

Claims (10)

1.一种用于一次可编程存储器的具有电熔丝结构的半导体装置，其特征在于，包括： 
具有浅沟槽隔离结构的基底基板； 
第一金属层，形成在所述浅沟槽隔离结构上，具有限定阳极、阴极、和连接在所述阴极与阳极之间的熔丝颈的形状； 
未掺杂的多晶区域，形成在所述第一金属层的所述熔丝颈上；以及 
第二金属层，具有形成在所述第一金属层上且位于所述多晶区域的相对侧上的第一部分和第二部分，所述第二金属层的所述第一部分形成在所述阳极上，而所述第二金属层的所述第二部分形成在所述阴极上。 
2.根据权利要求1所述的半导体装置，其特征在于，所述多晶区域仅在所述第一金属层的所述熔丝颈上形成，并且分开所述第二金属层的所述第一部分和第二部分。 
3.根据权利要求1所述的半导体装置，其特征在于，所述多晶区域具有高于所述第一金属层和所述第二金属层的电阻。 
4.根据权利要求1所述的半导体装置，其特征在于，所述第一金属层的厚度小于所述第二金属层和所述多晶区域的厚度。 
5.根据权利要求4所述的半导体装置，其特征在于，所述第一金属层的厚度在5-30nm之间，而所述第二金属层的厚度在30-70nm之间。 
6.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括设置在所述浅沟槽隔离区域和所述第一金属层之间的高-K电介质层。 
7.根据权利要求1所述的半导体装置，其特征在于，在所述熔丝颈中的所述第一金属层的宽度小于在所述阳极或阴极中的所述第一金属层的相应宽度。 
8.根据权利要求1所述的半导体装置，其特征在于，在所述熔丝颈中的所述第一金属层的宽度为20-50nm。 
9.一种用于一次可编程存储器的具有电熔丝结构的半导体装置，包括： 
（a）具有浅沟槽隔离STI结构的基底基板； 
（b）阳极，包括 
（b1）第一金属层的第一部分； 
（b2）第二金属层的第一部分，设置在所述第一金属层的所述第一部分上并与其接触； 
（c）阴极，包括 
（c1）所述第一金属层的第二部分； 
（c2）所述第二金属层的第二部分，设置在所述第一金属层的所述第二部分上并与其接触； 
（d）将所述阳极连接至所述阴极的熔丝颈，包括 
（d1）所述第一金属层的第三部分； 
（d2）未掺杂的多晶区域，设置在所述第一金属层的所述第三部分上并与其接触，所述多晶区域设置在所述第二金属层的所述第一部分和第二部分之间并将两者分开； 
其特征在于，所述第一金属层的所述第一部分、第二部分和第三部分以连续方式横向地设置在所述浅沟槽隔离结构上，从而在编程之前提供从阳极到阴极的低电阻电流通路。 
10.根据权利要求9所述的半导体装置，其特征在于，所述第一金属层的厚度小于所述第二金属层的厚度。 
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