CN117673027A - 一种efuse器件结构及其制备方法 - Google Patents
一种efuse器件结构及其制备方法 Download PDFInfo
- Publication number
- CN117673027A CN117673027A CN202311750342.0A CN202311750342A CN117673027A CN 117673027 A CN117673027 A CN 117673027A CN 202311750342 A CN202311750342 A CN 202311750342A CN 117673027 A CN117673027 A CN 117673027A
- Authority
- CN
- China
- Prior art keywords
- region
- fuse
- electrode region
- device structure
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000000463 material Substances 0.000 claims abstract description 38
- 230000008018 melting Effects 0.000 claims abstract description 30
- 238000002844 melting Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 2
- 230000009172 bursting Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开了一种efuse器件结构及其制备方法，以解决现有efuse存在的编程电压偏高以及熔断过于剧烈而引起的一系列问题，包括衬底和生长在衬底上的绝缘层；生长在所述绝缘层上的第一电极区、第二电极区和连接所述第一电极区和第二电极区的熔丝区，以及仅生长在所述熔丝区中间区域的低熔点材料。通过在熔丝区中间区域引入低熔点材料，控制efuse在中间区域发生熔断，避免了熔断区域与接触点的直接接触，同时在编程过程中，低熔点材料会比其他区域的材料更早融化而发生熔断，降低了编程电压，缩短了编程时间，提高了编程效率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种efuse器件结构及制备方法。
背景技术
在集成电路领域，熔丝作为SoC芯片永久性的记忆单元，经历了从激光熔丝(LaserFuse)到电可编程熔丝(efuse)的转变。其中，激光熔丝的工作原理是通过高能激光束照射到激光熔丝结构，使熔丝汽化蒸发，以切断电连接路径。为保证激光光路的实现，熔丝不能被上层金属互连覆盖，因此暴露的熔丝容易被污染，从而影响熔丝的性能。此外，由于激光的破坏能力强、对准难度大，为防止在熔断过程中损坏熔丝周围的器件，熔丝与相邻器件需保持相当的距离；且熔丝的尺寸不能过小，否则激光难以对准。然而，随着技术节点的不断缩小，激光熔丝的芯片面积占比越来越大，无法匹配半导体器件尺寸的持续微缩。而efuse由于具有体积小、封装后可编程、与现有CMOS工艺兼容良好等优势，逐渐取代了激光熔丝成为主流。
efuse通过电流来熔断多晶硅熔丝，以形成永久的电气连接，实现信息存储。常见的efuse结构为“狗骨头”形，包括面积较大的两个电极和连接所述两个电极的宽度较窄的熔丝区。通常，由于电极和熔丝连接处的温度梯度和电流梯度最大，熔断往往发生在此区域。但由于编程条件难以精确控制，可能会导致熔断现象过于剧烈，使接触点(CT)与熔断区域发生接触，引起漏电流，导致编程失败；且熔断过于剧烈还会导致温度过高，熔丝容易发生爆裂，从而损坏周围的器件。此外，为了实现efuse的成功编程，往往需要高于标准电源电压的电压，这限制了efuse的进一步应用。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明的目的在与提供一种efuse器件结构及其制备方法，以解决现有efuse存在的编程电压偏高以及熔断过于剧烈而引起的一系列问题。
本发明采用如下技术方案：
第一方面，本发明提供一种efuse器件结构，包括衬底和生长在衬底上的绝缘层；生长在所述绝缘层上的第一电极区、第二电极区和连接所述第一电极区和第二电极区的熔丝区，以及仅生长在所述熔丝区中间区域的低熔点材料。
本发明通过在熔丝区中间区域引入低熔点材料，控制efuse在中间区域发生熔断，避免了熔断区域与接触点(CT)的直接接触，降低了漏电的风险；同时，在编程过程中，低熔点材料会比其他区域的材料更早融化而发生熔断，从而降低了编程电压，缩短了编程时间，有效提高了编程效率。
可选的，所述衬底为单晶硅、绝缘体上硅(SOI)或绝缘体上层叠硅(SSOI)。衬底可根据实际需求进行选择。
可选的，所述绝缘层由二氧化硅组成。
可选的，所述第一电极区和第二电极区由多晶硅组成。
可选的，所述熔丝区的非中间区域由多晶硅组成，中间区域的底部为多晶硅，并在多晶硅上生长所述低熔点材料。
可选的，所述efuse器件结构还包括生长在所述第一电极区、第二电极区和熔丝区非中间区域的多晶硅上的第一硅化物层，以及生长在所述熔丝区中间区域的低熔点材料上的第二硅化物层。
可选的，所述第一电极区和第二电极区还设有接触点(CT)。
可选的，所述多晶硅的侧面设置有侧墙结构。
可选的，所述低熔点材料的熔点低于硅的熔点。
可选的，所述熔丝区中间区域的长度与CMOS技术节点相匹配，如采用0.18μm节点工艺，中间区长度应在180nm左右。
第二方面，本发明还提供上述efuse器件结构的制备方法，至少包括：
在所述衬底上沉积绝缘层；
在所述绝缘层上沉积多晶硅层；
刻蚀所述多晶硅层形成第一电极区、第二电极区和熔丝区；
在所述熔丝中间区域沉积低熔点材料；
在所述第一电极区、第二电极区和熔丝区上形成硅化物层；
在所述第一和第二电极区形成接触点(CT)。
本发明的有益效果在于：
本发明所提出的efuse器件结构通过在熔丝区中间区域引入低熔点材料，控制efuse在熔丝区中间区域发生熔断，克服了由于熔断过于剧烈，熔断区域与接触点(CT)直接接触而引起的漏电流的问题，提高了编程的成功率；同时，由于低熔点材料在编程过程中会比其他区域的材料更早融化而发生熔断，从而降低了编程电压，缩短了编程时间，有效提高了编程效率。而且编程电压和编程时间的减少，使得熔断不会过于剧烈，抑制了熔丝爆裂的发生，有助于保护efuse周围的器件不受损伤，并提高了编程的可靠性。
附图说明
图1为本发明实施例中具有低熔点材料熔丝区中间区的第一种形状的eFuse器件结构示意图，其中(a)为俯视图，(b)为侧视图；
图2为本发明实施例中具有低熔点材料熔丝区中间区的第二种形状的eFuse器件结构示意图；
图3为本发明实施例中具有低熔点材料熔丝区中间区的第三种形状的efuse器件结构示意图；
图4a为本发明实施例中衬底上沉积绝缘层的示意图；
图4b为本发明实施例中绝缘层上沉积多晶硅层的示意图；
图4c为本发明实施例中刻蚀多晶硅层形成第一电极区、第二电极区和熔丝区，以及形成侧墙的示意图；
图4d为本发明实施例中刻蚀熔丝区中间区域的示意图；
图4e为本发明实施例中熔丝区中间区沉积低熔点材料，以及形成硅化物层的示意图；
图4f为本发明实施例中硅化物层上形成接触点(CT)的示意图。
其中，附图标记如下：
绝缘层1、第一电极区2、第二电极区3、第一硅化物层4、第二硅化物层5、熔丝区6、接触点(CT)7、侧墙8、多晶硅层9、低熔点材料10、ILD层11、衬底12。
具体实施方式
下面结合附图和具体实施例，对本发明作进一步说明。
附图仅用于示例性说明，不能理解为对本专利的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明，不能理解为对本专利的限制。
如图1所示，一种efuse器件结构，包括衬底12和生长在衬底上的绝缘层1；生长在所述绝缘层上的第一电极区2、第二电极区3和连接所述第一电极区和第二电极区的熔丝区6以及仅生长在所述熔丝区中间区域的低熔点材料10。其中，所述第一电极区2和第二电极区3与熔丝区6的连接部位呈钝角。
作为优选实施方案，第一电极区2和第二电极区3由多晶硅组成。熔丝区6的非中间区域由多晶硅组成，中间区域的底部为多晶硅，并在多晶硅上生长低熔点材料10。
作为优选实施方案，在第一电极区2、第二电极区3和熔丝区非中间区域的多晶硅层9上设置有第一硅化物层4，在低熔点材料10上设置有第二硅化物层5。相同的金属沉积在第一电极区2、第二电极区3和熔丝区6上，分别与多晶硅层9和低熔点材料10反应形成第一硅化物层4和第二硅化物层5。上述第一硅化物层4和第二硅化物层5具有比硅材料低的电阻率，保障了efuse编程前较小的初始电阻。
作为优选实施方案，在多晶硅层9周围设置有侧墙8，用于保护多晶硅层9。
作为优选实施方案，在第一电极区2和第二电极区3上还设置有接触点(CT)7，用于施加编程电压和电流，并连接电路中其他结构，形成CMOS集成电路系统。
作为优选实施方案，熔丝区中间区域的低熔点材料10的长度与CMOS技术节点相匹配，以控制编程后熔断的位置和熔断区域的面积，在较低的编程电压和较短的编程时间内实现温和不剧烈的编程，提高了编程的效率和可靠性。
作为优选实施方案，在所述efuse器件结构上填充有ILD层11，可以有效地隔离金属互连线与器件、降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
作为优选实施方案，绝缘层1为二氧化硅，可以为浅沟槽隔离(STI)氧化物，所述浅沟槽隔离氧化物的形成可以选用本领域常用方法。
作为优选实施方案，多晶硅层9可以为N型掺杂、P型掺杂或不掺杂。N型掺杂可以为离子注入五价元素砷、磷等，P型掺杂可以为离子注入三价元素硼等。
作为优选实施方案，低熔点材料10可以为SiGe、Ge等比硅熔点更低的材料，还可以选用其他材料，并不局限于该实施例。
图2和图3分别为两种具有和图1不同形状的具有低熔点材料熔丝区中间区的eFuse器件结构。图2中，第一电极区2面积较小，第二电极区3面积较大。图3中，第一电极区2和第二电极区3与熔丝区6的连接部位有阶梯形过渡区域。图1、图2和图3所示的efuse器件结构具有3种不同的形状，但工作原理相同，都是利用电流通过熔丝区6来发生熔断，从而实现编程。
本发明所公开的具有低熔点材料熔丝区中间区的eFuse器件结构可以通过很多方法制造。以下所叙述的是本发明所公开的如图1所示的efuse器件结构的制造方法的一个实例。图4a至图4f描述了制造一个如图1所示efuse器件结构的制作工序。
(1)在提供的衬底上淀积硬掩模和光刻胶，掩膜、曝光、刻蚀形成浅沟槽，然后在其中填充二氧化硅绝缘层1形成STI隔离结构，如图4a所示。
(2)在二氧化硅绝缘层1上沉积多晶硅层9，如图4b所示。在沉积多晶硅层9可额外沉积一层薄的栅氧化物层(图中未标出)。
(3)在多晶硅层9上沉积硬掩模和光刻胶，掩膜、曝光、刻蚀形成第一电极区2、第二电极区3和熔丝区6，然后沉积侧墙介质层，利用各向异性干法刻蚀回刻形成侧墙结构8，如图4c所示。
(4)在多晶硅层9上沉积光刻胶，掩膜、曝光、刻蚀，在熔丝区6的中间区域形成凹槽，以沉积低熔点材料10，如图4d所示
(5)在凹槽中沉积低熔点材料10，研磨掉多余的材料后沉积金属，退火形成硅化物层4和5，如图4e所示。在硅化物层4和5上可额外沉积一层氮化物覆盖层(图中未标出)。
(6)沉积ILD层11和光刻胶，掩膜、曝光、刻蚀形成CT开口，在开口中填充粘附层和钨层，形成CT 7，如图4f所示。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
Claims (11)
1.一种efuse器件结构，其特征在于，包括衬底和生长在衬底上的绝缘层；生长在所述绝缘层上的第一电极区、第二电极区和连接所述第一电极区和第二电极区的熔丝区，以及仅生长在所述熔丝区中间区域的低熔点材料。
2.根据权利要求1所述的efuse器件结构，其特征在于，所述衬底为单晶硅、绝缘体上硅或绝缘体上层叠硅。
3.根据权利要求1所述的efuse器件结构，其特征在于，所述绝缘层由二氧化硅组成。
4.根据权利要求1所述的efuse器件结构，其特征在于，所述第一电极区和第二电极区由多晶硅组成。
5.根据权利要求4所述的efuse器件结构，其特征在于，所述熔丝区的非中间区域由多晶硅组成，中间区域的底部为多晶硅，并在多晶硅上生长所述低熔点材料。
6.根据权利要求5所述的efuse器件结构，其特征在于，还包括生长在所述第一电极区、第二电极区和熔丝区非中间区域的多晶硅上的第一硅化物层，以及生长在所述熔丝区中间区域的低熔点材料上的第二硅化物层。
7.根据权利要求1所述的efuse器件结构，其特征在于，所述第一电极区和第二电极区还设有接触点。
8.根据权利要求5所述的efuse器件结构，其特征在于，所述多晶硅的侧面设置有侧墙结构。
9.根据权利要求1所述的efuse器件结构，其特征在于，所述低熔点材料的熔点低于硅的熔点。
10.根据权利要求1-9任一项所述的efuse器件结构，其特征在于，所述熔丝区中间区域的长度与CMOS技术节点相匹配。
11.如权利要求1-10任一项所述的efuse器件结构的制备方法，其特征在于，至少包括：
在所述衬底上沉积绝缘层；
在所述绝缘层上沉积多晶硅层；
刻蚀所述多晶硅层形成第一电极区、第二电极区和熔丝区；
在所述熔丝区中间区域沉积低熔点材料；
在所述第一电极区、第二电极区和熔丝区上形成硅化物层；
在所述第一电极区和第二电极区形成接触点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311750342.0A CN117673027A (zh) | 2023-12-19 | 2023-12-19 | 一种efuse器件结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311750342.0A CN117673027A (zh) | 2023-12-19 | 2023-12-19 | 一种efuse器件结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117673027A true CN117673027A (zh) | 2024-03-08 |
Family
ID=90068041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311750342.0A Pending CN117673027A (zh) | 2023-12-19 | 2023-12-19 | 一种efuse器件结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117673027A (zh) |
-
2023
- 2023-12-19 CN CN202311750342.0A patent/CN117673027A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100541780C (zh) | 可编程半导体器件及其制造和使用方法 | |
| US8004059B2 (en) | eFuse containing SiGe stack | |
| US7834417B2 (en) | Antifuse elements | |
| CN103035612B (zh) | 用于一次可编程存储器的具有电熔丝结构的半导体装置 | |
| KR101006123B1 (ko) | 절연체-상-실리콘(ｓｏｉ) 기술을 위한 전기적으로프로그램가능한 퓨즈 | |
| US7960809B2 (en) | eFuse with partial SiGe layer and design structure therefor | |
| TW502393B (en) | Structures and methods of anti-fuse formation in SOI | |
| TWI469339B (zh) | 反熔絲元件及用於控制破裂位置之電氣冗餘反熔絲陣列 | |
| US7382036B2 (en) | Doped single crystal silicon silicided eFuse | |
| US6130469A (en) | Electrically alterable antifuse using FET | |
| US20150194433A1 (en) | Gate substantial contact based one-time programmable device | |
| US7528015B2 (en) | Tunable antifuse element and method of manufacture | |
| US6335228B1 (en) | Method for making an anti-fuse | |
| CN112041986A (zh) | 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法 | |
| US11043450B2 (en) | Anti-fuse structure and method for fabricating same, as well as semiconductor device | |
| US20090051003A1 (en) | Methods and Structures Involving Electrically Programmable Fuses | |
| US6815264B2 (en) | Antifuses | |
| CN117673027A (zh) | 一种efuse器件结构及其制备方法 | |
| CN115312492A (zh) | 半导体结构及其制作方法 | |
| CN103887302A (zh) | 用于集成电路的静电放电器件 | |
| KR101145383B1 (ko) | 반도체 장치의 전기적 퓨즈 및 그 제조방법 | |
| US9589967B2 (en) | Fast programming antifuse and method of manufacture | |
| TWI803204B (zh) | 具有合併主動區的記憶體元件及其製備方法 | |
| KR100611385B1 (ko) | 정션 누설로 절연파괴되는 퓨즈를 갖는 반도체소자 및 그제조방법 | |
| CN103594450B (zh) | 一种半导体器件的电可编程熔丝结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |