CN116133386A - 半导体结构及其制作方法 - Google Patents

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CN116133386A CN202111006058.3A CN202111006058A CN116133386A CN 116133386 A CN116133386 A CN 116133386A CN 202111006058 A CN202111006058 A CN 202111006058A CN 116133386 A CN116133386 A CN 116133386A
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邵光速
袁盼
吴敏敏
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Abstract

本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构的性能较差技术问题，该制作方法包括：提供衬底，衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层；在衬底内形成沿第一方向延伸的第一沟槽和沿第二方向延伸的第二沟槽，第一沟槽和第二沟槽将衬底分隔成多个间隔设置的柱状结构；对柱状结构进行掺杂，硅锗化合物层形成沟道区；在每个柱状结构的外周面上形成介质层，以及位于介质层的外周面上形成栅极，栅极与至少部分沟道区相对。利用硅锗化合物层形成沟道区，可以提高沟道区中的电子迁移率，并改善短沟道效应，提高半导体结构的性能。

Description

半导体结构及其制作方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，半导体结构的集成度要求不断提高。一方面，可以通过改善半导体结构，提高半导体结构的集成度。例如，动态随机存储器(Dynamic Random AccessMemory，简称DRAM)中通常包括多个存储单元，每个存储单元包括晶体管和电容器，电容器存储数据信息，晶体管控制电容器中的数据信息的读写。通过改善存储单元的拓扑结构，例如采用4F2存储单元，可以减少存储单元所占的面积，提高存储器的存储密度。另一方面，还可以通过减少半导体结构的特征尺寸，提高半导体结构的集成度，然而，随着导体结构的特征尺寸的缩小，晶体管易产生短沟道效应，导致半导体结构的性能较差。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，用于提高半导体结构的性能。
本申请实施例的第一方面提供一种半导体结构的制作方法，其包括：提供衬底，所述衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层；在所述衬底内形成沿第一方向延伸的第一沟槽和沿第二方向延伸的第二沟槽，所述第一沟槽和所述第二沟槽将所述衬底分隔成多个间隔设置的柱状结构，所述柱状结构包括所述第二半导体材料层、所述硅锗化合物层和部分所述第一半导体材料层；对所述柱状结构进行掺杂，使得所述第一半导体材料层和所述第二半导体材料层中的一个形成源区，另一个形成漏区，所述硅锗化合物层形成沟道区；在每个所述柱状结构的外周面上形成介质层，以及位于所述介质层的外周面上形成栅极，所述栅极与至少部分所述沟道区相对。
本申请实施例提供的半导体结构的制作方法至少具有如下优点：
本申请实施例提供的半导体结构的制作方法中，柱状结构包括第二半导体材料层、硅锗化合物层和部分第一半导体材料层，第一半导体材料层和第二半导体材料层中的一个形成源区，另一个形成漏区，硅锗化合物层形成沟道区，柱状结构的外周面上形成介质层，以及位于介质层的外周面上形成栅极，栅极与至少部分沟道区相对，即源区、漏区、沟道区、介质层以及栅极形成垂直全环栅晶体管，在占用相同衬底面积时，通过增加柱状结构的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。此外，利用硅锗化合物层形成沟道区，可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，进一步提高半导体结构的性能。
本申请实施例的第二方面提供一种半导体结构的制作方法，其包括：提供衬底，所述衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层；在所述衬底内形成沿第一方向延伸的第一沟槽，所述第一沟槽贯穿所述第二半导体材料层和所述硅锗化物层，并延伸至所述第一半导体材料层；通过掺杂使得位于相邻的两个所述第一沟槽之间的所述第一半导体材料层和所述第二半导体材料层中的一个形成源区，另一个形成漏区，所述硅锗化合物层形成沟道区；在所述衬底内形成沿第二方向延伸的第二沟槽，所述第二沟槽贯穿所述第二半导体材料层和所述硅锗化物层，并延伸至所述第一半导体材料层，所述第一沟槽和所述第二沟槽将所述衬底分隔成多个间隔设置的柱状结构；在每个所述柱状结构的外周面上形成介质层，以及位于所述介质层的外周面上形成栅极，所述栅极与至少部分所述沟道区相对。
本申请实施例提供的半导体结构的制作方法至少具有如下优点：
本申请实施例提供的半导体结构的制作方法中，在衬底内形成沿第一方向延伸的第一沟槽后，通过掺杂工艺使得位于相邻的两个第一沟槽之间的第一半导体材料层和第二半导体材料层中的一个形成源区，另一个形成漏区，硅锗化合物层形成沟道区，再在衬底内形成沿第二方向延伸的第二沟槽，第一沟槽和第二沟槽将衬底分隔成多个间隔设置的柱状结构，并在每个柱状结构的外周面上形成介质层，以及位于介质层的外周面上形成栅极，栅极与至少部分沟道区相对。即源区、漏区、沟道区、介质层以及栅极形成垂直全环栅晶体管，在占用相同衬底面积时，通过增加柱状结构的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。此外，利用硅锗化合物层形成沟道区，可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，进一步提高半导体结构的性能。
本申请实施例的第三方面提供一种半导体结构，其包括衬底，所述衬底内形成多个间隔设置的柱状结构，所述柱状结构包括依次层叠设置的源区、沟道区和漏区，所述沟道区的材质包括硅锗化合物，所述柱状结构的外周面上环置有介质层，所述介质层的外周面上环置有栅极，所述栅极与至少部分所述沟道区相对。
本申请实施例提供的半导体结构至少具有如下优点：
本申请实施例提供的半导体结构中，源区、沟道区和漏区依次层叠设置，三者的外周面上环置有介质层，介质层的外周面上环置有栅极，栅极与至少部分沟道区相对，以形成垂直全环栅晶体管，沟道区的长度易于调整，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。此外，沟道区的材质包括硅锗化合物，可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，进一步提高半导体结构的性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例中的半导体结构的俯视简图；
图2为本申请实施例中的半导体结构的制作方法的一种流程图；
图3至图6分别为本申请实施例中的衬底的A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图7至图10分别为本申请实施例中的形成第一沟槽后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图11至图14分别为本申请实施例中的形成牺牲层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图15至图18分别为本申请实施例中的形成第二沟槽后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图19至图22分别为本申请实施例中的形成介质层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图23至图26分别为本申请实施例中的形成第三绝缘层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图27至图30分别为本申请实施例中的形成第三沟槽后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图31至图34分别为本申请实施例中的形成第四绝缘层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图35至图38分别为本申请实施例中的形成第一保护层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图39至图42分别为本申请实施例中的去除部分第一保护层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图43至图46分别为本申请实施例中的形成第二保护层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图47至图50分别为本申请实施例中的形成位线后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图51至图54分别为本申请实施例中的去除牺牲层后A-A处、B-B处、C-C处、D-D处截面的结构示意图；
图55和图56分别为本申请实施例中的形成电容后A-A处和C-C处截面的结构示意图；
图57为本申请实施例中的形成中间层后A-A处截面的一种结构示意图；
图58为本申请实施例中的刻蚀硅锗化合物层后A-A处截面的一种结构示意图；
图59为本申请实施例中的去除中间层后的A-A处截面的一种结构示意图；
图60为本申请实施例中的形成中间层后A-A处截面的另一种结构示意图；
图61为本申请实施例中的刻蚀硅锗化合物层后A-A处截面的另一种结构示意图；
图62为本申请实施例中的去除中间层后的A-A处截面的另一种结构示意图；
图63为本申请实施例中的形成中间层后A-A处截面的又一种结构示意图；
图64为本申请实施例中的刻蚀硅锗化合物层后A-A处截面的又一种结构示意图；
图65为本申请实施例中的去除中间层后的A-A处截面的又一种结构示意图；
图66为本申请实施例中的半导体结构的制作方法的另一种流程图。
附图标记说明：
10-衬底；                           11-第一半导体材料层；
12-硅锗化合物层；                   13-第二半导体材料层；
14-第一沟槽；                       15-第二沟槽；
16-位线；                           17-柱状结构；
20-第一绝缘层；                     30-牺牲层；
41-第一保护层；                     42-第二保护层；
50-介质层；                         61-第二绝缘层；
62-导电层；                         63-第三绝缘层；
64-第三沟槽；                       65-第四绝缘层；
66-字线；                           70-中间层；
81-接触垫；                         82-电容。
具体实施方式
为了提高半导体结构的性能，本申请实施例提供的半导体结构的制作方法中，通过形成垂直全环栅晶体管，并利用硅锗化合物层形成沟道区，一方面可以改善晶体管的短沟道效应，另一方面可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，提高半导体结构的性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
参考图1，图1为本申请实施例中的半导体结构的俯视图，该半导体结构中形成有字线66(Word Line，简称WL)和位线16(Bit Line，简称BL)。位线16沿第一方向延伸，字线66沿第二方向延伸，第一方向和第二方向之间具有夹角，例如第一方向和第二方向可以相垂直。具体的，如图1所示，位线16沿竖直方向(Y方向)延伸，字线66沿水平方向(X方向)延伸。字线66或者位线16可以为直线，也可以为折线。
图1中具有A、B、C、D四种不同的位置。具体的，A-A处的截面为平行于位线16延伸方向，且位于位线16上的截面，B-B处截面为平行于位线16延伸方向，且位于相邻位线16之间的截面。C-C处的截面为平行于字线66延伸方向，且位于字线66上的截面，D-D处的截面为平行于字线66延伸方向，且位于相邻字线66之间的截面。
参考图2，本申请实施例提供一种半导体结构的制作方法，该制作方法包括以下步骤：
步骤S101、提供衬底，衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层。
参考图3至图6，衬底10包括第一半导体材料层11、硅锗化合物层12和第二半导体材料层13，且这三层在垂直方向(图3所示的Z方向)上依次排布。如图3至图6所示，第一半导体材料层11上设置有硅锗化合物层12，硅锗化合物层12上设置有第二半导体材料层13。
第一半导体材料层11的材质与第二半导体材料层13的材质可以相同，半导体材料可以为硅、锗、绝缘体上硅(Silicon on Insulator，简称SOI)或者绝缘体上锗(Germaniumon Insulator，简称GOI)等。
硅锗化合物层12的材质可以与第一半导体材料层11的材质、第二半导体材料层13的材质不相同，硅锗化合物可以为锗化硅，或者含有锗化硅的混合物。示例中的，第一半导体材料层11的材质和第二半导体材料层13的材质均为硅，硅锗化合物层12的材质为锗化硅。如此设置，硅锗化合物层12可以通过外延生长形成在第一半导体材料层11上，锗化硅和硅以共格的方式结合，使得锗化硅和硅所形成的量子阱(Quantum well，简称QW)中，载流子具有更高的迁移率。其中，载流子作为电流载体，是指可以自由移动的带有电荷的物质，例如电子和空穴。此外，锗化硅的工艺成本与硅工艺成本相当，可以有效控制半导体结构的制作成本。
步骤S102、在衬底内形成沿第一方向延伸的第一沟槽和沿第二方向延伸的第二沟槽，第一沟槽和第二沟槽将衬底分隔成多个间隔设置的柱状结构，柱状结构包括第二半导体材料层、硅锗化合物层和部分第一半导体材料层。
参考图7至图18，第一沟槽14的数量为多个，第二沟槽15的数量为多个，多个第一沟槽14间隔设置且沿第一方向延伸，多个第二沟槽15间隔设置且沿第二方向延伸，第一沟槽14和第二沟槽15相连通。第一沟槽14和第二沟槽15将衬底10分隔成多个柱状结构17。柱状结构17如图15中虚线所示区域，其包括第二半导体材料层、硅锗化合物层，以及靠近硅锗化合物层的部分第一半导体材料层。各柱状结构17之间具有间隙，示例性的，多个柱状结构17阵列排布。
需要说明的是，第一沟槽14的深度和第二沟槽15的深度可以不同，例如第一沟槽14的深度大于第二沟槽15的深度，第一沟槽14的宽度与第二沟槽15的宽度可以相同。其中，深度是指槽底相对与衬底10的顶面之间的距离，宽度是指两相对侧壁之间的距离。如此设置，第一沟槽14将柱状结构17下方的部分衬底10分隔成条状结构，以便于该部分衬底10中形成其他结构，例如位线。
步骤S103、对柱状结构进行掺杂，使得第一半导体材料层和第二半导体材料层中的一个形成源区，另一个形成漏区，硅锗化合物层形成沟道区。
参考图15至图18，通过掺杂使得柱状结构17中硅锗化合物层12两侧的分别形成源区和漏区。也就是说，通过掺杂使得第一半导体材料层11和第二半导体材料层13中的一个形成源区，另一个形成漏区，例如，第一半导体材料层11形成漏区，第二半导体材料层13形成源区。
其中，掺杂可以通过离子注入(Ion Plantation)或者热扩散(Thermaldiffusion)等工艺实现，源区和漏区的掺杂材料的类型可以相同，硅锗化合物层12形成沟道区，硅锗化合物层12的导电类型(N型或者P型)与第一半导体材料层11的导电类型不同，第一半导体材料层11的导电类型与第二半导体材料层13的导电类型相同。
步骤S104、在每个柱状结构的外周面上形成介质层，以及位于介质层的外周面上形成栅极，栅极与至少部分沟道区相对。
参考图19至图26，每一个柱状结构17的外周面上都形成有一层介质层50，即在每一个柱状结构17上，介质层50环绕且覆盖第一半导体材料层11、硅锗化合物层12和第二半导体材料层13。介质层50可以为氧化物层，例如氧化硅层、氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅铪等，介质层50的厚度可以根据实际需要而确定。
每个柱状结构17外的介质层50的外周面上形成有栅极，栅极环绕且覆盖在介质层50上，栅极与至少部分沟道区相对。相邻两个沟道区之间有一个栅极，栅极的顶面高于沟道区的底面，沟道区的顶面高于栅极的底面，即栅极和沟道区沿图19所示Z方向上有至少部分重叠。栅极的材质可以为金属，例如钽、钨、氮化钽或者氮化钛等。栅极的材质还可为多晶硅等其他导电材料。
本申请实施例中，源区、漏区、沟道区、介质层50以及栅极形成垂直全环栅晶体管(Vertical Gate All Around，简称VGAA)，在占用相同衬底面积时，通过增加柱状结构17的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，提高半导体结构的性能。
在本申请一种可能的实施例中，在每个柱状结构的外周面上形成介质层，以及位于介质层的外周面上形成栅极，栅极与至少部分沟道区相对可以包括以下步骤：
步骤S1041、在柱状结构的外周面上形成介质层。
具体的，在柱状结构17的外周面和顶面上，以及位于柱状结构17之间的第一半导体材料层11和第一绝缘层20上沉积介质层50；再刻蚀介质层50，保留位于柱状结构17的外周面的介质层50。如图19至图22所示，保留的介质层50环绕且覆盖柱状结构17的外周面。
步骤S1042、在第一绝缘层和第一半导体材料层上形成层叠设置的第二绝缘层、导电层和第三绝缘层，第二绝缘层、导电层和第三绝缘层填充在形成介质层后的柱状结构之间。
参考图23至图26，在第一绝缘层20和第一半导体材料层11上沉积第二绝缘层61，在第二绝缘层61上沉积导电层62，并在导电层62上沉积第三绝缘层63，第二绝缘层61、导电层62和第二绝缘层61依次堆叠设置。第二绝缘层61、导电层62和第二绝缘层61填充在形成介质层50后的柱状结构17之间。
其中，第二绝缘层61可以与柱状结构17中的第一半导体材料层11相对，导电层62可以与柱状结构17中的硅锗化合物层12相对，导电层62后续用于形成栅极，第二绝缘层61可以与柱状结构17中的第二半导体材料层13相对，第二绝缘层61和第一绝缘层20对导电层62进行电气隔离。
示例性的，第三绝缘层63的顶面可以与第二半导体材料层13的顶面齐平，例如，通过沉积第三绝缘层63并进行回刻(etch back)以使二者形成较为平整的表面。第二绝缘层61的材质可以与第一绝缘层20的材质相同，第二绝缘层61与第一绝缘层20接触，以使第二绝缘层61和第一绝缘层20形成一个整体。第三绝缘层63的材质可以与第二绝缘层61的材质相同，以便于半导体结构的制作。
步骤S1043、刻蚀第三绝缘层和导电层，形成沿第二方向延伸的第三沟槽，第三沟槽位于相邻两排柱状结构之间，且暴露第二绝缘层，每排中的柱状结构沿第二方向排布。
参考图27至图30，沿垂直于第三绝缘层63的方向，刻蚀第三绝缘层63和导电层62，以形成第三沟槽64。第三沟槽64沿第二方向延伸，且位于相邻的两排柱状结构17之间，每排中的柱状结构17沿第二方向排布，第三沟槽64与柱状结构17之间具有间隔。可以理解的是，柱状结构17沿第二方向形成多个柱状结构排，第三沟槽64位于相邻的两个柱状结构排之间，且第三沟槽64与柱状结构17间隔设置。
第三沟槽64贯穿第三绝缘层63，并贯穿导电层62，以将导电层62分隔成间隔设置的多个，分隔后的每个导电层62沿第二方向延伸。第三沟槽64中暴露第二绝缘层61，在一些可能的示例中，第三沟槽64延伸至第二绝缘层61中，如图27和图28所示，第三沟槽64的槽底位于第二绝缘层61中。在另一些可能的示例中，第三沟槽64位于第二绝缘层61上，即第三沟槽64未延伸至第二绝缘层61内。
步骤S1044、在第三沟槽内形成第四绝缘层，第四绝缘层将导电层隔离成多个字线，环绕在介质层外的部分字线形成栅极。
参考图31至图34，在第三沟槽64内沉积第四绝缘层65，第四绝缘层65填充满第三沟槽64，以将导电层62隔离成多个字线66。第四绝缘层65的底面与第二绝缘层61相接触，第四绝缘层65靠近底面的侧面与第二绝缘层61相接触，第四绝缘层65靠近顶面的侧面与第三绝缘层63相接触。第四绝缘层65、第二绝缘层61和第三绝缘层63的材质可以相同，例如均为氮化硅，以使这三者形成一个整体，共同对字线66进行电气隔离。
如图31和图34所示，导电层62形成多个字线66，每个字线66中包括至少一个栅极。环绕在介质层50外的部分字线66形成栅极，即栅极为字线66中的一部分。
综上，本申请实施例提供的半导体结构的制作方法中，柱状结构17包括第二半导体材料层13、硅锗化合物层12和部分第一半导体材料层11，第一半导体材料层11和第二半导体材料层13中的一个形成源区，另一个形成漏区，硅锗化合物层12形成沟道区，柱状结构17的外周面上形成介质层50，以及位于介质层50的外周面上形成栅极，栅极与至少部分沟道区相对，即源区、漏区、沟道区、介质层50以及栅极形成垂直全环栅晶体管，在占用相同衬底面积时，通过增加柱状结构17的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。此外，利用硅锗化合物层12形成沟道区，可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，进一步提高半导体结构的性能。
需要说明的是，参考图7至图18，在本申请一种可能的实施例中，在衬底10内形成沿第一方向延伸的第一沟槽14和沿第二方向延伸的第二沟槽15，第一沟槽14和第二沟槽15将衬底10分隔成多个间隔设置的柱状结构17，柱状结构17包括第二半导体材料层13、硅锗化合物层12和部分第一半导体材料层11包括以下步骤：
步骤S1021、在衬底内形成沿第一方向延伸的第一沟槽，第一沟槽贯穿第二半导体材料层与硅锗化合物层，并延伸至第一半导体材料层中。
参考图7至图10，通过湿法刻蚀或者干法刻蚀衬底10，以在衬底10内形成第一沟槽14。第一沟槽14贯穿第二半导体材料层13与硅锗化合物层12，并延伸至第一半导体材料层11中，即第一沟槽14的槽底位于第一半导体材料层11中。
示例性的，通过自对准双图形化(Self-Aligned Double Patterning，简称SADP)工艺或者自对准四重图形化(Self-Aligned Quadruple Patterning，简称SAQP)工艺形成上述多个第一沟槽14，以增大第一沟槽14的密度，保证第一沟槽14的深宽比。
步骤S1022、在第一沟槽内形成层叠设置的第一绝缘层和牺牲层。
参考图11至图14，通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic LayerDeposition，简称ALD)等工艺，在第一沟槽14内形成第一绝缘层20，并在第一绝缘层20上形成牺牲层30。
第一绝缘层20填充在第一沟槽14的下部，牺牲层30填充在第一沟槽14的上部。在一种可能的示例中，沉积形成牺牲层30时，牺牲层30填充在第一沟槽14内，且覆盖第二半导体材料层13，再通过化学机械研磨(Chemical Mechanical Polishing，简称CMP)等工艺去除位于第二半导体材料层13上的牺牲层30，以使牺牲层30填平第一沟槽14。
第一绝缘层20的材质可以与牺牲层30的材质不同，以使牺牲层30相对与第一绝缘层20具有较大的选择比，从而在后续刻蚀牺牲层30时，减少对第一绝缘层20的损伤。此外，第一绝缘层20还可以作为牺牲层30的刻蚀停止层。示例性的，牺牲层30的材质可以为氧化硅，第一绝缘层20的材质可以为氮化硅或者氮氧化硅，牺牲层30与第一绝缘层20的选择比大于或者等于5。
如图11至图14所示，第一绝缘层20的顶面低于第一半导体材料层11的顶面，其中，顶面是指远离第一沟槽14的槽底的表面，也即为图11至图14所示的上表面。高于第一绝缘层20的衬底10中后续形成源区、漏区以及沟道区，第一绝缘层20还用于隔离位于第一沟槽14之间的部分衬底10。
步骤S1023、刻蚀部分衬底和部分牺牲层，形成沿第二方向延伸的第二沟槽，第二沟槽暴露第一绝缘层。
参考图15至图18，刻蚀衬底10和牺牲层30，去除部分衬底10和部分牺牲层30，以在衬底10和牺牲层30内形成第二沟槽15，在此过程中，第一绝缘层20可以用作刻蚀停止层。例如，通过自对准双图形化工艺或者自对准四重图形化工艺形成上述多个第二沟槽15。
如图15至图18所示，第二沟槽15贯穿第二半导体材料层13与硅锗化合物层12，并延伸至第一半导体材料层11中。第二沟槽15贯穿牺牲层30，以使第二沟槽15暴露第一绝缘层20，第二沟槽15的槽底位于第一沟槽14的槽底的上方。第二沟槽15还暴露衬底10中的第一半导体材料层11。
需要说明的是，参考图35至图38，在一些可能的实施例中，刻蚀部分衬底10和部分牺牲层30，形成沿第二方向延伸的第二沟槽15，第二沟槽15暴露第一绝缘层20的步骤之前，还包括：在第二半导体材料层13上和牺牲层30上形成第一保护层41，第一保护层41覆盖第二半导体材料层13和牺牲层30。
如图35至图38所示，在第二半导体材料层13和牺牲层30上沉积第一保护层41，第一保护层41覆盖第二半导体材料层13和牺牲层30。第一保护层41的材质可以与牺牲层30的材质相同，如此设置，第一保护层41和牺牲层30可以通过一次沉积工艺形成，从而简化半导体结构的制作步骤。
具体的，在第一沟槽14内沉积牺牲材料，牺牲材料填充满第一沟槽14，位于第一沟槽14内的牺牲材料形成牺牲层30。牺牲材料填充满第一沟槽14后，继续沉积牺牲材料，牺牲材料覆盖第二半导体材料层13和牺牲层30，位于第二半导体材料层13和牺牲层30上的牺牲材料形成第一保护层41。对第一保护层41还可以进行平坦化处理，以使第一保护层41的顶面齐平。
可以理解的是，当第一保护层41的材质与牺牲层30的材质不同时，可以先在第一沟槽14内形成牺牲层30，再在牺牲层30和第二半导体材料层13上形成第一保护层41。
相应的，参考图39至图42，刻蚀部分衬底10和部分牺牲层30，形成沿第二方向延伸的第二沟槽15，第二沟槽15暴露第一绝缘层20的步骤包括：刻蚀第一保护层41、部分衬底10和部分牺牲层30，以形成第二沟槽15，保留位于第二沟槽15之间的第一保护层41。
如图15至图18所示，沿垂直于衬底10的方向刻蚀第一保护层41、衬底10和牺牲层30，以形成所需的第二沟槽15。第二沟槽15贯穿第一保护层41，位于相邻第二沟槽15之间的第一保护层41保留，即第一保护层41覆盖在相邻第二沟槽15之间的第二半导体材料层13和牺牲层30上。
需要说明的是，参考图43至图54，在本申请一种可能的实施例中，对柱状结构17进行掺杂，使得第一半导体材料层11和第二半导体材料层13中的一个形成源区，另一个形成漏区，硅锗化合物层12形成沟道区的步骤之后，还包括：
利用暴露在第二沟槽15内的第一半导体材料层11进行硅化反应，以在相邻的第一沟槽14之间的第一半导体材料层11内形成位线16，位线16沿第一方向延伸，且与源区或者漏区电连接。
如图47至图50所示，第二沟槽15的部分槽底暴露第一半导体材料层11，通过对暴露在第二沟槽15内的第一半导体材料层11进行硅化反应，在第一半导体材料层11中形成金属硅化物。相邻的第二沟槽15内的金属硅化物相连接，以形成沿第一方向延伸的位线16。其中，金属硅化物可以为硅化钛、硅化钽、硅化钴、硅化镍或者硅化钨等。
具体的，通过在第二沟槽15内沉积金属层，再对金属层进行退火，以使金属层内的金属与第一半导体材料层11中的半导体材料(例如硅)反应，形成金属硅化物，再去除多余的金属层。通过硅化反应生成金属硅化物，可以使得位线16与第一半导体材料层11之间形成欧姆接触，进而减少两者之间的接触电阻。
利用暴露在第二沟槽15内的第一半导体材料层11进行硅化反应，以在相邻的第一沟槽14之间的第一半导体材料层11内形成位线16，位线16沿第一方向延伸的步骤之前，还包括：
在第二沟槽15的槽底和侧壁、第二半导体材料层13上，以及牺牲层30上形成第二保护层42。如图43至图46所示，通过沉积工艺形成第二保护层42，第二保护层42覆盖第二沟槽15的槽底和侧壁、第二半导体材料层13和牺牲层30。
形成第二保护层42后，去除位于第二沟槽15的槽底的第二保护层42，以暴露第一半导体材料层11。利用各向异性刻蚀去除第二沟槽15底部的部分第二保护层42，以暴露第二沟槽15内的槽底的第一半导体材料层11。第二沟槽15侧壁的第二保护层42保留，以对第二沟槽15的侧壁进行隔离和保护，防止其发生硅化反应。
在本申请另一些可能的实施例中，如图39至图46所示，第二半导体材料层13上和牺牲层30上形成有第一保护层41，相应的，在第二沟槽15的槽底和侧壁，以及第一保护层41上形成第二保护层42，再去除位于第二沟槽15的槽底的第二保护层42，以暴露第一半导体材料层11。
如此设置，利用各向异性刻蚀去除第二沟槽15底部的部分第二保护层42时，位于第一保护层41上的第二保护层42也会被去除。此时，第一保护层41仍可以覆盖在第二半导体材料层13上和牺牲层30上，以避免第二半导体材料层13的顶面暴露，从而使得第二沟槽15的整个侧壁均被包覆。在后续形成金属层时，金属层仅与第二沟槽15的槽底的第一半导体材料层11接触，简化位线16的形成工艺。
利用暴露在第二沟槽15内的第一半导体材料层11进行硅化反应，以在相邻的第一沟槽14之间的第一半导体材料层11内形成位线16，位线16沿第一方向延伸的步骤之后，还包括：去除第二保护层42和剩余的牺牲层30。
如图47至图54所示，形成位线16后，刻蚀去除第二保护层42和剩余的牺牲层30。当存在第一保护层41时，还刻蚀去除第一保护层41，使得柱状结构17暴露，以便于在柱状结构17上形成介质层50等。第二保护层42和牺牲层30的材质相同，通过一次刻蚀可以去除第二保护层42和牺牲层30，简化半导体结构的制作工艺。
参考图55和图56，形成栅极66之后，还在衬底上形成接触垫71，以及与每个接触垫71电连接的电容72，其中，接触垫71之间间隔设置，且与柱状结构17一一对应且电连接。
本申请实施例中，沟道区的形状并不是限定的，沟道区的部分表面可以形成有凹陷，例如沟道区的外周面上形成周向环绕的凹陷，以便于制作。具体的，参考图57至图65，刻蚀部分衬底10和部分牺牲层30，形成沿第二方向延伸的第二沟槽15，第二沟槽15暴露第一绝缘层20的步骤(步骤S1023)之后，还包括：在柱状结构17之间沉积中间层80，中间层80覆盖柱状结构17的第一半导体材料层11的表面，形成中间层80后的柱状结构17之间暴露硅锗化合物层12的至少部分表面。
在一种可能的示例中，如图57所示，柱状结构17之间填充中间层80，中间层80的顶面与第一半导体材料层11的顶面齐平，或者稍高于第一半导体材料层11的顶面，中间层80的顶面低于硅锗化合物层12的顶面，柱状结构17的硅锗化合物层12的外周面几乎或者完全暴露。
形成中间层80后，刻蚀暴露在柱状结构17之间的硅锗化合物层12的表面，以使硅锗化合物层12形成凹陷区。如图58所示，刻蚀暴露的硅锗化合物层12，未被中间层80覆盖的硅锗化合物层12形成凹陷，硅锗化合物层12的外周面形成的凹陷周向环绕在硅锗化合物层12上。
形成凹陷区后，去除中间层80。如图59所示，去除中间层80后，第一半导体材料层11暴露出来，以便于进行后续的制程。
在另一种可能的示例中，如图60所示，柱状结构17之间填充中间层80，中间层80的顶面高于第一半导体材料层11的顶面，且低于硅锗化合物层12的顶面。中间层80填充在第一半导体材料层11之间，且填充在硅锗化合物层12之间，中间层80覆盖硅锗化合物层12的下部分，硅锗化合物层12的上部分表面暴露出来。如图61和图62所示，硅锗化合物层12的上部分的外周面形成凹陷，凹陷周向环绕硅锗化合物层12上，硅锗化合物层12的下部分未被刻蚀。
在又一种可能的示例中，如图63所示，柱状结构17之间填充有中间层80，中间层80填充在第一半导体材料层11之间，且覆盖柱状结构17的部分外周面，即覆盖硅锗化合物层12与第二半导体材料层13的一侧的侧壁。如图64所示，中间层80覆盖第一半导体材料层11的表面，且覆盖柱状结构17左侧的表面，柱状结构17右侧的表面暴露。如图65所示，硅锗化合物层12的部分外周面上形成凹陷，凹陷未环绕硅锗化合物层12一周。
本申请实施例中，中间层80也可以形成在其他步骤之后，例如，在第一沟槽14内形成层叠设置的第一绝缘层20和牺牲层30(步骤S1022)之后，在第一沟槽14内形成上述中间层80，以使沟道区一侧的表面上形成凹陷。
本申请实施例还提供一种半导体结构的制作方法，参考图66，该制作方法包括以下步骤：
步骤S201、提供衬底，衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层。
参考图3至图6，衬底10包括第一半导体材料层11、硅锗化合物层12和第二半导体材料层13，且这三层在垂直方向(图3所示Z方向)上依次排布。第一半导体材料层11的材质与第二半导体材料层13的材质可以相同。
硅锗化合物层12的材质可以为锗化硅，或者含有锗化硅的混合物。示例中的，第一半导体材料层11的材质和第二半导体材料层13的材质均为硅，硅锗化合物层12的材质为锗化硅。如此设置，硅锗化合物层12可以通过外延生长形成在第一半导体材料层11上，使得衬底10中的载流子具有更高的迁移率，且锗化硅的饱和电压更低。此外，锗化硅的工艺成本与硅工艺成本相当，可以有效控制半导体结构的制作成本。
步骤S202、在衬底内形成沿第一方向延伸的第一沟槽，第一沟槽贯穿第二半导体材料层和硅锗化物层，并延伸至第一半导体材料层。
参考图7至图10，通过湿法刻蚀或者干法刻蚀衬底10，例如通过自对准双图形化工艺或者自对准四重图形化工艺，在衬底10内形成第一沟槽14。第一沟槽14沿第一方向延伸，且贯穿第二半导体材料层13与硅锗化合物层12，并延伸至第一半导体材料层11中，即第一沟槽14的槽底位于第一半导体材料层11中。
步骤S203、通过掺杂使得位于相邻的两个第一沟槽之间的第一半导体材料层和第二半导体材料层中的一个形成源区，另一个形成漏区，硅锗化合物层形成沟道区。
通过离子注入或者热扩散等工艺对位于相邻的两个第一沟槽14之间的结构进行掺杂，使得第一半导体材料层11和第二半导体材料层13中的一个形成源区，另一个形成漏区，硅锗化合物层12形成沟道区。源区、沟道区和漏区依次层叠设置，且沿第一方向延伸。其中，第一半导体材料层11的掺杂深度低于第一沟槽14的深度，以使第一半导体材料层11的上部分进行掺杂，第一半导体材料层11的下部分不进行掺杂。第一半导体材料层11的下部分是指第一半导体材料层11靠近第一沟槽14的槽底的部分。
步骤S204、在衬底内形成沿第二方向延伸的第二沟槽，第二沟槽贯穿第二半导体材料层和硅锗化物层，并延伸至第一半导体材料层，第一沟槽和第二沟槽将衬底分隔成多个间隔设置的柱状结构。
如图15至图18所示，第二沟槽15沿第二方向延伸，且贯穿第二半导体材料层13与硅锗化合物层12，并延伸至第一半导体材料层11中。第二沟槽15的槽底高于第一沟槽14的槽底，第二沟槽15和第一沟槽14将掺杂后的衬底10分隔成多个间隔设置的柱状结构17。可以理解的是，第二沟槽15将沿第一方向延伸的源区、沟道区和漏区分隔开，以使衬底10中形成柱状结构17。
在一种可能的实施例中，通过掺杂使得位于相邻的两个第一沟槽14之间的第一半导体材料层11和第二半导体材料层13中的一个形成源区，另一个形成漏区，硅锗化合物层12形成沟道区的步骤之后，还包括：在第一沟槽14内形成层叠设置的第一绝缘层20和牺牲层30，第一绝缘层20的顶面低于第一半导体材料层11的顶面。
如图11至图14所示，通过化学气相沉积、物理气相沉积或者原子层沉积等工艺，在第一沟槽14内形成第一绝缘层20，且在第一绝缘层20上形成牺牲层30。第一绝缘层20填充在第一沟槽14的下部，牺牲层30填充在第一沟槽14的上部，第一绝缘层20的顶面低于第一半导体材料层11的顶面，其中，顶面为图11至图14所示的上表面。
第一绝缘层20的材质可以与牺牲层30的材质不同，以使牺牲层30相对与第一绝缘层20具有较大的选择比，从而在后续形成第二沟槽15时，第一绝缘层20可以作为刻蚀停止层。示例性的，牺牲层30的材质可以为氧化硅，第一绝缘层20的材质可以为氮化硅或者氮氧化硅。
相应的，刻蚀衬底10和牺牲层30，以形成第二沟槽15。例如，通过自对准双图形化工艺或者自对准四重图形化工艺形成上述多个第二沟槽15。
步骤S205、在每个柱状结构的外周面上形成介质层，以及位于介质层的外周面上形成栅极，栅极与至少部分沟道区相对。
参考图19至图22，每一个柱状结构17的外周面上都形成有一层介质层50，即在每一个柱状结构17上，介质层50环绕且覆盖第一半导体材料层11、硅锗化合物层12和第二半导体材料层13。介质层50可以为氧化物层，例如氧化硅层、氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅铪等，介质层50的厚度可以根据实际需要而确定。
每个柱状结构17外的介质层50的外周面上形成有栅极，栅极环绕且覆盖在介质层50上，栅极与至少部分沟道区相对。如图22至图25所示，相邻两个沟道区之间有一个栅极，栅极的顶面高于沟道区的底面，沟道区的顶面高于栅极的底面，即栅极和沟道区在沿图中所示Z方向上有至少部分重叠。栅极的材质可以为金属，例如钽、钨、氮化钽或者氮化钛等。栅极的材质还可为多晶硅等其他导电材料。
本实施例中的其他过程可以参照前文描述的实施例中的其他过程，在此不再赘述。
本申请实施例提供的半导体结构的制作方法中，在衬底10内形成沿第一方向延伸的第一沟槽14后，通过掺杂工艺使得位于相邻的两个第一沟槽14之间的第一半导体材料层11和第二半导体材料层13中的一个形成源区，另一个形成漏区，硅锗化合物层12形成沟道区，再在衬底10内形成沿第二方向延伸的第二沟槽15，第一沟槽14和第二沟槽15将衬底10分隔成多个间隔设置的柱状结构17，并在每个柱状结构17的外周面上形成介质层50，以及位于介质层50的外周面上形成栅极，栅极与至少部分沟道区相对。即源区、漏区、沟道区、介质层50以及栅极形成垂直全环栅晶体管，在占用相同衬底面积时，通过增加柱状结构17的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。此外，利用硅锗化合物层12形成沟道区，可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，进一步提高半导体结构的性能。
本申请实施例还提供一种半导体结构的制作方法，参考图34至图34，该半导体结构包括衬底10(参考图3)，衬底10内形成有多个间隔设置的位线16，位线16沿第一方向延伸。相邻的位线16之间设置有第一绝缘层20，通过第一绝缘层20电气隔离相邻的位线16，示例性的，第一绝缘层20填充在相邻的位线16之间，且第一绝缘层20的顶面与位线16的顶面齐平。
衬底10内还形成有多个间隔设置的柱状结构17，每个位线16上至少设置有一个柱状结构17。柱状结构17包括依次层叠设置的源区、沟道区和漏区，柱状结构17中的源区或者漏区与位线16电连接，例如，柱状结构17中的源区或者漏区与位线16相接触。源区和漏区的材质可以相同，且与沟道区的材质不同，沟道区的材质包括硅锗化合物，例如锗化硅，以提高载流子的迁移率，降低饱和电压。
柱状结构17的外周面上环置有介质层50，介质层50环绕且覆盖源区、沟道区和漏区。介质层50可以为氧化物层，例如氧化硅层、氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅铪等。
介质层50的外周面上形成有栅极，栅极环绕且覆盖在介质层50上，栅极与至少部分沟道区相对。具体的，栅极的顶面高于沟道区的底面，沟道区的顶面高于栅极的底面，即栅极和沟道区在沿图中所示Z方向上有至少部分重叠。栅极的材质可以为导电材料，例如钽、钨、氮化钽、氮化钛或者多晶硅等。
源区、漏区、沟道区、介质层50以及栅极形成垂直全环栅晶体管，在占用相同衬底面积时，通过增加柱状结构的高度可以增加沟道区的长度，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。本申请实施例中，沟道区的形状不是限定的，沟道区的外周面上还可以形成有凹陷，示例性的，凹陷可以形成周向环绕沟道区的环形槽。
相邻的介质层50的外周面之间填充有第二绝缘层61、第三绝缘层63和第四绝缘层65，其中，第三绝缘层63位于栅极的上方，以覆盖栅极。第四绝缘层65为位于相邻的两排栅极之间，且与栅极和第三绝缘层63相对，每排中的栅极沿第二方向排布。第二绝缘层61位于第四绝缘层65和栅极的下方。
通过第二绝缘层61、第三绝缘层63和第四绝缘层65将上述相邻的两排栅极电气隔离。第二绝缘层61、第三绝缘层63和第四绝缘层65的材质可以相同，以使三者形成一个整体。每排中的栅极之间电连接，以形成沿第二方向延伸的字线66，即环绕在介质层50外的部分字线66形成栅极。
本申请实施例提供的半导体结构中，源区、沟道区和漏区依次层叠设置，三者的外周面上环置有介质层50，介质层50的外周面上环置有栅极，栅极与至少部分沟道区相对，以形成垂直全环栅晶体管，沟道区的长度易于调整，便于改善晶体管的短沟道效应，同时，全环栅可以对沟道区进行四面控制，提高了沟道控制能力，进一步改善晶体管的短沟道效应，降低工作电压，提高半导体结构的性能。此外，沟道区的材质包括硅锗化合物，可以提高沟道区中的电子迁移率，降低垂直全环栅晶体管的饱和电压，进一步提高半导体结构的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (18)

1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层；
在所述衬底内形成沿第一方向延伸的第一沟槽和沿第二方向延伸的第二沟槽，所述第一沟槽和所述第二沟槽将所述衬底分隔成多个间隔设置的柱状结构，所述柱状结构包括所述第二半导体材料层、所述硅锗化合物层和部分所述第一半导体材料层；
对所述柱状结构进行掺杂，使得所述第一半导体材料层和所述第二半导体材料层中的一个形成源区，另一个形成漏区，所述硅锗化合物层形成沟道区；
在每个所述柱状结构的外周面上形成介质层，以及位于所述介质层的外周面上形成栅极，所述栅极与至少部分所述沟道区相对。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述衬底内形成沿第一方向延伸的第一沟槽和沿第二方向延伸的第二沟槽，所述第一沟槽和所述第二沟槽将所述衬底分隔成多个间隔设置的柱状结构，所述柱状结构包括所述第二半导体材料层、所述硅锗化合物层和部分所述第一半导体材料层的步骤包括：
在所述衬底内形成沿所述第一方向延伸的所述第一沟槽，所述第一沟槽贯穿所述第二半导体材料层与所述硅锗化合物层，并延伸至所述第一半导体材料层中；
在所述第一沟槽内形成层叠设置的第一绝缘层和牺牲层；
刻蚀部分所述衬底和部分所述牺牲层，形成沿所述第二方向延伸的所述第二沟槽，所述第二沟槽暴露所述第一绝缘层。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述第一绝缘层的顶面低于所述第一半导体材料层的顶面。
4.根据权利要求2所述的半导体结构的制作方法，其特征在于，刻蚀部分所述衬底和部分所述牺牲层，形成沿所述第二方向延伸的所述第二沟槽，所述第二沟槽暴露所述第一绝缘层的步骤之前，还包括：
在所述第二半导体材料层上和所述牺牲层上形成第一保护层，所述第一保护层覆盖所述第二半导体材料层和所述牺牲层；
刻蚀部分所述衬底和部分所述牺牲层，形成沿所述第二方向延伸的所述第二沟槽，所述第二沟槽暴露所述第一绝缘层的步骤包括：刻蚀所述第一保护层、部分所述衬底和部分所述牺牲层，以形成所述第二沟槽，保留位于所述第二沟槽之间的所述第一保护层。
5.根据权利要求2所述的半导体结构的制作方法，其特征在于，对所述柱状结构进行掺杂，使得所述第一半导体材料层和所述第二半导体材料层中的一个形成源区，另一个形成漏区，所述硅锗化合物层形成沟道区的步骤之后，还包括：
利用暴露在所述第二沟槽内的所述第一半导体材料层进行硅化反应，以在相邻的所述第一沟槽之间的所述第一半导体材料层内形成位线，所述位线沿第一方向延伸，且与所述源区或者漏区电连接。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，利用暴露在所述第二沟槽内的所述第一半导体材料层进行硅化反应，以在相邻的所述第一沟槽之间的所述第一半导体材料层内形成位线，所述位线沿第一方向延伸的步骤之前，还包括：
在所述第二沟槽的槽底和侧壁、所述第二半导体材料层上，以及所述牺牲层上形成第二保护层；
去除位于所述第二沟槽的槽底的所述第二保护层，以暴露所述第一半导体材料层。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，利用暴露在所述第二沟槽内的所述第一半导体材料层进行硅化反应，以在相邻的所述第一沟槽之间的所述第一半导体材料层内形成位线，所述位线沿第一方向延伸的步骤之后，还包括：
去除所述第二保护层和剩余的所述牺牲层。
8.根据权利要求2-7任一项所述的半导体结构的制作方法，其特征在于，在每个所述柱状结构的外周面上形成介质层，以及位于所述介质层的外周面上形成栅极，所述栅极与至少部分所述沟道区相对的步骤包括：
在所述柱状结构的外周面上形成介质层；
在所述第一绝缘层和所述第一半导体材料层上形成层叠设置的第二绝缘层、导电层和第三绝缘层，所述第二绝缘层、所述导电层和所述第三绝缘层填充在形成所述介质层后的所述柱状结构之间；
刻蚀所述第三绝缘层和所述导电层，形成沿所述第二方向延伸的第三沟槽，所述第三沟槽位于相邻两排所述柱状结构之间，且暴露所述第二绝缘层，每排中的所述柱状结构沿所述第二方向排布；
在所述第三沟槽内形成第四绝缘层，所述第四绝缘层将所述导电层隔离成多个字线，环绕在所述介质层外的部分所述字线形成所述栅极。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述第三沟槽还延伸至所述第二绝缘层中，或所述第三沟槽位于所述第二绝缘层上。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，在所述柱状结构的外周面上形成介质层的步骤包括：
在所述柱状结构的外周面和顶面上，以及位于所述柱状结构之间的所述第一半导体材料层和所述第一绝缘层上沉积所述介质层；
刻蚀所述介质层，保留位于所述柱状结构的外周面的所述介质层。
11.根据权利要求2-7任一项所述的半导体结构的制作方法，其特征在于，刻蚀部分所述衬底和部分所述牺牲层，形成沿所述第二方向延伸的所述第二沟槽，所述第二沟槽暴露所述第一绝缘层的步骤之后，还包括：
在所述柱状结构之间沉积中间层，所述中间层覆盖所述柱状结构的所述第一半导体材料层的表面，形成所述中间层后的所述柱状结构之间暴露所述硅锗化合物层的至少部分表面；
刻蚀暴露在所述柱状结构之间的所述硅锗化合物层的表面，以使所述硅锗化合物层形成凹陷区；
去除所述中间层。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述中间层的顶面高于所述第一半导体材料层的顶面，且低于所述硅锗化合物层的顶面；
或者，所述中间层填充在所述第一半导体材料层之间，且覆盖所述硅锗化合物层与所述第二半导体材料层的一侧的侧壁。
13.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括依次层叠设置的第一半导体材料层、硅锗化合物层和第二半导体材料层；
在所述衬底内形成沿第一方向延伸的第一沟槽，所述第一沟槽贯穿所述第二半导体材料层和所述硅锗化物层，并延伸至所述第一半导体材料层；
通过掺杂使得位于相邻的两个所述第一沟槽之间的所述第一半导体材料层和所述第二半导体材料层中的一个形成源区，另一个形成漏区，所述硅锗化合物层形成沟道区；
在所述衬底内形成沿第二方向延伸的第二沟槽，所述第二沟槽贯穿所述第二半导体材料层和所述硅锗化物层，并延伸至所述第一半导体材料层，所述第一沟槽和所述第二沟槽将所述衬底分隔成多个间隔设置的柱状结构；
在每个所述柱状结构的外周面上形成介质层，以及位于所述介质层的外周面上形成栅极，所述栅极与至少部分所述沟道区相对。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，通过掺杂使得位于相邻的两个所述第一沟槽之间的所述第一半导体材料层和所述第二半导体材料层中的一个形成源区，另一个形成漏区，所述硅锗化合物层形成沟道区的步骤之后，还包括：
在所述第一沟槽内形成层叠设置的第一绝缘层和牺牲层，所述第一绝缘层的顶面低于所述第一半导体材料层的顶面。
15.一种半导体结构，其特征在于，包括衬底，所述衬底内形成多个间隔设置的柱状结构，所述柱状结构包括依次层叠设置的源区、沟道区和漏区，所述沟道区的材质包括硅锗化合物，所述柱状结构的外周面上环置有介质层，所述介质层的外周面上环置有栅极，所述栅极与至少部分所述沟道区相对。
16.根据权利要求15所述的半导体结构，其特征在于，所述衬底内还设有多个间隔设置的位线，所述位线沿第一方向延伸，每个所述位线上至少设置有一个所述柱状结构，且所述位线与所述柱状结构的源区或者漏区电连接；
相邻的所述介质层的外周面之间还填充有第二绝缘层、第三绝缘层和第四绝缘层，所述第三绝缘层位于所述栅极上方，所述第四绝缘层位于相邻的所述栅极之间，所述第二绝缘层位于所述第四绝缘层和所述栅极下方。
17.根据权利要求16所述的半导体结构，其特征在于，所述衬底内还设有多个间隔设置的字线，所述栅极包括环绕在所述介质层外的部分字线。
18.根据权利要求16或17所述的半导体结构，其特征在于，所述衬底内还设有第一绝缘层，所述第一绝缘层位于相邻的所述位线之间以电气隔离相邻的所述位线。
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