KR20150058888A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 반도체 기판, 상기 반도체 기판 상에 형성된 핀(fin), 상기 핀과 교차하는 방향으로 형성된 게이트 라인, 상기 핀 내에 상기 게이트 라인과 오버랩되지 않도록 형성되고, 최대폭이 제1 폭인 제1 리세스 영역, 상기 핀 내의 상기 제1 리세스 영역 하부에 상기 게이트 라인과 오버랩되지 않도록 형성되고, 최대폭이 상기 제1 폭과 다른 제2 폭인 제2 리세스 영역, 및 상기 제1 및 제2 리세스 영역을 채워 형성된 소오스/드레인 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(FinFET)에 대한 연구가 활발하게 진행되고 있다.
한국공개특허 제2013-0045716호에는 채널 영역이 스트레인드 원자 격자 구조를 갖는 반도체 소자 및 그 제조 방법에 관하여 개시되어 있다.
본 발명이 해결하려는 과제는, 핀을 리세스 시킨 후 에피 공정에 의하여 소오스/드레인 영역을 형성할 때, 게이트 라인과 소오스/드레인 영역 사이에 쇼트 결함이 발생하는 것을 방지하도록 리세스 하부 프로파일(profile)을 변형시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 핀을 리세스 시킨 후 에피 공정에 의하여 소오스/드레인 영역을 형성할 때, 게이트 라인과 소오스/드레인 영역 사이에 쇼트 결함이 발생하는 것을 방지하도록 리세스 하부 프로파일을 변형시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 반도체 기판, 상기 반도체 기판 상에 형성된 핀(fin), 상기 핀과 교차하는 방향으로 형성된 게이트 라인, 상기 핀 내에 상기 게이트 라인과 오버랩되지 않도록 형성되고, 최대폭이 제1 폭인 제1 리세스 영역, 상기 핀 내의 상기 제1 리세스 영역 하부에 상기 게이트 라인과 오버랩되지 않도록 형성되고, 최대폭이 상기 제1 폭과 다른 제2 폭인 제2 리세스 영역, 및 상기 제1 및 제2 리세스 영역을 채워 형성된 소오스/드레인 영역을 포함한다.
여기에서, 상기 제1 폭은 상기 제2 폭에 비하여 넓을 수 있다.
상기 제2 리세스 영역은, 하부에서 상부로 갈수록 폭이 넓어질 수 있다.
상기 제1 리세스 영역은, 하부에서 상부로 갈수록 폭이 넓어질 수 있다.
상기 제1 및 제2 리세스 영역의 모서리 부분은 곡면일 수 있다.
상기 제1 및 제2 리세스 영역은 사각형 형태이고, 상기 제1 폭은 상기 제2 폭에 비하여 넓을 수 있다.
상기 제1 리세스 영역은 사각형 형태이고, 상기 제2 리세스 영역은 삼각형 형태이고, 상기 제1 폭과 상기 제2 폭은 동일할 수 있다.
상기 제1 및 제2 리세스 영역은, 인시츄(in-situ) 공정을 이용하여 형성될 수 있다.
상기 소오스/드레인 영역은, 에피 공정을 이용하여 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 실시예는, 핀이 형성된 반도체 기판 상에, 상기 핀과 교차하는 방향으로 게이트 라인을 형성하고, 상기 핀 내에 상기 게이트 라인과 오버랩되지 않도록, 최대폭이 제1 폭인 제1 리세스 영역을 형성하고, 상기 핀 내의 상기 제1 리세스 영역 하부에 상기 게이트 라인과 오버랩되지 않도록, 최대폭이 상기 제1 폭과 다른 제2 폭인 제2 리세스 영역을 형성하고, 상기 제1 및 제2 리세스 영역을 채워 소오스/드레인 영역을 형성하는 것을 포함한다.
여기에서, 상기 제2 리세스 영역을 형성하는 것은, 상기 제2 폭이 상기 제1 폭에 비하여 좁도록 완성할 수 있다.
상기 제1 및 제2 리세스 영역을 형성하는 것은, 이방성(anisotropic) 식각 공정을 이용할 수 있다.
상기 제1 및 제2 리세스 영역을 형성하는 것 사이에, 상기 제1 리세스 영역의 내부를 덮도록 패시베이션(passivation) 막을 형성하는 것을 더 포함할 수 있다.
상기 제2 리세스 영역을 형성하는 것과 상기 소오스/드레인 영역을 형성하는 것 사이에, 상기 패시베이션 막을 제거하는 것을 더 포함할 수 있다.
상기 패시베이션 막은, SiN, SiO2, HfO, AlO, TiN, TiO, Cr, 또는 AlN을 포함할 수 있다.
상기 제1 리세스 영역을 형성하는 것은, 이방성 식각 공정 후 등방성(isotropic) 식각 공정을 이용할 수 있다.
상기 제2 리세스 영역을 형성하는 것은, 이방성 식각 공정을 이용할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 핀펫을 도시한 사시도이다.
도 2는 도 1의 A - A'를 따라 절단한 단면도이다.
도 3 및 도 4는 종래의 반도체 장치를 설명하기 위한 도면들이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 13은 도 12의 레이아웃도에서, 다수의 핀과 다수의 게이트 라인만을 도시한 것이다.
도 14 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명되는 반도체 장치 및 그 제조 방법은, 3D 트랜지스터(예를 들어, 핀펫) 구조의 반도체 소자에서, 소오스/드레인 영역을 식각하여 스트레인드(strained) 소오스/드레인 영역을 형성함에 있어서, 핀에 형성되는 리세스(recess) 영역의 프로파일(profile)을 변형시켜 쇼트(short) 결함에 대한 공정 마진을 확보하고, 반도체 소자의 수율을 향상시킬 수 있는 것에 관한 것이다.
핀펫 구조의 반도체 소자에서 핀을 리세스 시킬 때 U자 형태로 식각한다면, 게이트 라인과 리세스 영역 사이의 거리(즉, 프록시미티(proximity))가 11㎚인 경우에 쇼트 결함 문제가 발생한다. 이에 따라, 핀을 리세스 시킬 때 프록시미티가 13㎚ 이상이 되도록 공정 마진을 확보할 필요성이 있다. 본 발명에 따르면, 핀에 형성되는 리세스 영역의 하부 프로파일을 변형시켜 게이트 라인과 소오스/드레인 영역 사이에 쇼트 결함이 발생하는 것을 방지하고, 동일한 프록시미티 조건 하에서 반도체 소자의 수율을 개선시킬 수 있다.
이하에서는, 우선, 핀펫에 대하여 설명하기로 한다.
도 1은 핀펫을 도시한 사시도이다. 도 2는 도 1의 A - A'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 핀펫은 반도체 기판(100), 소자 분리막 패턴(200), 핀(130), 게이트 라인(300) 등을 포함한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
소자 분리막 패턴(200)은 반도체 기판(100) 상에 형성되어, 활성 영역을 정의하고 소자 분리를 위해 이용된다. 소자 분리막 패턴(200)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
핀(130)은 기판 상에 돌출되도록 형성된다. 핀(130)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(130)은 반도체 기판(100)의 일부일 수 있고, 반도체 기판(100)으로부터 성장된 에피택셜 층(epitaxial layer)을 포함할 수 있다. 소자 분리막 패턴(200)은 반도체 기판(100)의 상면과 핀(130)의 측면을 덮을 수 있다.
게이트 라인(300)은 핀(130)의 일부를 덮도록, 핀(130)과 교차하는 방향으로 형성된다. 게이트 라인(300)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 게이트 라인(300)은 핀(130) 상에 순차적으로 형성된 인터페이스막 패턴(301), 게이트 절연막 패턴(302), 일함수 조절막 패턴(303), 게이트 메탈 패턴(304), 게이트 스페이서(305) 등을 포함할 수 있다.
인터페이스막 패턴(301)은 소자 분리막 패턴(200)과 핀(130) 상에 형성될 수 있다. 인터페이스막 패턴(301)은, 소자 분리막 패턴(200)과 게이트 절연막 패턴(302) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막 패턴(301)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막 패턴(301)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막 패턴(302)은 인터페이스막 패턴(301) 상에 형성될 수 있다. 다만, 인터페이스막 패턴(301)이 존재하지 않는 경우, 게이트 절연막 패턴(302)은 소자 분리막 패턴(200)과 핀(130) 상에 형성될 수 있다. 게이트 절연막 패턴(302)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막 패턴(302)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 한편, 게이트 절연막 패턴(302)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막 패턴(302)이 HfO2인 경우에, 게이트 절연막 패턴(302)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
일함수 조절막 패턴(303)은 게이트 절연막 패턴(302) 상에 형성될 수 있다. 일함수 조절막 패턴(303)은 게이트 절연막 패턴(302)과 접촉되어 형성될 수 있다. 일함수 조절막 패턴(303)은 일함수 조절을 위해 이용된다. 일함수 조절막 패턴(303)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막 패턴(303)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막 패턴(303)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 한편, 도시하지는 않았지만, 게이트 절연막 패턴(302)과 일함수 조절막 패턴(303) 사이에 캡핑막이 형성될 수 있다. 캡핑막은 일함수 조절을 위해 이용될 수 있다. 구체적으로, 캡핑막은 게이트 절연막 패턴(302)과 일함수 조절막 패턴(303) 사이에서 완충 역할을 하여, 캡핑막이 존재하는 경우, 일함수 조절막 패턴(303)만 존재하는 경우보다 정교하게 일함수를 조절할 수 있다. 캡핑막은, 예를 들어, LaO, GdO, DyO, SrO, BaO, 알루미늄산화막, 및 알루미늄 금속 산화막 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 메탈 패턴(304)은 일함수 조절막 패턴(303) 상에 형성될 수 있다. 게이트 메탈 패턴(304)은, 도시된 것과 같이, 일함수 조절막 패턴(303)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈 패턴(304)은 일함수 조절막 패턴(303)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈 패턴(304)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(305)는 게이트 라인(300) 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(305)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 또한, 게이트 스페이서(305)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(305)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(305)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다. 또한, 도면에서는 게이트 스페이서(305)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
도 3 및 도 4는 종래의 반도체 장치를 설명하기 위한 도면들이다.
도 3 및 도 4를 참조하면, 종래의 반도체 장치(예를 들어, 핀펫)에서는, 핀(130)에 형성된 리세스 영역(361a)은 U자형 구조이다. 이와 같은 형태로 인하여, 리세스 영역(361a)에 소오스/드레인 영역(360a)을 형성할 때, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360a) 사이에 쇼트 결함이 발생할 수 있다. 핀(130)과 게이트 라인(300)이 만나는 약점(weak point)에서 폴리 실리콘(poly-Si)이 완전히 제거되지 않고 남아 게이트 라인 하부 프로파일(370)을 형성하기 때문에, 이러한 결함이 발생할 수 있다. 후속 공정에서, 핀(130) 내의 리세스 영역(361a)을 에피 성장시켜 소오스/드레인 영역(360a)을 형성할 때, 소오스/드레인 영역(360a)에는 실리콘(Si)이 포함될 수 있기 때문에 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360a) 사이에 쇼트 결함이 발생할 수 있다. 이에 따라, 프록시미티가 13㎚ 이상이 되도록 공정 마진을 확보하고 있으나, 반도체 소자의 집적도 증가로 인하여 이러한 방안에는 한계가 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(예를 들어, 핀펫)에서는, 핀(130)에 형성된 리세스 영역(361b)의 하부 프로파일을 변형시켰다. 본 발명의 일 실시예에 따른 반도체 장치(예를 들어, 핀펫)은 반도체 기판(100), 핀(130), 게이트 라인(300), 제1 리세스 영역(362b), 제2 리세스 영역(363b), 소오스/드레인 영역(360b)을 포함한다.
반도체 기판(100), 핀(130), 게이트 라인(300)에 대해서는 위에서 설명한 것과 실질적으로 동일하다. 리세스 영역(361b)은 제1 리세스 영역(362b)과 제2 리세스 영역(363b)을 포함한다. 즉, 복수의 식각 공정을 이용하여 리세스 영역(361b)을 형성한다.
제1 리세스 영역(362b)은 핀(130) 내에 게이트 라인(300)과 오버랩되지 않도록 형성되고, 제1 리세스 영역(362b)의 최대폭은 제1 폭(W1)이다. 제2 리세스 영역(363b)은 핀(130) 내의 제1 리세스 영역(362b) 하부에 게이트 라인(300)과 오버랩되지 않도록 형성되고, 제2 리세스 영역(363b)의 최대폭은 제2 폭(W2)이다. 제1 폭(W1)과 제2 폭(W2)은 서로 다르며, 제1 폭(W1)이 제2 폭(W2)에 비하여 넓을 수 있다. 1차 식각 공정에서 제1 리세스 영역(362b)을 형성하고, 2차 식각 공정에서 제2 리세스 영역(363b)을 형성하여, 서로 다른 최대폭을 갖는 제1 리세스 영역(362b)과 제2 리세스 영역(363b)을 형성할 수 있다. 제1 리세스 영역(362b)과 제2 리세스 영역(363b)은 인시츄(in-situ) 공정을 이용하여 형성될 수 있다. 제1 리세스 영역(362b)과 제2 리세스 영역(363b)은 하부에서 상부로 갈수록 폭이 넓어질 수 있다. 제1 리세스 영역(362b)과 제2 리세스 영역(363b)의 모서리 부분은 곡면일 수 있다.
제1 리세스 영역(362b)과 제2 리세스 영역(363b)이 게이트 라인(300)과 오버랩되지 않도록 형성되어, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360b) 사이에 쇼트 결함이 발생하는 것을 방지하는데 효과적일 수 있다. 즉, 소오스/드레인 영역(360b)은 제1 리세스 영역(362b)과 제2 리세스 영역(363b)을 채워 형성되는데, 제1 리세스 영역(362b)과 제2 리세스 영역(363b)이 게이트 라인(300)과 오버랩되지 않도록 핀(130) 내에 형성된다면, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360b) 사이에 쇼트 결함이 발생하는 것을 방지하는데 효과적일 수 있다. 또한, 제2 리세스 영역(363b)이 제1 리세스 영역(362b)의 하부에 제1 리세스 영역(362b)의 폭보다 좁게 형성되어, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360b) 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다. 이와 같이, 리세스 영역(361b)이 페인트 브러쉬 형태를 가질 수 있다.
소오스/드레인 영역(360b)은 제1 리세스 영역(362b)과 제2 리세스 영역(363b)을 채워 형성된다. 소오스/드레인 영역(360b)은 에피 공정을 이용하여 제1 리세스 영역(362b)과 제2 리세스 영역(363b) 내에 에피택셜 층을 성장시키면서, 소오스/드레인 물질을 도핑시키거나, 에피택셜 층을 성장 시킨 후 이온 주입 공정을 이용하여 소오스/드레인 물질을 주입하여 형성할 수 있다.
소오스/드레인 영역(360b)은 게이트 라인(300)의 양 측 중 적어도 일 측에 형성되고, 핀(130) 내에 형성된다. 소오스/드레인 영역(360b)과 게이트 라인(300)은 게이트 스페이서(305)에 의하여 절연될 수 있다. 한편, 도시하지는 않았지만, 소오스/드레인 영역(360b) 상에는 실리사이드막이 형성될 수 있다. 실리사이드막 상에는 컨택이 형성될 수 있다. 실리사이드막은 소오스/드레인 영역(360b)과 컨택 사이에 형성되어, 면 저항과 접촉 저항을 감소시키는 역할을 할 수 있다. 또한, PMOS 트랜지스터인 경우, 소오스/드레인 영역(360b)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어, SiGe일 수 있다. 압축 스트레스 물질은 핀(130)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 이와 달리, NMOS 트랜지스터인 경우, 소오스/드레인 영역(360b)은 반도체 기판(100)과 동일 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 반도체 기판(100)이 Si를 포함하는 경우, 소오스/드레인 영역(360b)은 Si를 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(예를 들어, 핀펫)는, 제1 리세스 영역(362c)과 제2 리세스 영역(363c)이 사각형 형태이고, 제1 리세스 영역(362c)의 제1 폭(W3)은 제2 리세스 영역(363c)의 제2 폭(W4)에 비하여 넓다.
본 발명의 다른 실시예에 따른 반도체 장치(예를 들어, 핀펫)에서도, 제1 리세스 영역(362c)과 제2 리세스 영역(363c)이 게이트 라인(300)과 오버랩되지 않도록 형성되어, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360c) 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다. 또한, 제2 리세스 영역(363c)이 제1 리세스 영역(362c)의 하부에 제1 리세스 영역(362c)의 폭보다 좁게 형성되어, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360c) 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다. 이와 같이, 리세스 영역(361c)이 해머 형태를 가질 수 있다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(예를 들어, 핀펫)는, 제1 리세스 영역(362d)은 사각형 형태이고, 제2 리세스 영역(363d)은 삼각형 형태이고, 제1 리세스 영역(362d)의 제1 폭(W5)과 제2 리세스 영역(363d)의 제2 폭(W6)은 동일하다. 다만, 제2 리세스 영역(363d)은 삼각형 형태이기 때문에, 상부에서 하부로 갈수록 제2 리세스 영역(363d)의 폭은 좁아진다.
본 발명의 또 다른 실시예에 따른 반도체 장치(예를 들어, 핀펫)에서도, 제1 리세스 영역(362d)과 제2 리세스 영역(363d)이 게이트 라인(300)과 오버랩되지 않도록 형성되어, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360d) 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다. 또한, 제2 리세스 영역(363d)이 제1 리세스 영역(362d)의 하부에 형성되면서, 제2 리세스 영역(363d)의 폭이 상부에서 하부로 갈수록 좁게 형성되어, 게이트 라인 하부 프로파일(370)과 소오스/드레인 영역(360d) 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다. 이와 같이, 리세스 영역(361d)이 펜촉 형태를 가질 수 있다.
이어서, 도 11 내지 도 13을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기로 한다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 13은 도 12의 레이아웃도에서, 다수의 핀과 다수의 게이트 라인만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀펫을 사용하는 일반적인 로직 소자로 구성된 모든 장치에 적용가능하나, 도 11 내지 도 13은 예시적으로 SRAM을 도시한다.
우선, 도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치 회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기에서, 도 11 내지 도 13을 참조하면, 서로 이격된 제1 핀(410), 제2 핀(420), 제3 핀(430), 제4 핀(440)은 일 방향(예를 들어, 도 12의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(420), 제3 핀(430)은 제1 핀(410), 제4 핀(440)보다 연장된 길이가 짧을 수 있다.
또한, 제1 게이트 라인(351), 제2 게이트 라인(352), 제3 게이트 라인(353), 제4 게이트 라인(354)은 타 방향(예를 들어, 도 12의 좌우 방향)으로 길게 연장되고, 제1 핀(410) 내지 제4 핀(440)과 교차하는 방향으로 형성된다. 구체적으로, 제1 게이트 라인(351)은 제1 핀(410)과 제2 핀(420)을 완전히 교차하고, 제3 핀(430)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 라인(353)은 제4 핀(440)과 제3 핀(430)을 완전히 교차하고, 제2 핀(420)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 라인(352), 제4 게이트 라인(354)은 각각 제1 핀(410), 제4 핀(440)과 교차하도록 형성될 수 있다.
도 12에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(351)과 제2 핀(420)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(351)과 제1 핀(410)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(352)과 제1 핀(410)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(353)과 제3 핀(430)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(353)과 제4 핀(440)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(354)과 제4 핀(440)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(351~354)과, 제1 내지 제4 핀(410, 420, 430, 440)이 교차되는 영역의 양측에는 리세스 영역이 형성되고, 리세스 영역 내에 소오스/드레인 영역이 형성될 수 있다.
또한, 다수의 컨택(450)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(461)은 제2 핀(420), 제3 게이트 라인(353)과, 배선(471)을 동시에 연결한다. 공유 컨택(462)은 제3 핀(430), 제1 게이트 라인(351)과, 배선(472)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀펫, 즉 본 발명의 몇몇 실시예에 따른 반도체 장치로 구현될 수 있으며, 도 5 내지 도 10을 이용하여 상술한 구성을 가질 수 있다.
이하에서, 도 14 내지 도 17을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다.
도 14 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선, 도 14를 참조하면, 핀(130)이 형성된 반도체 기판(100) 상에, 핀(130)과 교차하는 방향으로 게이트 라인(300a, 300b)을 형성한다.
이어서, 핀(130) 내에 게이트 라인(300a, 300b)과 오버랩되지 않도록, 최대폭이 제1 폭(W1)을 갖는 제1 리세스 영역(362)을 형성한다. 이 때, 제1 리세스 영역(362)을 형성하는 것은, 이방성(anisotropic) 식각 공정을 이용할 수 있다. 이에 따라, 폭에 비하여 얕은 깊이의 제1 리세스 영역(362)을 형성할 수 있다.
이어서, 도 15를 참조하면, 제1 리세스 영역(362)의 내부를 덮도록 반도체 기판(100) 전면에 패시배이션 막(400)을 증착한다. 패시배이션 막(400)은, 후속 공정에서 제2 리세스 영역(363)을 형성할 때, 제1 리세스 영역(362)의 측벽을 보호하는 역할을 한다. 패시배이션 막(400)은, SiN, SiO2, HfO, AlO, TiN, TiO, Cr, 또는 AlN을 포함할 수 있다.
이어서, 도 16을 참조하면, 핀(130) 내의 제1 리세스 영역(362) 하부에 게이트 라인(300a, 300b)과 오버랩되지 않도록, 최대폭이 제2 폭(W2)을 갖는 제2 리세스 영역(363)을 형성한다. 여기에서, 제2 폭(W2)은 제1 폭(W1)에 비하여 좁도록 완성한다. 제2 리세스 영역(363)을 형성하는 것은, 이방성(anisotropic) 식각 공정을 이용할 수 있다. 이에 따라, 폭에 비하여 깊은 깊이의 제2 리세스 영역(363)을 형성할 수 있다.
이어서, 도 17을 참조하면, 패시배이션 막(400)을 제거하여, 하부 프로파일이 변형된 리세스 영역(361)을 형성한다. 도 17에는 리세스 영역(361)이 페인트 브러쉬 형태를 갖는 것으로 도시되어 있으나, 이에 한정되는 것은 아니고 다양한 형태를 가질 수 있다. 즉, 위에서 설명한 것과 같이, 리세스 영역(361)은 해머 형태 또는 펜촉 형태를 갖도록 형성될 수 있다. 리세스 영역(361)을 채워 소오스/드레인 영역을 형성한다. 소오스/드레인 영역은 에피 공정을 이용하여 제1 리세스 영역(362)과 제2 리세스 영역(363) 내에 에피택셜 층을 성장시키면서, 소오스/드레인 물질을 도핑시키거나, 에피택셜 층을 성장 시킨 후 이온 주입 공정을 이용하여 소오스/드레인 물질을 주입하여 형성할 수 있다.
도18 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 14 및 도 18을 참조하면, 제1 리세스 영역(362)을 형성하는 것은, 이방성(anisotropic) 식각 공정 후 등방성(isotropic) 식각 공정을 이용할 수 있다. 즉, 이방성 식각 공정에 의하여 1차적으로 폭에 비하여 얕은 깊이의 제1 리세스 영역(362)을 형성하고, 등방성 식각 공정을 수행하여 2차적으로 타원 형태의 제1 리세스 영역(362)을 형성할 수 있다.
이어서, 도 19를 참조하면, 제1 리세스 영역(362)의 내부를 덮도록 패시배이션 막(500)을 증착한다. 패시배이션 막(500)은, 후속 공정에서 제2 리세스 영역(363)을 형성할 때, 제1 리세스 영역(362)의 측벽을 보호하는 역할을 한다. 패시배이션 막(500)은, SiN, SiO2, HfO, AlO, TiN, TiO, Cr, 또는 AlN을 포함할 수 있다.
이어서, 도 20을 참조하면, 이방성 식각 공정을 이용하여 제2 리세스 영역(363)을 형성한다. 제2 리세스 영역(363) 형성 후 패시배이션 막(500)을 제거하고, 리세스 영역(361)을 채워 소오스/드레인 영역을 형성하는 것은 위에서 설명한 것과 실질적으로 동일하다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀펫은 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 22는 태블릿 PC이고, 도 23은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 130: 핀
200: 소자 분리막 패턴 300: 게이트 라인
360: 소오스/드레인 영역 361: 리세스 영역
362: 제1 리세스 영역 363: 제2 리세스 영역
400, 500: 패시배이션 막

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 핀(fin);
    상기 핀과 교차하는 방향으로 형성된 게이트 라인;
    상기 핀 내에 상기 게이트 라인과 오버랩되지 않도록 형성되고, 최대폭이 제1 폭인 제1 리세스 영역;
    상기 핀 내의 상기 제1 리세스 영역 하부에 상기 게이트 라인과 오버랩되지 않도록 형성되고, 최대폭이 상기 제1 폭과 다른 제2 폭인 제2 리세스 영역; 및
    상기 제1 및 제2 리세스 영역을 채워 형성된 소오스/드레인 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 폭은 상기 제2 폭에 비하여 넓은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2 리세스 영역은, 하부에서 상부로 갈수록 폭이 넓어지는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 및 제2 리세스 영역의 모서리 부분은 곡면인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 및 제2 리세스 영역은 사각형 형태이고, 상기 제1 폭은 상기 제2 폭에 비하여 넓은 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 리세스 영역은 사각형 형태이고, 상기 제2 리세스 영역은 삼각형 형태이고, 상기 제1 폭과 상기 제2 폭은 동일한 반도체 장치.
  7. 핀이 형성된 반도체 기판 상에, 상기 핀과 교차하는 방향으로 게이트 라인을 형성하고,
    상기 핀 내에 상기 게이트 라인과 오버랩되지 않도록, 최대폭이 제1 폭인 제1 리세스 영역을 형성하고,
    상기 핀 내의 상기 제1 리세스 영역 하부에 상기 게이트 라인과 오버랩되지 않도록, 최대폭이 상기 제1 폭과 다른 제2 폭인 제2 리세스 영역을 형성하고,
    상기 제1 및 제2 리세스 영역을 채워 소오스/드레인 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 및 제2 리세스 영역을 형성하는 것은, 이방성(anisotropic) 식각 공정을 이용하는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 및 제2 리세스 영역을 형성하는 것 사이에, 상기 제1 리세스 영역의 내부를 덮도록 패시베이션(passivation) 막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 제1 리세스 영역을 형성하는 것은, 이방성 식각 공정 후 등방성(isotropic) 식각 공정을 이용하는 반도체 장치의 제조 방법.
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