KR20100037769A - 반도체 장치 제조방법 - Google Patents
반도체 장치 제조방법 Download PDFInfo
- Publication number
- KR20100037769A KR20100037769A KR1020080097025A KR20080097025A KR20100037769A KR 20100037769 A KR20100037769 A KR 20100037769A KR 1020080097025 A KR1020080097025 A KR 1020080097025A KR 20080097025 A KR20080097025 A KR 20080097025A KR 20100037769 A KR20100037769 A KR 20100037769A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- film
- gate
- semiconductor device
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 121
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 119
- 125000006850 spacer group Chemical group 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 238000010405 reoxidation reaction Methods 0.000 claims description 34
- 150000004767 nitrides Chemical class 0.000 claims description 27
- 239000007789 gas Substances 0.000 claims description 23
- 239000011261 inert gas Substances 0.000 claims description 5
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 230000000694 effects Effects 0.000 description 9
- 230000014759 maintenance of location Effects 0.000 description 9
- 239000007769 metal material Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000005108 dry cleaning Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 101100163833 Arabidopsis thaliana ARP6 gene Proteins 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000008239 natural water Substances 0.000 description 2
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
Abstract
본 발명은 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정이 적용된 반도체 장치에서 리프레시(Refresh) 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 기판상에 복수의 게이트를 형성하는 단계; 노출된 상기 기판상에 게이트재산화막을 형성하는 단계; 상기 게이트재산화막을 포함하는 구조물 전면에 스페이서절연막을 형성하는 단계; 상기 스페이서절연막을 일부 두께 식각하는 1차 식각단계; 잔류하는 상기 스페이서절연막 및 상기 게이트재산화막을 동시에 식각하여 상기 게이트 양측벽에 게이트스페이서를 형성함과 동시에 상기 게이트 사이의 상기 기판을 노출시키는 2차 식각단계 및 노출된 상기 기판 상에 에피택셜층을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 스페이서 식각시 기판 손실을 최소화하여 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치의 리프레시 특성이 열화되는 것을 방지할 수 있는 효과가 있다.
ESD, 리프레시, 리텐션타임
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정이 적용된 반도체 장치에서 리프레시(Refresh) 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다.
50nm 이하의 디자인 룰(design rule)이 적용된 차세대 반도체 장치에서는 단채널효과(Short Channel Effect, SCE) 문제가 큰 이슈로 부각되고 있다. 이는 단채널효과로 인해 반도체 장치의 문턱전압(threshold voltage)이 급격히 감소하는 등 전체적으로 반도체 장치의 특성이 열화되는 문제점이 발생하기 때문이다. 이러한 단채널효과를 개선하기 위해 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용한 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정을 도입 및 적용하고 있다.
엘리베이티드 소스/드레인(ESD) 공정은 선택적 에피택셜 성장법(SEG)을 사용 하여 에피택셜층을 셀영역 및 주변회로영역의 기판 상에 일정 두께로 성장시킨 후, 이온주입공정(Ion Implantation) 공정을 이용하여 셀영역 및 주변회로영역의 소스 및 드레인영역을 에피택셜층에 형성시키는 공정으로, 반도체 장치의 집적도가 증가함에 따른 단채널효과에 기인한 문제점 및 콘택저항 감소를 주된 목표로 하고 있다.
그러나, DRAM 장치를 제조함에 있어서 상술한 두 가지의 문제점을 해결하기 이전에 기본적으로 해결해야 할 문제는 DRAM 장치에서 반드시 필요한 리프레시(Refresh) 특성 특히, 리텐션타임(Retention Time, tREF) 확보에 관한 문제이다.
도 1a 내지 도 1c는 종래기술에 따른 엘리베이티드 소스/드레인 공정을 사용하는 반도체 장치의 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 반도체 장치의 단면이미지이다.
도 1a에 도시된 바와 같이, 기판(101) 상에 게이트(105)를 형성한다. 게이트(105)는 게이트절연막(102), 게이트전극(103) 및 게이트하드마스크막(104)이 적층된 적층구조물일 수 있다. 이때, 게이트전극(103)은 폴리실리콘전극(103A)과 텅스텐전극(103B)이 적층된 적층구조일 수 있다.
다음으로, 게이트 재산화(Gate Reoxidation)를 실시하여 노출된 폴리실리콘전극(103A)의 측벽 및 기판(101) 상에 게이트재산화막(106)을 형성한 후, 게이트재산화막(106)을 포함하는 구조물 전면에 스페이서절연막(107)을 형성한다.
도 1b에 도시된 바와 같이, 스페이서절연막(107) 및 게이트재산화막(106)을 한번에 식각하는 전면식각공정을 실시하여 게이트(105) 양측벽에 게이트스페이 서(109)를 형성함과 동시에 게이트(105) 사이의 기판(101)을 노출시킨다. 이때, 게이트스페이서(109)는 식각된 스페이서절연막(107A)과 게이트재산화막(106A)으로 이루어진다.
도 1c에 도시된 바와 같이, 선택적 에피택셜 성장법을 사용하여 노출된 기판(101) 상에 에피택셜층(108)을 형성한다.
하지만, 종래기술은 도 1c 및 도 2의 'X' 영역과 같이, 게이트스페이서(109)를 형성하기 위한 식각공정시 노출된 기판(101)이 일부 손실(또는 손상)된다. 이때, 손실되는 기판(101)의 깊이(H)는 기판(101) 상부면을 기준으로 적어도 150Å이상, 구체적으로 150Å ~ 200Å 범위를 갖는다. 이러한 기판(101) 손실로 인해 반도체 장치의 리프레시 특성이 열화되는 문제점이 발생한다. 특히, 리텐션타임이 감소하는 문제점이 발생하며, 기판(101) 손실 깊이(H)가 증가할수록 리텐션타임은 더욱더 감소하는 문제점이 발생한다.
결과적으로, 차세대 반도체 장치에서 단채널효과와 콘택저항 문제를 해결하기 위해 엘리베이티드 소스/드레인 공정을 적용하더라도, 리프레시 특성이 열화된다면 이는 양산에 적용할 수 없는 공정이므로 반드시 리프레시 특성이 열화되는 것을 방지할 수 있는 기술이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스페이서 식각공정시 기판 손실을 최소화할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치에서 리프레시 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 복수의 게이트를 형성하는 단계; 노출된 상기 기판상에 게이트재산화막을 형성하는 단계; 상기 게이트재산화막을 포함하는 구조물 전면에 스페이서절연막을 형성하는 단계; 상기 스페이서절연막을 일부 두께 식각하는 1차 식각단계; 잔류하는 상기 스페이서절연막 및 상기 게이트재산화막을 동시에 식각하여 상기 게이트 양측벽에 게이트스페이서를 형성함과 동시에 상기 게이트 사이의 상기 기판을 노출시키는 2차 식각단계 및 노출된 상기 기판 상에 에피택셜층을 형성하는 단계를 포함한다.
상기 1차 식각 및 상기 2차 식각은 인시튜로 진행할 수 있으며, 전면식각법을 사용하여 실시할 수 있다.
상기 1차 식각은 상기 2차 식각보다 낮은 압력하에서 실시할 수 있으며, 상기 2차 식각은 10mtorr ~ 100mtorr 범위의 압력하에서 실시할 수 있고, 상기 21 식각은 1mtorr ~ 10mtorr 범위의 압력하에서 실시할 수 있다.
상기 1차 식각 및 상기 2차 식각은 동일한 바이어스파워 예컨대, 100W ~ 250W 범위의 바이어스파워를 사용하여 실시할 수 있다.
상기 스페이서절연막은 질화막을 포함할 수 있으며, 질화막으로 이루어진 단일막으로 형성하거나, 산화막과 질화막이 적층된 적층막(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 적층막(산화막/질화막/산화막)으로 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 스페이서 식각공정시 1차 및 2차 식각공정으로 이루어진 더블 스페이서 식각공정을 사용함으로써, 기판 표면이 손실되는 것을 최소화(150Å 미만)할 수 있는 효과가 있다.
또한, 본 발명은 1차 식각공정시 스페이서절연막을 일부 두께 식각하여 게이트재산화막 상에 스페이서절연막을 소정 두께 잔류시키고, 2차 식각공정시 잔류하는 스페이서절연막과 게이트재산화막을 동시에 식각함으로써, 기판 표면이 손실되는 것을 보다 효과적으로 최소화시킬 수 있는 효과가 있다.
이처럼, 본 발명은 엘리베이티드 소스/드레인 공정을 사용하여 반도체 장치를 제조함에 있어서, 스페이서 식각시 기판 손실을 최소화시킴으로써 반도체 장치 의 리프레시 특성이 열화되는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정이 적용된 반도체 장치에서 리프레시(Refresh) 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다. 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치에서의 리프레시 특성 열화는 스페이서 식각시 발생된 기판 손실에 기인한 것으로, 본 발명은 더블 스페이서 식각(double spacer etch)을 사용하여 기판 손실을 최소화(150Å 미만)시키는 것을 기술적 원리로 한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(11)에 게이트절연막(12), 제1게이트도전막, 제2게이트도전막 및 게이트하드마스크막(14)이 순차적으로 적층된 게이트 적층막을 형성한다.
다음으로, 게이트 적층막 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽(etch barrier)으로 게이트 적층막을 식각하여 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 순차적으로 적층된 구조의 게이트(15)를 형성한다. 이때, 게이트전극(13)은 제1게이트전극(13A)과 제2게이트전극(13B)이 적층된 구조로 형성할 수 있다.
게이트절연막(12)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있다. 실리콘산화막은 열산화법(thermal oxoidation)을 사용하여 형성할 수 있다.
제1게이트전극(13A)은 게이트절연막(12) 예컨대, 실리콘산화막과 계면특성이 우수한 실리콘막(Si)으로 형성하는 것이 바람직하다. 실리콘막으로는 폴리실리콘막(poly-Si) 또는 실리콘게르마늄막(SiGe)을 사용할 수 있다.
제2게이트전극(13B)은 게이트(15)의 저항을 감소시키기 위하여 제1게이트전극(13A) 보다 비저항이 낮은 물질 예컨대, 금속성막으로 형성하는 것이 바람직하다. 금속성막으로는 텅스텐(W), 티타늄(Ti), 텅스텐질화막(WN), 티타늄질화막(TiN), 이리듐산화막(IrO2), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
게이트하드마스크막(14)은 후속 공정간 게이트전극(13)을 보호하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
한편, 도면에 도시하지는 않았지만, 게이트(15)를 형성하기 이전에 게이트(15) 아래 실리콘기판(11)을 선택적으로 리세스(recess) 식각하여 리세스패턴을 형성하는 단계를 추가적으로 진행할 수도 있다. 리세스패턴은 반도체 장치의 채널면적을 증가시키는 역할을 수행하는 것으로, 사각형, 다각형, 벌브형(bulb type), 핀형(fin type) 및 새들핀형(saddle-fin type)으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다. 여기서, 벌브형은 상부영역보다 하부영역의 선폭이 더 큰 리세스패턴을 의미하며, 통상적으로 하부영역은 원형을 갖는다. 핀형을 채널폭방향으로 활성영역의 측벽이 노출된 구조의 리세스패턴을 의미한다. 그리고, 새들핀형은 사각형, 다각형 또는 벌브형 중 어느 하나와 핀형이 결합된 구조의 리세스패턴을 의미한다.
다음으로, 게이트(15)의 측벽 및 실리콘기판(11) 상에 게이트재산화막(16)을 형성한다. 보다 구체적으로, 노출된 게이트절연막(12)의 측벽, 제1게이트전극(13A)의 측벽 및 실리콘기판(11) 상에 게이트재산화막(16)을 형성한다. 게이트재산화막(16)은 게이트(15)를 형성하기 위한 식각공정시 손실 또는 손상된 게이트절연막(12)을 보상해줌과 동시에 노출된 실리콘기판(11) 표면의 식각 데미지(damage)를 완화시키는 역할을 수행한다.
게이트재산화막(16)은 게이트 재산화(Gate Reoxidation) 공정을 사용하여 형성할 수 있다. 게이트 재산화공정은 라이트 산화(Light Oxidation)공정 또는 선택적 산화(Selective Oxidation)공정을 사용하여 형성할 수 있다. 이때, 제2게이트전극(13B)이 텅스텐과 같은 금속막일 경우에는 금속막의 산화를 방지하기 위해 선택적 산화를 사용하는 것이 바람직하다.
게이트재산화막(16)은 500℃∼900℃의 온도에서 건식(dry) 또는 습식(wet)으로 형성할 수 있다. 예컨대, 라이트 산화는 건식으로 실시하되 질소(N2)분위기에서 실시할 수 있고, 선택적 산화는 습식으로 실시하되 H2O 또는 H2O2의 분위기에서 실시할 수 있다.
다음으로, 게이트재산화막(16)을 포함하는 구조물 전면에 스페이서절연막(17)을 형성한다. 스페이서절연막(17)은 후속 공정간 게이트(15)를 보호하는 게이트스페이서를 형성하기 위한 것으로, 질화막을 포함하는 단일막 또는 적층막으로 형성할 수 있다. 여기서, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
예를 들어, 스페이서절연막(17)은 질화막만으로 이루어진 단일막으로 형성하거나, 산화막과 질화막이 적층된 구조(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 구조(산화막/질화막/산화막)로 형성할 수 있다. 본 발명의 실시예에서 스페이서절연막(17)은 질화막만으로 이루어진 단일막으로 형성하기로 한다.
도 3b에 도시된 바와 같이, 스페이서절연막(17)을 일부 두께(T) 식각하는 1차 식각공정을 실시한다. 즉, 1차 식각공정이 완료되는 시점에서 게이트재산화막(16)은 노출되지 않는다. 이하, 1차 식각공정 이후 잔류하는 스페이서절연막(17)의 도면부호를 '17A'으로 변경하여 표기한다.
1차 식각공정은 전면식각법 예컨대, 에치백을 사용하여 실시할 수 있다.
또한, 1차 식각공정은 게이트(15) 양측벽에 형성된 스페이서절연막(17A)이 손상(또는 식각)되는 것을 최대한 억제함과 동시에 게이트재산화막(16) 상에 형성된 스페이서절연막(17A)을 일부 두께(T) 식각하기 위하여 1mtorr ~ 10mtorr 범위의 압력하에서 실시하는 것이 바람직하다.
식각된 스페이서절연막(17A)의 두께(T)는 최초 증착된 스페이서절연막(17) 두께대비 60% ~ 90% 범위를 가질 수 있다. 예를 들어, 최초 증착된 스페이서절연막(17)의 두께가 1000Å일 경우, 1차 식각공정 후 잔류하는 스페이서절연막(17A)의 두께(T)는 400Å ~ 100Å 범위를 가질 수 있다. 여기서, 식각된 스페이서절연막(17A)의 두께(T)가 60% 미만이거나, 또는 90%를 초과할 경우에는 후속 2차 식각공정시 게이트(15) 사이의 노출되는 기판(11)의 손실이 심화될 수 있다.
또한, 1차 식각공정은 식각가스로 불화탄소가스(CxFy, x,y는 0을 제외한 자연수), 산소가스(O2) 및 비활성가스(inert gas)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 불화탄소가스로는 CF4, C2F6, C3F8등을 사용할 수 있고, 비활성가스로는 헬륨가스(He), 아르곤가스(Ar) 등을 사용할 수 있다.
또한, 1차 식각공정은 100W ~ 250W 범위의 바이어스 파워(bias power)를 사용하여 실시할 수 있다.
한편, 스페이서절연막(17)이 산화막과 질화막이 적층된 구조(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 구조(산화막/질화막/산화막)를 가질 경우, 1차 식각공정은 질화막을 일부 두께 식각하는 타겟으로 진행하는 것이 바람직하다. 즉, 1차 식각공정이 완료된 시점에서 게이트재산화막(16) 상부에 질화막이 일부 잔류하도록 1차 식각공정을 진행하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 잔류하는 스페이서절연막(17A) 및 게이트재산화 막(16)을 식각하는 2차 식각공정을 실시하여 게이트(15) 사이의 실리콘기판(11) 표면을 노출시킴과 동시에 게이트(15) 양측벽에 게이트스페이서(20)를 형성한다. 이하, 2차 식각공정 이후 잔류하는 스페이서절연막(17A)의 도면부호를 '17B'로, 잔류하는 게이트재산화막(16)의 도면부호를 '16A'로 변경하여 표기한다.
2차 식각공정은 1차 식각공정과 동일 챔버에서 인시튜(in-situ)로 진행할 수 있으며, 1차 식각공정과 동일한 식각방법을 사용하여 실시할 수 있다. 즉, 2차 식각공정은 전면식각법 예컨대, 에치백을 사용하여 실시할 수 있다.
또한, 2차 식각공정시 게이트(15) 사이에 노출되는 실리콘기판(11)이 손실되지 않거나, 또는 손실이 발생하더라도 실리콘기판(11)이 손실되는 깊이(H)가 150Å 미만(구체적으로 1Å ~ 149Å 범위)이 되도록 식각조건을 조절하는 것이 바람직하다. 이는 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치에서 스페이서 식각공정시 발생하는 실리콘기판(11) 손실에 기인한 리프레시 특성(특히, 리텐션타임 특성) 열화를 방지하기 위함이다.
따라서, 2차 식각공정시 기판(11) 손실을 최대한 억제하기 위하여 2차 식각공정은 1차 식각공정보다 높은 압력하에서 실시하는 것이 바람직하다. 구체적으로, 2차 식각공정은 10mtorr ~ 100mtorr 범위의 압력하에서 실시할 수 있다. 이때, 챔버내 압력이 증가할수록 바이어스파워에 의한 식각가스의 직진성이 감소하기 때문에 기판(11) 손실을 최대한 억제할 수 있다.
또한, 2차 식각공정은 1차 식각공정과 동일한 식각가스를 사용하여 실시할 수 있다. 구체적으로, 2차 식각공정시 식각가스로 불화탄소가스(CxFy, x,y는 0을 제외한 자연수), 산소가스(O2) 및 비활성가스(inert gas)가 혼합된 혼합가스를 사용할 수 있다. 이때, 불화탄소가스로는 CF4, C2F6, C3F8등을 사용할 수 있고, 비활성가스로는 헬륨가스(He), 아르곤가스(Ar) 등을 사용할 수 있다.
또한, 2차 식각공정은 1차 식각공정과 동일한 바이어스파워를 사용하여 실시할 수 있다. 즉, 2차 식각공정은 100W ~ 250W 범위의 바이어스 파워를 사용하여 실시할 수 있다. 여기서, 바이어스파워가 100W 미만일 경우에는 식각가스의 직진성이 감소하여 게이트(15) 양측벽에 잔류하는 스페이서절연막(17B)이 손실될 우려가 있으며, 바이어스파워가 250W를 초과할 경우에는 기판(11) 손실이 심화될 우려가 있다.
상술한 1차 및 2차 식각공정을 통해 종래의 게이트재산화막과 스페이서절연막을 한번에 식각하여 게이트(15) 사이의 실리콘기판(11) 표면을 노출시키는 경우(150Å ~ 200Å 범위의 손실이 발생)보다 실리콘기판(11) 표면의 손실을 최소화(150Å 미만)할 수 있다. 예를 들어, 게이트재산화막의 두께가 100Å, 스페이서절연막의 두께가 1000Å이라면, 종래에는 1100Å 두께의 한번에 식각하여 실리콘기판(11) 표면을 노출시키기 때문에 식각공정을 제어하기 어려워 실리콘기판(11)이 과도하게 손실되었다. 이에 반해, 본 발명은 게이트재산화막(16)의 두께가 100Å, 스페이서절연막의 두께가 1000Å, 1차 식각공정이후 잔류하는 스페이서절연막의 두께가 200Å이라면, 2차 식각공정시 400Å 두께만을 식각하여 실리콘기판(11) 표면 을 노출시키기 때문에 식각공정을 제어하기 용이하다는 장점이 있다.
한편, 1차 식각공정을 게이트재산화막(16)을 노출시키는 타켓으로 진행하고, 2차 식각공정을 실리콘기판(11) 표면을 노출시키는 타켓으로 진행할 수도 있다. 하지만, 2차 식각공정시 게이트재산화막(16)만을 식각하는 경우는 본 발명의 스페이서절연막(17A) 일부와 게이트재산화막(16)을 동시에 식각하는 경우보다 노출되는 실리콘기판(11) 표면이 더 많이 손실될 우려가 있다. 이는 2차 식각공정시 본 발명과 같이 스페이서절연막(17A) 일부와 게이트재산화막(16)을 식각하는 경우에 비하여 게이트재산화막(16)만을 식각하는 경우가 박막의 경도(hardness) 차이에 의하여 식각마진이 작기 때문이다. 참고로, 질화막의 경도가 산화막의 경도보다 크다.
도 3d에 도시된 바와 같이, 양질의 에피택셜층을 형성하기 위하여 전처리공정을 실시한다. 전처리공정은 1차 및 2차 식각공정시 발생된 부산물(by product), 노출된 실리콘기판(11) 표면에 잔류하는 잔류물(residue) 및 자연산화막을 제거하기 위한 것으로, 습식세정(wet cleaning), 건식세정(dry cleaning) 또는 습식 및 건식세정을 혼합하여 진행할 수 있다.
습식세정은 불산(HF) 용액을 사용하여 실시할 수 있다.
건식세정은 수소가스(H2), 수소가스와 질소가스(N2)가 혼합된 혼합가스(H2/N2), 불화탄소가스(CxFy x,y는 0을 제외한 자연수), 불화질소가스(NxFy, x,y는 0을 제외한 자연수) 및 수소화질소가스(NxHy, x,y는 0을 제외한 자연수)로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 실시할 수 있다. 불화탄소가스로는 CF4, C2F6 등을 사용할 수 있고, 불화질소가스로는 NF3을 사용할 수 있으며, 수소화질소가스로는 NH3 를 사용할 수 있다. 또한, 건식세정은 플라즈마(plasma) 공정, 열공정 및 급속열처리공정으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있으며, 30℃(상온)∼900℃ 범위의 온도에서 실시할 수 있다.
도 3e에 도시된 바와 같이, 전처리 공정 후 시간지연(Time Delay) 없이 게이트(15) 사이의 실리콘기판(11) 상에 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 사용하여 에피택셜층(Epitaxial Layer, 18)을 형성하는 엘리베이티드 소스/드레인 공정을 실시한다. 이때, 전처리 공정 후 시간지연없이 에피택셜층(18)을 형성하는 이유는 노출된 실리콘기판(11) 표면에 자연산화막이 형성되는 것을 방지하기 위함이다.
에피택셜층(18)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비를 사용하여 형성할 수 있다.
에피택셜층(18)은 에피택셜실리콘층(Epitaxial Si Layer) 또는 에피택셜실리콘게르마늄층(Epitaxial SiGe Layer)으로 형성할 수 있다.
에피택셜층(18)은 500℃∼900℃ 범위의 온도에서 형성할 수 있으며, 300Å∼700Å 범위의 두께를 갖도록 형성할 수 있다. 또한, 에피택셜층(18)은 불순물이 도 핑되지 않은 언도프드(un-doped) 에피택셜층(18)으로 형성하거나, 또는 불순물이 인시튜(in-situ)로 도핑된 도프드(doped) 에피택셜층(18)으로 형성할 수도 있다.
한편, 에피택셜층(18)을 언도프드 에피택셜층(18)으로 형성한 경우, 불순물 이온주입공정을 추가적으로 실시하는 것이 바람직하다. 이때, 이온주입공정은 정션(Junction) 또는 소스 및 드레인영역을 형성하기 위한 것으로, 3keV ~ 100keV 범위의 이온주입에너지와 1.0×1013atoms/㎤ ∼ 1.0×1015atoms/㎤ 범위의 도즈량을 사용하여 실시할 수 있다.
상술한 엘리베이티드 소스/드레인 공정을 통해 에피택셜층(18)에 소스 및 드레인영역을 형성함으로써, 반도체 장치의 디자인 룰 감소에 기인한 단채널효과을 억제함과 동시에 소스 및 드레인영역의 콘택저항을 감소시킬 수 있다. 또한, 얕은 접합 깊이를 갖는 소스 및 드레인영역을 형성할 수 있다.
도 3f에 도시된 바와 같이, 에피택셜층(18) 상에 도전물질을 매립하여 랜딩플러그(19)을 형성한다. 랜딩플러그(19)는 실리콘막 또는 금속물질로 형성할 수 있다. 실리콘막으로는 폴리실리콘 또는 실리콘게르마늄을 사용할 수 있다. 여기서, 랜딩플러그(19)를 실리콘막으로 형성할 경우, 실리콘막은 1.0×1018atoms/㎤ ~ 1.0×1021 atoms/cm3 범위의 불순물 도핑농도를 갖는 것이 바람직하다.
이하, 랜딩플러그(19) 형성공정을 자세히 설명하면 다음과 같다.
랜딩플러그(19)을 형성하기 이전에 먼저, 게이트(15) 사이를 매립하는 층간절연막(미도시)을 형성하고, 게이트(15)의 상부가 드러나는 타겟으로 평탄화공정을 진행한 후, 층간절연막을 포함하는 전체구조 상에 랜딩플러그(19)가 형성될 영역을 오픈시키는 하드마스크패턴(미도시)을 형성한다.
이어서, 하드마스크패턴을 식각장벽으로 자기정렬콘택식각(Self Aligned Contact Etch)을 실시하여 콘택홀을 오픈시킨다. 자기정렬콘택식각은 게이트(15) 사이 에피택셜층(18)이 오픈되는 타겟으로 실시할 수 있다.
이어서, 노출된 에피택셜층(18) 표면을 습식세정 또는 건식세정으로 전처리를 실시한 후, 에피택셜층(18) 상에 게이트(15) 사이를 채우도록 폴리실리콘 또는 금속물질을 형성한 후, 게이트(15)의 상부가 노출되는 타겟으로 평탄화하여 랜딩플러그(19)을 형성할 수 있다.
특히, 랜딩플러그(19)으로 에피택셜층(18)과 금속물질의 적층구조를 형성하는 경우, 콘택홀을 포함하는 실리콘기판(11) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜층(18)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 장벽금속막(Barrier Metal)을 형성하고, 장벽금속막 상에 게이트(15) 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 장벽금속막은 티타늄질화막(TiN) 또는 텅스텐질화막(ＷN)일 수 있으며, 제2금속물질은 텅스텐(Ｗ)일 수 있다.
위와 같이, 랜딩플러그(19)를 에피택셜층(18)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 기존의 폴리실리콘 단일막으로 이루어진 랜딩플러그에 비하여 콘택저항을 감소시킬 수 있다.
상술한 공정과정을 통해 본 발명의 반도체 장치를 완성할 수 있다.
이와 같이, 본 발명은 스페이서 식각공정시 1차 및 2차 식각공정으로 이루어진 더블 스페이서 식각공정을 사용함으로써, 실리콘기판(11) 표면의 손실을 최소화할 수 있다. 또한, 1차 식각공정을 스페이서절연막(17)을 일부 두께 식각하는 타겟으로 진행하고, 2차 식각공정을 잔류하는 스페이서절연막(17A) 및 게이트재산화막(16)을 동시에 식각하여 실리콘기판(11)을 노출시키는 타켓으로 진행함으로써, 실리콘기판(11) 표면이 손실되는 것을 보다 효과적으로 최소화시킬 수 있다. 즉, 실리콘기판(11) 표면의 손실 깊이를 150Å 미만으로 제어할 수 있다.
이로써, 본 발명은 엘리베이티드 소스/드레인 공정을 사용하여 반도체 장치를 제조함에 있어서, 스페이서 식각시 실리콘기판(11) 손실을 최소화시킴으로써 반도체 장치의 리프레시 특성(특히, 리텐션타임)이 열화되는 것을 방지할 수 있다.
도 4a는 종래기술에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프이고, 도 4b는 본 발명의 일실시예에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프이다. 여기서, 리프레시 특성을 구체적으로 리텐션타입(tREF) 특성을 의미한다.
도 4a 및 도 4b에서 'Ref'는 층간절연막, 스페이서절연막 및 게이트재산화막을 순차적으로 한번에 식각하여 콘택홀을 형성한 후, 콘택홀을 폴리실리콘으로 매립하여 형성된 랜딩플러그 이른바, 랜딩플러그폴리(Landing Plug Poly, LPP)를 구비하는 반도체 장치를 의미한다.
'ESD1'은 스페이서절연막 및 게이트재산화막을 한번에 식각하여 기판 표면을 노출시킨 후, 노출된 기판 상에 에피택셜층이 형성된 반도체 장치를 의미한다.
'ESD2'는 본 발명의 일실시예에 따른 더블 스페이서 식각공정을 통해 기판 표면을 노출시킨 후, 노출된 기판 상에 에피택셜층이 형성된 반도체 장치를 의미한다.
'FB_1', 'FB_2' 및 'FB_3'에서 'FB'는 불량비트(Fail Bit, FB)를 의미하는 것으로, 'FB_1' 에서 FB_3'으로 갈수록 고신뢰성 테스트 결과임의 의미한다.
그리고, 'Vt'는 문턱전압을 의미하고, 'tREF'는 리텐션타임을 의미한다.
도 4a에 나타낸 바와 같이, 'FB_1'에서는 'ESD1'이 'Ref' 보다 더 큰 리텐션타임(tREF)을 갖지만, 'FB_2', 'FB_3'에서는 'Ref'이 'ESD1' 보다 더 큰 리텐션타임(tREF)을 갖는다. 즉, 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치의 리프레시 특성이 랜딩플러그폴리(LPP)를 구비하는 반도체 장치의 리프레시 특성보다 열화됨을 확인할 수 있다. 이러한 리프레시 특성의 열화는 스페이서절연막과 게이트재산화막을 한번에 식각하는 과정에서 발생된 기판 손실에 그 원인이 있다.
이에 반하여 도 4b에 나타낸 바와 같이, 본 발명의 기술적 원리가 적용된 반도체 장치인 'ESD2'는 'FB_1', 'FB_2' 및 'FB_3' 모두에서 'Ref'보다 더 큰 리텐션타임을 갖는 것을 확인할 수 있다. 이를 통해 본 발명이 더블 스페이서 식각을 실시하여 기판 손실을 최소화함으로써, 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치의 리프레시 특성 열화를 효과적으로 방지하고 있음을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 엘리베이티드 소스/드레인 공정을 사용하는 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 반도체 장치의 단면이미지.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 4a는 종래기술에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프.
도 4b는 본 발명의 일실시예에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프.
*도면 주요 부분에 대한 부호 설명*
11 : 기판 12 : 게이트절연막
13 : 게이트전극 14 : 게이트하드마스크막
15 : 게이트 16, 16A : 게이트재산화막
17, 17A, 17B : 스페이서절연막 18 : 에피택셜층
19 : 랜딩플러그 20 : 게이트스페이서
Claims (12)
- 기판상에 복수의 게이트를 형성하는 단계;노출된 상기 기판상에 게이트재산화막을 형성하는 단계;상기 게이트재산화막을 포함하는 구조물 전면에 스페이서절연막을 형성하는 단계;상기 스페이서절연막을 일부 두께 식각하는 1차 식각단계;잔류하는 상기 스페이서절연막 및 상기 게이트재산화막을 동시에 식각하여 상기 게이트 양측벽에 게이트스페이서를 형성함과 동시에 상기 게이트 사이의 상기 기판을 노출시키는 2차 식각단계; 및노출된 상기 기판 상에 에피택셜층을 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 1차 식각 및 상기 2차 식각은 인시튜로 진행하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 1차 식각 및 상기 2차 식각은,전면식각법을 사용하여 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 1차 식각은 상기 2차 식각보다 낮은 압력하에서 실시하는 반도체 장치 제조방법.
- 제4항에 있어서,상기 2차 식각은,10mtorr ~ 100mtorr 범위의 압력하에서 실시하는 반도체 장치 제조방법.
- 제4항에 있어서,상기 2차 식각은,1mtorr ~ 10mtorr 범위의 압력하에서 실시하는 반도체 장치 제조방법.
- 제1항 또는 제4항에 있어서,상기 1차 식각 및 상기 2차 식각은,동일한 바이어스파워를 사용하여 실시하는 반도체 장치 제조방법.
- 제7항에 있어서,상기 1차 식각 및 상기 2차 식각은,100W ~ 250W 범위의 바이어스파워를 사용하여 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 에피택셜층은 선택적 에피택셜 성장법을 사용하여 형성하는 반도체 장치 제조방법.
- 제1항 내지 제9항 중 어느 한 항에 있어서,상기 스페이서절연막은 질화막을 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 스페이서절연막은 질화막으로 이루어진 단일막으로 형성하거나, 산화막과 질화막이 적층된 적층막(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 적층막(산화막/질화막/산화막)으로 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 1차 식각 및 상기 2차 식각은,불화탄소가스, 산소가스 및 비활성가스가 혼합된 혼합가스를 사용하여 실시하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080097025A KR101060770B1 (ko) | 2008-10-02 | 2008-10-02 | 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080097025A KR101060770B1 (ko) | 2008-10-02 | 2008-10-02 | 반도체 장치 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100037769A true KR20100037769A (ko) | 2010-04-12 |
| KR101060770B1 KR101060770B1 (ko) | 2011-08-31 |
Family
ID=42214835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080097025A KR101060770B1 (ko) | 2008-10-02 | 2008-10-02 | 반도체 장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101060770B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150058888A (ko) * | 2013-11-21 | 2015-05-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20170063351A (ko) * | 2015-11-30 | 2017-06-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 제조 방법 |
-
2008
- 2008-10-02 KR KR1020080097025A patent/KR101060770B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150058888A (ko) * | 2013-11-21 | 2015-05-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20170063351A (ko) * | 2015-11-30 | 2017-06-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 제조 방법 |
| CN106816469A (zh) * | 2015-11-30 | 2017-06-09 | 台湾积体电路制造股份有限公司 | 用于制造一半导体结构的方法 |
| KR101879049B1 (ko) * | 2015-11-30 | 2018-07-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조물 제조 방법 |
| US10269814B2 (en) | 2015-11-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating semiconductor structure |
| US10811423B2 (en) | 2015-11-30 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Method of fabricating semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101060770B1 (ko) | 2011-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8354345B2 (en) | Method for forming side contact in semiconductor device through self-aligned damascene process | |
| KR101096223B1 (ko) | 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법 | |
| US9018708B2 (en) | Semiconductor device and method for fabricating the same | |
| US20150056772A1 (en) | Semiconductor device comprising buried gate and method for fabricating the same | |
| US7879737B2 (en) | Methods for fabricating improved gate dielectrics | |
| CN116525614A (zh) | 一种半导体器件及其制作方法 | |
| US9054128B2 (en) | Plasma doping method and method for fabricating semiconductor device using the same | |
| KR101060770B1 (ko) | 반도체 장치 제조방법 | |
| US6946338B2 (en) | Method for manufacturing semiconductor device | |
| TW201916121A (zh) | 半導體裝置的形成方法 | |
| KR20040003922A (ko) | 불휘발성 메모리 장치의 게이트 전극 제조방법 | |
| KR100898581B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR20100038631A (ko) | 반도체 장치 제조 방법 | |
| KR20090044550A (ko) | 반도체 소자 형성 방법 | |
| CN114783953B (zh) | 一种半导体器件的制作方法 | |
| KR100744689B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR101024252B1 (ko) | 반도체소자 제조 방법 | |
| KR100842747B1 (ko) | 반도체 소자의 듀얼 폴리게이트 형성방법 | |
| KR100844986B1 (ko) | 반도체 소자의 제조방법 | |
| KR100915164B1 (ko) | 반도체 소자의 제조방법 | |
| KR100688713B1 (ko) | 트랜지스터 및 그 제조방법 | |
| US7652323B2 (en) | Semiconductor device having step gates and method of manufacturing the same | |
| KR20100076697A (ko) | 낮은 컨택 저항을 갖는 반도체 메모리소자 및 그 제조방법 | |
| KR20090023035A (ko) | 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트제조방법 | |
| KR20090045524A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |