CN102543698A - 一种金属栅极的制作方法 - Google Patents

一种金属栅极的制作方法 Download PDF

Info

Publication number
CN102543698A
CN102543698A CN201010601954XA CN201010601954A CN102543698A CN 102543698 A CN102543698 A CN 102543698A CN 201010601954X A CN201010601954X A CN 201010601954XA CN 201010601954 A CN201010601954 A CN 201010601954A CN 102543698 A CN102543698 A CN 102543698A
Authority
CN
China
Prior art keywords
layer
replacement gate
gate electrode
side wall
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010601954XA
Other languages
English (en)
Other versions
CN102543698B (zh
Inventor
鲍宇
张彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201010601954.XA priority Critical patent/CN102543698B/zh
Publication of CN102543698A publication Critical patent/CN102543698A/zh
Application granted granted Critical
Publication of CN102543698B publication Critical patent/CN102543698B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种金属栅极的制作方法,该方法包括:在提供的半导体衬底上形成栅氧化层和替代栅极后,在替代栅极两侧形成侧壁层;以侧壁层和替代栅极为掩膜,对半导体衬底进行离子注入形成源漏区;在半导体衬底、侧壁层及替代栅极表面沉积接触刻蚀停止层;在接触刻蚀停止层沉积层间介质层后,所沉积的层间介质层高度超过替代栅极表面,抛光至刻蚀停止层停止;在层间介质层上沉积使得在后续替代栅极刻蚀时保证侧壁层各个部分压力相同的拉伸层后,抛光至层间介质层;刻蚀掉替代栅极得到替代栅极沟槽,在替代栅极沟槽填充金属栅极。该方法使得所制作的金属栅极的形状为替代栅极的形状。

Description

一种金属栅极的制作方法
技术领域
本发明涉及半导体领域的检测技术,特别涉及一种金属栅极的制作方法。
背景技术
目前,高介电常数绝缘材料和金属栅极将被用于制造半导体器件中的逻辑电路器件。
为了控制短沟道效应,更小特征尺寸的半导体器件要求进一步提高栅电极电容。这能够通过不断减薄栅氧化层的厚度而实现,但随之而来的是栅电极漏电流的提升。当二氧化硅作为栅氧化层,厚度低于3.0纳米时,漏电流就变得无法忍受了。解决上述问题的方法就是使用高介电常数绝缘材料取代二氧化硅,高介电常数绝缘材料可以为铪硅酸盐、铪硅氧氮化合物、铪氧化物等,介电常数一般都大于15,采用这种材料能够进一步提高栅电极电容,同时栅电极漏电流又能够得到明显的改善。对于相同的栅氧化层厚度,将高介电常数绝缘材料与金属栅极搭配,其栅电极漏电流将减少几个指数量级,而且用金属栅极取代多晶硅栅电极解决了高介电常数绝缘材料与多晶硅之间不兼容的问题。
在制作金属栅极时,常常采用栅极后制作的方式制作,也就是先在半导体衬底下形成有源区后,再形成金属栅极,以下详细说明。
图1为现有技术提供的制作金属栅极的方法流程图,结合图2~图8所示的现有技术制作金属栅极的方法过程剖面结构图说明:
步骤101、如图2所示,在半导体衬底200上依次形成具有高介电常数的栅氧化层201和替代栅极202。
在该步骤之前,在半导体衬底200已经进行了双阱工艺定义N型半导体器件和P型半导体器件的有源区,并采用浅槽隔离(STI)隔离了N型半导体器件和P型半导体器件的有源区,这与本发明的方案无关,不再详述。
在本步骤中,高介电常数的栅氧化层101可以为铪硅酸盐、铪硅氧氮化合物、铪氧化物等,介电常数一般都大于15。
在本步骤中,替代栅极202可以通过在沉积的替代栅极材料上涂布光阻胶层,对所述光阻胶层进行图案化,定义替代栅极的位置,然后以图案化的光阻胶层为掩膜进行刻蚀,得到替代栅极。需要说明的是,因为最终形成的是金属栅极,替代栅极会被金属栅极替代,也就是说替代栅极最终是不存在的,所以作为替代栅极的材料可以有多种,比如替代栅极的材料为多晶硅。
步骤102、如图3所示,在替代栅极202的两侧形成侧壁层203,以所述侧壁层203和替代栅极202为掩膜,采用离子注入方式在半导体衬底200中形成源漏区204。
其中,侧壁层的材料与后续沉积的层间介质层(ILD)的材料相同,比如氮化硅层。
步骤103、如图4所示,沉积接触刻蚀停止层205。
在本步骤中,接触刻蚀停止层205可以为氧化硅层,要求与上层要沉积的层间介质层来说,有比较高的选择比。
步骤104、如图5所示,在接触刻蚀停止层205上沉积层间介质层206,所沉积层间介质层206的整体高度超过替代栅极202的高度,然后经过化学机械研磨(CMP),在接触刻蚀停止层205停止,防止CMP到替代栅极202。
在本步骤中,所沉积的层间介质层206可以为氮化硅层。
在本步骤中,由于在CMP过程中,层间介质层206和接触刻蚀停止层之间具有很高的刻蚀选择比,所以在抛光至接触刻蚀停止层205时,在同一平面的接触刻蚀停止层205与层间介质层206的刻蚀速率不相同,会造成台阶效应。
在本步骤中,层间介质层的压力为0~1.6GPa,拉伸力为0~3.5GPa。
步骤105、如图6所示,对替代栅极202进行刻蚀,得到替代栅极沟槽207。
刻蚀替代栅极201可以采用干法刻蚀,也可以采用湿法刻蚀。其中,干法刻蚀的气体可以包含六氟化硫(SF6)或氯气(Cl2);湿法刻蚀,具体可以采用硝酸和氢氟酸的混合溶液去除。无论干法刻蚀还是湿法刻蚀,都可以确保刻蚀替代栅极201的同时,不对其两侧的层间介质层进行刻蚀。
步骤106,如图7所示,在替代栅极沟槽207填充金属栅极材料,得到金属栅极。
在本步骤中,沉积作为金属栅极的材料,沉积时该金属栅极材料还会覆盖ILD205表面,然后通过CMP,对ILD205表面上的金属栅极材料进行抛光,得到金属栅极。
作为金属栅极的材料可以为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)中的任意两种或者三种的组合。
在上述过程中,如图7所示,所制作的金属栅极的形状并不是替代栅极的形状,这是因为,在图6中出现了台阶效应,在刻蚀替代栅极过程中,导致施加到侧壁层上半部分的压力与施加到侧壁层中下半部分的压力大小不相同,施加到侧壁层上半部分没有层间介质层的存在,所以压力比较大,而施加到侧壁层中下半部分有层间介质层的存在,所以压力比较小,由于压力不均衡,会引起侧壁层的倒塌,从而使得由侧壁层构成的替代栅极沟槽的形状发生改变,最终影响金属栅极的形状。
发明内容
有鉴于此,本发明提供一种金属栅极的制作方法,该方法能够使得所制作的金属栅极的形状为替代栅极的形状。
为达到上述目的,本发明实施的技术方案具体是这样实现的:
一种金属栅极的制作方法,该方法包括:
在提供的半导体衬底上形成栅氧化层和替代栅极后,在替代栅极两侧形成侧壁层;
以侧壁层和替代栅极为掩膜,对半导体衬底进行离子注入形成源漏区;
在半导体衬底、侧壁层及替代栅极表面沉积接触刻蚀停止层;
在接触刻蚀停止层上沉积层间介质层后,抛光至接触刻蚀停止层停止,所沉积的层间介质层高度超过替代栅极表面;
在层间介质层上沉积拉伸层后,抛光至层间介质层,所述拉伸层使得在后续替代栅极刻蚀时保证侧壁层各个部分压力相同;
刻蚀掉替代栅极得到替代栅极沟槽,在替代栅极沟槽填充金属栅极。
所述拉伸层的材料与层间介质层相同。
所述拉伸层的材料为氮化硅层。
所述拉伸层的压力为0~1.6gpa。
所述沉积拉伸层在反应腔中进行,过程为:
采用四氢化硅SiH4和氨气NH3生成拉伸层,其中,在反应腔中,通入的SiH4的量为50~200毫升每立方厘米,NH3的量为400~5000毫升每立方厘米,通入氮气的量为800~5000毫升每立方厘米;
反应腔的条件为:射频功率为80~200瓦,温度为350~500摄氏度,压力为3~8托。
在沉积拉伸层之前,还包括:采用湿法刻蚀接触刻蚀停止层。
由上述技术方案可见,本发明为了消除接触刻蚀停止层在替代栅极的刻蚀过程中,对侧壁层的压力不均衡导致侧壁层倒塌的影响,在CMP层间介质层之后,在刻蚀替代栅极之前,沉积与层间介质层相同材料的拉伸层,比如氮化硅层并抛光与替代栅极高度齐平。这样,在后续刻蚀替代栅极的过程中,侧壁层各个部分的压力均衡,就不会导致其倒塌,最终由侧壁层所形成的替代栅极沟槽形状不发生改变,通过填充替代栅极沟槽的方式得到的金属栅极的形状就是替代栅极的形状。
附图说明
图1为现有技术提供的制作金属栅极的方法流程图;
图2~图7为现有技术制作金属栅极的方法过程剖面结构图;
图8为本发明提供的金属栅极的制作方法流程图;
图9~图15本发明提供的金属栅极的制作方法剖面结构图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白,以下参照附图并举实施例,对本发明作进一步详细说明。
从现有技术可以看出,最终所制作的金属栅极形状与替代栅极形状不相同的原因就是由侧壁层所形成的替代栅极沟槽形状改变,从而使得采用填充替代栅极沟槽方式制作的金属栅极形状发生改变。而侧壁层所形成的替代栅极沟槽形状改变是因为在刻蚀替代栅极过程中侧壁层的倒塌引起的,侧壁层的倒塌是因为侧壁层的各个部分在刻蚀替代栅极时所具有的压力不同造成的。
因此,为了消除接触刻蚀停止层在替代栅极的刻蚀过程中,对侧壁层的压力不均衡导致侧壁层倒塌的影响,在CMP层间介质层之后,在刻蚀替代栅极之前,沉积与层间介质层相同材料的拉伸层,比如采用具有比较大的拉应力的氮化硅层并抛光与替代栅极高度齐平。这样,在后续刻蚀替代栅极的过程中,侧壁层各个部分的压力均衡,就不会导致其倒塌,最终由侧壁层所形成的替代栅极沟槽形状不发生改变,通过填充替代栅极沟槽的方式得到的金属栅极的形状就是替代栅极的形状。
图8为本发明提供的金属栅极的制作方法流程图,结合图9~图17本发明提供的金属栅极的制作方法剖面结构图,对本发明进行详细说明:
步骤801、如图9所示,在半导体衬底200上依次形成具有高介电常数的栅氧化层201和替代栅极202。
步骤802、如图10所示,在替代栅极202的两侧形成侧壁层203,以所述侧壁层203和替代栅极202为掩膜,在半导体衬底200中形成源漏区204。
其中,侧壁层的材料与后续沉积的层间介质层的材料相同,比如氮化硅层。
步骤803、如图11所示,沉积接触刻蚀停止层205。
在本步骤中,接触刻蚀停止层205可以为氧化硅层,要求与上层要沉积的层间介质层来说,有比较高的选择比。
步骤804、如图12所示,在接触刻蚀停止层205上沉积层间介质层206,所沉积层间介质层206的整体高度超过替代栅极202的高度,然后经过化学机械研磨(CMP),在接触刻蚀停止层205停止,防止CMP到替代栅极202。
在本步骤中,所沉积的层间介质层206可以为氮化硅层。
在本步骤中,由于在CMP过程中,层间介质层206和接触刻蚀停止层之间具有很高的刻蚀选择比,所以在抛光至接触刻蚀停止层205时,在同一平面的接触刻蚀停止层205与层间介质层206的刻蚀速率不相同,会造成台阶效应。
在本步骤中,层间介质层的压力为0~1.6GPa,拉伸力为0~3.5GPa。
步骤801~804所述过程与步骤101~步骤104所述过程相同,这里不再赘述。
步骤805、如图13所示,在接触刻蚀停止层205上沉积与层间介质层材料相同的拉伸层901后,采用CMP对拉伸层进行抛光至替代栅极表面。
在本步骤中,拉伸层901可以为氮化硅层,用于在后续刻蚀替代栅极过程中,使得侧壁层的各个部分压力相同,拉伸层的压力为0~1.6gpa。
在本步骤中,采用四氢化硅(SiH4)和氨气(NH3)生成拉伸层,其中,在反应腔中,通入的SiH4的量为50~200毫升每立方厘米,NH3的量为400~5000毫升每立方厘米,还通入氮气使上述两种气体充分反应,通入的量为800~5000毫升每立方厘米,反应腔的条件为:射频功率为80~200瓦,温度为350~500摄氏度,压力为3~8托。
步骤806、如图14所示,对替代栅极202进行刻蚀,得到替代栅极沟槽207。
刻蚀替代栅极202可以采用干法刻蚀,也可以采用湿法刻蚀。其中,干法刻蚀的气体可以包含SF6或Cl2;湿法刻蚀,具体可以采用硝酸和氢氟酸的混合溶液去除。无论干法刻蚀还是湿法刻蚀,都可以确保刻蚀替代栅极202的同时,不对其两侧的层间介质层进行刻蚀。
步骤807,如图15所示,在替代栅极沟槽207填充金属栅极材料,得到金属栅极208。
在本步骤中,沉积作为金属栅极的材料,沉积时该金属栅极材料还会覆盖层间介质层206表面,然后通过CMP,对层间介质层表面上的金属栅极材料进行抛光,得到金属栅极208。
作为金属栅极的材料可以为Ti、TiN、Ta、TaN中的任意两种或者三种的组合。
在本发明中,在沉积拉伸层之前,还可以包括:采用湿法刻蚀接触刻蚀停止层,从而进一步使得侧壁层各个部分压力在刻蚀替代栅极时相同,不会引起侧壁层的倒塌。
以上举较佳实施例,对本发明的目的、技术方案和优点进行了进一步详细说明,所应理解的是,以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。

Claims (6)

1.一种金属栅极的制作方法,其特征在于,该方法包括:
在提供的半导体衬底上形成栅氧化层和替代栅极后,在替代栅极两侧形成侧壁层;
以侧壁层和替代栅极为掩膜,对半导体衬底进行离子注入形成源漏区;
在半导体衬底、侧壁层及替代栅极表面沉积接触刻蚀停止层;
在接触刻蚀停止层上沉积层间介质层后,抛光至接触刻蚀停止层停止,所沉积的层间介质层高度超过替代栅极表面;
在层间介质层上沉积拉伸层后,抛光至层间介质层,所述拉伸层使得在后续替代栅极刻蚀时保证侧壁层各个部分压力相同;
刻蚀掉替代栅极得到替代栅极沟槽,在替代栅极沟槽填充金属栅极。
2.如权利要求1所述的方法,其特征在于,所述拉伸层的材料与层间介质层相同。
3.如权利要求1或2所述的方法,其特征在于,所述拉伸层的材料为氮化硅层。
4.如权利要求1或2所述的方法,其特征在于,所述拉伸层的压力为0~1.6gpa。
5.如权利要求1或2所述的方法,其特征在于,所述沉积拉伸层在反应腔中进行,过程为:
采用四氢化硅SiH4和氨气NH3生成拉伸层,其中,在反应腔中,通入的SiH4的量为50~200毫升每立方厘米,NH3的量为400~5000毫升每立方厘米,通入氮气的量为800~5000毫升每立方厘米;
反应腔的条件为:射频功率为80~200瓦,温度为350~500摄氏度,压力为3~8托。
6.如权利要求1或2所述的方法,其特征在于,在沉积拉伸层之前,还包括:采用湿法刻蚀接触刻蚀停止层。
CN201010601954.XA 2010-12-22 2010-12-22 一种金属栅极的制作方法 Active CN102543698B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010601954.XA CN102543698B (zh) 2010-12-22 2010-12-22 一种金属栅极的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010601954.XA CN102543698B (zh) 2010-12-22 2010-12-22 一种金属栅极的制作方法

Publications (2)

Publication Number Publication Date
CN102543698A true CN102543698A (zh) 2012-07-04
CN102543698B CN102543698B (zh) 2014-03-12

Family

ID=46350283

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010601954.XA Active CN102543698B (zh) 2010-12-22 2010-12-22 一种金属栅极的制作方法

Country Status (1)

Country Link
CN (1) CN102543698B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448702A (zh) * 2014-06-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113327857A (zh) * 2020-02-28 2021-08-31 中芯国际集成电路制造(天津)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060081939A1 (en) * 2004-09-10 2006-04-20 Yasushi Akasaka Semiconductor device having misfet using high dielectric constant gate insulation film and method for fabricating the same
WO2009045364A1 (en) * 2007-09-29 2009-04-09 Advanced Micro Devices, Inc. Method of forming high-k gate electrode structures after transistor fabrication
CN101499440A (zh) * 2008-01-28 2009-08-05 联华电子股份有限公司 具有双金属栅极的互补式金属氧化物半导体元件的制作方法
CN101803005A (zh) * 2007-08-31 2010-08-11 格罗方德半导体公司 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060081939A1 (en) * 2004-09-10 2006-04-20 Yasushi Akasaka Semiconductor device having misfet using high dielectric constant gate insulation film and method for fabricating the same
CN101803005A (zh) * 2007-08-31 2010-08-11 格罗方德半导体公司 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法
WO2009045364A1 (en) * 2007-09-29 2009-04-09 Advanced Micro Devices, Inc. Method of forming high-k gate electrode structures after transistor fabrication
CN101499440A (zh) * 2008-01-28 2009-08-05 联华电子股份有限公司 具有双金属栅极的互补式金属氧化物半导体元件的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448702A (zh) * 2014-06-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113327857A (zh) * 2020-02-28 2021-08-31 中芯国际集成电路制造(天津)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN102543698B (zh) 2014-03-12

Similar Documents

Publication Publication Date Title
CN102737974B (zh) 制造多个栅极结构的方法
CN100438073C (zh) 半导体装置及其制造方法
CN103050376B (zh) 沉积材料及形成方法
US9130029B2 (en) Recessing and capping of gate structures with varying metal compositions
KR102406971B1 (ko) 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
US7482242B2 (en) Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same
KR102404642B1 (ko) 반도체 소자 및 이의 제조방법
KR102275051B1 (ko) 3d 플래시 메모리 애플리케이션을 위한 유전체-금속 스택
CN106158860A (zh) 半导体结构及其制造方法
KR20170005231A (ko) 반도체 소자의 제조방법
US10290739B2 (en) Device and method of dielectric layer
CN106558482B (zh) 一种半导体器件及其制造方法
CN102543698B (zh) 一种金属栅极的制作方法
US20060292810A1 (en) Method of manufacturing a capacitor
US20080054400A1 (en) Capacitor and method of manufacturing the same
CN107689393B (zh) 一种半导体器件及其制造方法
KR20170120443A (ko) 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN102569049B (zh) 一种金属栅极的制作方法
US11515326B2 (en) Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US20220285387A1 (en) Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
CN103579076B (zh) 形成浅沟槽隔离区的方法
CN108022932A (zh) 一种半导体器件及其制作方法、电子装置
CN103456614A (zh) 一种采用高k金属栅的半导体器件的制造方法
CN112420702A (zh) 半导体装置
CN108122915B (zh) 一种sram存储器件及制备方法、电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20121116

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121116

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

GR01 Patent grant
GR01 Patent grant