CN112750839A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置具备：衬底；多个第1配线层，在与衬底的表面交叉的第1方向积层，并包含多个导电构件；及第2配线层，比多个第1配线层离衬底更远，并包含焊垫电极。多个第1配线层分别具备从第1方向观察时与焊垫电极重叠的焊垫区域。在焊垫区域的以第1点为中点的第1假想圆的内侧区域，未设置导电构件。在焊垫区域的以第1点为中点且半径为第1假想圆的半径以上的第2假想圆的外侧区域，设置有以特定图案配置的导电构件、或配置在该整个区域的导电构件。如果将第1假想圆的半径设为R1，将第2假想圆的半径设为R2，那么R2/R1小于1/cos(π/4)。

Description

半导体装置
相关申请案的引用
本申请案基于2019年10月30日申请在先的日本专利申请案第2019-197445号的优先权的利益，且要求该利益，其全部内容通过引用并入本文中。
技术领域
以下记载的实施方式涉及一种半导体装置。
背景技术
已知一种半导体装置，具备：衬底；多个第1配线层，在与衬底的表面交叉的第1方向积层；及第2配线层，比多个第1配线层离衬底更远，并包含焊垫电极。
发明内容
一实施方式的半导体装置具备：衬底；多个第1配线层，在与衬底的表面交叉的第1方向积层，并包含多个导电构件；及第2配线层，比多个第1配线层离衬底更远，并包含焊垫电极。多个第1配线层分别具备从第1方向观察时与焊垫电极重叠的焊垫区域。在焊垫区域的以第1点为中点的第1假想圆的内侧区域，未设置导电构件。在焊垫区域的以第1点为中点且半径为第1假想圆的半径以上的第2假想圆的外侧区域，设置有以特定图案配置的导电构件、或配置在该整个区域的导电构件。如果将第1假想圆的半径设为R1，将第2假想圆的半径设为R2，那么R2/R1小于1/cos(π/4)。
一实施方式的半导体装置具备：衬底；多个第1配线层，在与衬底的表面交叉的第1方向积层，并包含多个导电构件；及第2配线层，比多个第1配线层离衬底更远，并包含焊垫电极。多个第1配线层分别具备从第1方向观察时与焊垫电极重叠的焊垫区域。焊垫区域具备第1图案及第2图案的任一者。第1图案包含：多个导电构件，在与第1方向交叉的第2方向延伸，且沿与第1方向及第2方向交叉的第3方向排列；及绝缘构件，在第2方向延伸，沿第3方向排列，且第3方向上设置在导电构件之间。第2图案包含：多个导电构件，在第3方向延伸，且沿第2方向排列；及绝缘构件，在第3方向延伸，沿第2方向排列，且第2方向上设置在导电构件之间。
附图说明
图1是表示第1实施方式的第1构成的存储器系统100的构成例的示意性侧视图。
图2是表示该存储器系统100的构成例的示意性俯视图。
图3是表示存储器裸片MD的构成的示意性俯视图。
图4是将图3所示的结构沿A-A'线切断，且沿箭头方向观察的示意性剖视图。
图5是将图3所示的结构沿B-B'线切断，且沿箭头方向观察的示意性剖视图。
图6是表示焊垫区域RB的配线层M2的构成的示意性俯视图。
图7是表示焊垫区域RB的配线层M1的构成的示意性俯视图。
图8是图7的局部放大图。
图9是表示焊垫区域RB的配线层M0的构成的示意性俯视图。
图10是表示焊垫区域RB的配线层MX的构成的示意性俯视图。
图11是将图6、图7、图9、图10所示的结构沿A-A'线切断，且沿箭头方向观察的示意性剖视图。
图12是将图6、图7、图9、图10所示的结构沿B-B'线切断，且沿箭头方向观察的示意性剖视图。
图13是将图6、图7、图9、图10所示的结构沿C-C'线切断，且沿箭头方向观察的示意性剖视图。
图14是表示第2构成的半导体存储装置的焊垫区域RB的配线层M1的构成的示意性俯视图。
图15是将图14所示的结构沿A-A'线切断，且沿箭头方向观察的示意性剖视图。
图16是表示第4构成的半导体存储装置的焊垫区域RB的配线层M1的构成的示意性俯视图。
图17是表示第1实施方式的半导体存储装置的一部分构成例的示意性俯视图。
图18是表示第1实施方式的半导体存储装置的一部分构成例的示意性俯视图。
图19是表示第1实施方式的半导体存储装置的另一构成例的示意性俯视图。
图20是表示第2实施方式的半导体存储装置的焊垫区域RB的配线层M1的构成的示意性俯视图。
图21是表示该半导体存储装置的焊垫区域RB的配线层M0的构成的示意性俯视图。
图22是表示该半导体存储装置的焊垫区域RB的配线层MX的构成的示意性俯视图。
图23是表示第2实施方式的半导体存储装置的另一构成例的焊垫区域RB的配线层M1的构成的示意性俯视图。
图24是表示该构成例的焊垫区域RB的配线层M0的构成的示意性俯视图。
图25是表示该构成例的焊垫区域RB的配线层MX的构成的示意性俯视图。
图26是表示第2实施方式的半导体存储装置的另一构成例的焊垫区域RB的构成的示意性俯视图。
图27是表示第2实施方式的半导体存储装置的另一构成例的焊垫区域RB的构成的示意性俯视图。
具体实施方式
接下来，参考附图详细地说明实施方式的半导体装置。此外，以下实施方式终究不过为一例，并非意图限定本发明而表示。
另外，本说明书中，将相对于半导体衬底的表面而平行的特定方向称为X方向，将相对于半导体衬底的表面而平行且与X方向垂直的方向称为Y方向，将相对于半导体衬底的表面而垂直的方向称为Z方向。
另外，本说明书中，将沿特定平面的方向称为第1方向，将沿该特定平面且与第1方向交叉的方向称为第2方向，将与该特定平面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一者对应，也可不对应。
另外，本说明书中，“上”或“下”等表达是以半导体衬底为基准。例如，将沿Z方向从半导体衬底离开的方向称为上，将沿Z方向朝半导体衬底靠近的方向称为下。另外，在针对某构成提及下表面或下端部的情况下，是指该构成的半导体衬底侧的面或端部，而在提及上表面或上端部的情况下，是指该构成的与半导体衬底相反一侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，本说明书中，在提及第1构成“电连接”于第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体构件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开状态，第1个晶体管也可“电连接”于第3个晶体管。
另外，本说明书中，在提及第1构成“连接于第2构成与第3构成之间”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径上。
另外，本说明书中，在提及电路等使2根配线等“导通”的情况下，例如是指该电路等包含晶体管等，该晶体管等设置在2根配线之间的电流路径上，且该晶体管等成为导通状态。
[第1实施方式]
[第1构成]
[整体构成]
图1是表示本实施方式的第1构成的存储器系统100的构成例的示意性侧视图。图2是表示存储器系统100的构成例的示意性俯视图。为了方便说明，图1及图2中省略一部分构成。
如图1所示，第1构成的存储器系统100具备安装衬底MSB、积层在安装衬底MSB上的多个存储器裸片MD、及积层在存储器裸片MD上的控制器裸片CD。这些构成以形成在上表面的焊垫电极P露出的方式在Y方向错开而积层，且经由黏接剂等彼此连接。
如图2所示，安装衬底MSB、多个存储器裸片MD及控制器裸片CD分别具备多个焊垫电极P。设置在安装衬底MSB、多个存储器裸片MD及控制器裸片CD上的多个焊垫电极P分别经由焊接线B彼此连接。
图3是表示存储器裸片MD的构成的示意性俯视图。图3的例子中，存储器裸片MD具备半导体衬底S、设置在半导体衬底S上表面的存储单元阵列MCA、及设置在存储单元阵列MCA周边的周边电路PC。图3的例子中，在半导体衬底S的上表面，设置有沿X方向排列的2个存储单元阵列MCA。各存储单元阵列MCA具备沿Y方向排列的多个存储块MB。另外，在周边电路PC的一部分，设置有焊垫电极P(图1、图2)。以下，有时将半导体衬底S的上表面中供设置存储单元阵列MCA的区域称为存储器区域RM。另外，有时将半导体衬底S的上表面中供设置周边电路PC的区域称为周边电路区域RP。另外，有时将周边电路区域RP中供设置焊垫电极P的区域称为焊垫区域RB。
图4是将图3所示的结构沿A-A'线切断，且沿箭头方向观察的示意性剖视图。图5是将图3所示的结构沿B-B'线切断，且沿箭头方向观察的示意性剖视图。此外，图4及图5是用于说明的示意性图，并非表示各构成的准确构成、配置等。例如，关于周边电路区域RP的更具体的结构，参考图6～图13加以例示。另外，图4及图5中记载的配线图案等也是示意性的，具体的结构等可适当调整。
如图4所示，存储器裸片MD具备半导体衬底S、设置在半导体衬底S上表面的存储器层ML、设置在存储器层ML上方的配线层MX、设置在配线层MX上方的配线层M0、设置在配线层M0上方的配线层M1、及设置在配线层M1上方的配线层M2。
半导体衬底S例如是包含P型杂质的单晶硅等半导体衬底。在半导体衬底S的上表面的一部分，设置有包含N型杂质的N型阱101。另外，在半导体衬底S的上表面的一部分，设置有包含P型杂质的P型阱102。半导体衬底S的上表面中，位于存储器区域RM的部分作为连接存储器晶体管与配线LI(图5)的晶体管的通道区域发挥功能。半导体衬底S的上表面中，位于周边电路区域RP的部分作为构成周边电路的多个晶体管Tr的通道区域发挥功能。此外，半导体衬底S的上表面中，作为多个晶体管Tr的通道区域发挥功能的部分隔着氧化硅(SiO2)等绝缘部STI而分断。
在存储器层ML的存储器区域RM，例如图5所示，设置有沿Y方向排列的多个存储块MB。另外，在沿Y方向排列的存储块MB之间，设置有块间结构ST。
存储块MB具备沿Z方向排列的多个导电层110、及在Z方向延伸的多个半导体层120。导电层110例如包含钨(W)等，作为存储器晶体管的栅极电极等发挥功能。导电层110中，位于最上方的多个导电层110比起除此之外的导电层110来说，Y方向的宽度较小。这种导电层110隔着氧化硅(SiO2)等绝缘层SHE而沿Y方向排列。半导体层120例如包含多晶硅(Si)等，作为存储器晶体管的通道区域等发挥功能。图示的例子中，半导体层120的下端部连接于半导体衬底S的P型阱102。另外，在导电层110与半导体层120之间，设置有未图示的栅极绝缘膜。该栅极绝缘膜例如包含氮化硅(Si3N4)等绝缘性的电荷蓄积膜、包含杂质的多晶硅等浮动栅极、或其它可记录数据的存储器部。存储器晶体管例如具有阈值电压根据栅极绝缘膜的状态而变化的特性。
块间结构ST具备在Z方向及X方向延伸的配线LI、及设置在配线LI的Y方向的侧面的氧化硅(SiO2)等绝缘层SW。配线LI例如包含钨(W)等金属、注入有磷(P)等杂质的多晶硅(Si)、硅化物或除此之外的导电性材料等。配线LI例如经由形成在P型阱102上表面的电子通道连接于形成在半导体层120外周面的电子通道，作为连接存储器晶体管与周边电路PC的源极配线的一部分发挥功能。
在存储器层ML的周边电路区域RP，例如图4所示，设置有多个晶体管Tr的栅极电极GE、及在Z方向延伸的多个接点CC、CS。栅极电极GE隔着未图示的绝缘膜而与半导体衬底S的上表面相对向。接点CC、CS例如包含钨等。接点CC的下端连接于导电层110的上表面。接点CC作为连接导电层110与周边电路的配线发挥功能。接点CS连接于半导体衬底S的上表面或栅极电极GE。接点CS例如作为晶体管Tr的源极电极、漏极电极或栅极电极发挥功能。另外，在这些构成之间，设置有氧化硅(SiO2)等绝缘层105。
配线层MX具备设置在周边电路区域RP的多根配线mX。配线mX例如包含钨(W)等，且连接于接点CC或CS的上端。
配线层M0具备设置在周边电路区域RP的多根配线m0。配线m0例如包含钨(W)等，经由接点c0连接于配线mX的上表面。此外，接点c0例如包含钨(W)等，且在Z方向延伸。
配线层M1具备设置在存储器区域RM的多根位线BL、及设置在周边电路区域RP的多根配线m1。位线BL及配线m1例如包含铜(Cu)等。位线BL分别在Y方向延伸，且经由在Z方向延伸的接点Vy、Ch连接于半导体层120的上端。另外，位线BL及配线m1例如经由接点c1连接于配线m0的上表面。此外，接点c1例如包含钨(W)等，且在Z方向延伸。
配线层M2具备设置在存储器区域RM及周边电路区域RP的多根配线m2。配线m2例如包含铝(Al)等，且经由接点c2(图4)连接于配线m1的上表面。配线m2中，设置在焊垫区域RB(图5)的配线作为焊垫电极P发挥功能。此外，接点c2例如包含钨(W)等，且在Z方向延伸。
[焊垫区域RB的构成]
接下来，参考图6～图13，对第1构成的半导体存储装置的焊垫区域RB的构成进行说明。图6是表示焊垫区域RB的配线层M2的构成的示意性俯视图。图7是表示焊垫区域RB的配线层M1的构成的示意性俯视图。图8是图7的局部放大图。图9是表示焊垫区域RB的配线层M0的构成的示意性俯视图。图10是表示焊垫区域RB的配线层MX的构成的示意性俯视图。图11是将图6、图7、图9、图10所示的结构沿A-A'线切断，且沿箭头方向观察的示意性剖视图。图12是将图6、图7、图9、图10所示的结构沿B-B'线切断，且沿箭头方向观察的示意性剖视图。图13是将图6、图7、图9、图10所示的结构沿C-C'线切断，且沿箭头方向观察的示意性剖视图。
如图6所示，在配线层M2的焊垫区域RB设置有焊垫电极P。焊垫电极P是设置在配线层M2的大致矩形的电极。焊垫电极P例如经由在Y方向延伸的其他配线m2连接于设置在周边电路区域RP内的其他区域的晶体管Tr。图6的虚线所示的大致圆形的区域BB表示对应于焊垫电极P与焊接线B的接触面的区域。
如图7所示，在配线层M1的焊垫区域RB，设置有大致圆形的绝缘区域RI、及包围该大致圆形的绝缘区域RI的大致矩形的导电区域RC。绝缘区域RI例如是埋入有氧化硅(SiO2)等绝缘层201的区域，且是不包含导电构件等的区域。在绝缘区域RI的内侧，设置有对应于焊垫电极P与焊接线B的接触面的区域BB。导电区域RC例如具备在X方向延伸且沿Y方向排列的多个导电构件202、及在Y方向延伸且沿X方向排列的多个导电构件203。导电构件202、203是所述多根配线m1中的一部分。另外，在导电构件202、203之间，设置有氧化硅(SiO2)等绝缘层204。
此外，图7的例子中，以点p为中心且具有半径R1的圆C1的内侧成为绝缘区域RI。另外，以点p为中心且具有半径R2(＞R1)的圆C2的外侧成为导电区域RC。另外，在比圆C1更靠外侧且比圆C2更靠内侧的区域，设置有绝缘区域RI与导电区域RC的边界。圆C1例如也可为绝缘区域RI与导电区域RC的边界线的内切圆。圆C2例如也可为绝缘区域RI与导电区域RC的边界线的外切圆。此外，在圆C1的内侧，设置有所述区域BB。
另外，图8中，表示导电构件202的Y方向的宽度YL与导电构件202的Y方向的间隔YS的比率为1:3左右的例子。另外，图8中，表示导电构件203的X方向的宽度XL与导电构件203的X方向的间隔XS的比率为1:3左右的例子。然而，这种比率可适当调整。例如，这种比率也可为10:1～1:10左右。更优选考虑将这种比率设为4:1～1:4左右。另外，YL与YS的比率也可与XL与XS的比率不同。
如图9所示，在配线层M0的焊垫区域RB，设置有与配线层M1的焊垫区域RB的结构相同的结构。图9的例子中，配线层M0的绝缘区域RI埋入有氧化硅(SiO2)等绝缘层211。图9的例子中，配线层M0的导电区域RC例如具备在X方向延伸且沿Y方向排列的多个导电构件212、及在Y方向延伸且沿X方向排列的多个导电构件213。导电构件212、213是所述多根配线m0中的一部分。另外，在导电构件212、213之间，设置有氧化硅(SiO2)等绝缘层214。
如图10所示，在配线层MX的焊垫区域RB，设置有与配线层M1的焊垫区域RB的结构相同的结构。图10的例子中，配线层MX的绝缘区域RI埋入有氧化硅(SiO2)等绝缘层221。图10的例子中，配线层MX的导电区域RC例如具备在X方向延伸且沿Y方向排列的多个导电构件222、及在Y方向延伸且沿X方向排列的多个导电构件223。导电构件222、223是所述多根配线mX中的一部分。另外，在导电构件222、223之间，设置有氧化硅(SiO2)等绝缘层224。
如图11所示，在配线层M1的导电构件202、203的交叉部分，分别设置有接点c2。另外，在配线层M1的导电构件202、203的交叉部分，分别设置有接点c1。另外，在配线层M0的导电构件212、213的交叉部分，分别设置有接点c0。另外，在配线层MX的导电构件222、223的交叉部分，分别设置有接点CS。焊垫电极P经由这些构成连接于半导体衬底S的上表面。
如图12所示，配线层M1的绝缘层204、配线层M0的绝缘层214及配线层MX的绝缘层224沿Z方向排列，且不经由金属配线等地彼此连接。另外，绝缘层224连接于绝缘层105。此外，在这些绝缘层204、214、224、105之间，也可设置氮化硅(Si3N4)等绝缘层。
如图13所示，配线层M1的绝缘层201、配线层M0的绝缘层211及配线层MX的绝缘层221沿Z方向排列，且不经由金属配线等地彼此连接。另外，绝缘层221连接于绝缘层105。此外，在这些绝缘层201、211、221、105之间，也可设置氮化硅(Si3N4)等绝缘层。
[第2构成]
接下来，参考图14及图15，对第2构成的半导体存储装置的构成进行说明。第2构成的半导体存储装置基本上与第1构成的半导体存储装置同样地构成。但是，如图14所例示，第2构成的半导体存储装置中，在配线层MX、M0、M1未设置绝缘区域RI。另外，如图15所例示，第2构成的半导体存储装置，在焊垫区域RB未设置接点CS、c0、c1、c2。
这种构成中，在配线层MX、M0、M1设置有配线mX、m0、m1。因此，在制造程序中，能够抑制焊垫区域RB产生凹陷。
[第3构成]
接下来，对第3构成的半导体存储装置的构成进行说明。第3构成的半导体存储装置基本上与第2构成的半导体存储装置同样地构成。但是，如图11所例示，第3构成的半导体存储装置中，与第1构成同样地，在焊垫区域RB设置有接点CS、c0、c1、c2。
这种构成中，在配线层MX、M0、M1设置有配线mX、m0、m1。另外，这些配线mX、m0、m1经由接点CS、c0、c1、c2连接于衬底X。因此，蓄积在配线mX、m0、m1中的电荷经由半导体衬底S而放电。由此，能够抑制电荷蓄积在配线mX、m0、m1中，且能够抑制伴随这种电荷蓄积而发生的绝缘破坏。
[第4构成]
接下来，参考图16，对第4构成的半导体存储装置的构成进行说明。第4构成的半导体存储装置基本上与第1构成的半导体存储装置同样地构成。但是，如参考图7、图9及图10所说明，第1构成中，在配线层MX、M0、M1设置有大致圆形的绝缘区域RI。而另一方面，如图16所例示，第4构成的半导体存储装置中，在配线层MX、M0、M1设置有矩形的绝缘区域RI'。在绝缘区域RI'的内侧，设置有对应于焊垫电极P与焊接线B的接触面的区域BB。
此处，在焊垫电极P上安装焊接线B时，由焊针(capillary)将焊垫电极P朝下方按压。此时，经由焊垫电极P对配线mX、m0、m1及接点c0、c1、c2也施加应力。此处，在接点c1包含相对较硬的钨(W)等的例子中，如果对接点c1施加应力，那么应力会集中于设置在多个接点c1之间的氧化硅(SiO2)等绝缘层，从而有可能使该绝缘层产生裂痕。如果在这种状态下焊针朝上方移动，那么有可能导致包含焊垫电极P的一部分结构与焊接线B一起被从半导体衬底S剥下。
因此，第4构成的半导体存储装置中，在对应于焊垫电极P与焊接线B的接触面的区域BB未设置配线mX、m0、m1，也未设置接点c0、c1、c2。根据这种构成，能够抑制如上所述的焊垫电极P的剥离。
[第1构成的效果]
如参考图7、图9及图10所说明，第1构成的半导体存储装置中，在配线层MX、M0、M1的焊垫区域RB，设置有大致圆形的绝缘区域RI、及包围该大致圆形的绝缘区域RI的大致圆形的导电区域RC。另外，在绝缘区域RI的内侧，设置有对应于焊垫电极P与焊接线B的接触面的区域BB。
这种构成中，在对应于焊垫电极P与焊接线B的接触面的区域BB未设置配线mX、m0、m1，也未设置接点c0、c1、c2。因此，能够抑制如上所述的焊垫电极P的剥离。另外，绝缘区域RI构成为大致圆形，且该大致圆形的绝缘区域RI被导电区域RC包围，因此能够使金属配线的数量比图16所示的第4构成多。从而，与第4构成相比，能够更佳地抑制凹陷。
[关于第1实施方式的其他构成等]
参考图6～图13所说明的例子中，在配线层M1的导电区域RC设置有导电构件202、203。然而，在配线层M1的导电区域RC，只要设置导电构件202、203的至少一者即可。另外，也可在配线层M1的整个导电区域RC仅设置导电构件，而不设置绝缘层204。例如，也可在配线层M1的整个导电区域RC设置导电层，而不设置绝缘层204。即，也可在配线层M1的导电区域RC设置所谓的裸膜。关于配线层M0的导电区域RC及配线层MX的导电区域RC，也同样如此。
另外，图7的圆C1的半径R1可适当调整。圆C1的半径R1优选考虑焊接线B中包含的配线部或焊球部的大小、及接触面的位置偏移等而设定。例如，圆C1的半径R1也可设为30μm左右。此外，圆C1的直径也可为焊垫电极P的X方向的宽度或Y方向的宽度以上。该情况下，例如，导电区域RC也可被分断成多个区域。
另外，图7的圆C2的半径R2可适当调整。例如，图7所示的例子中，圆C2的半径R2具有与圆C1的半径R1大致相同的大小。这种形态下，可恰当地抑制凹陷。此外，例如在配线层M1中，也可如图17所示，以使圆C2的半径R2尽可能接近圆C1的半径R1的方式，根据导电构件202、203的配线图案来调整绝缘区域RI与导电区域RC的边界的形状。另外，例如在配线层M1中，也可如图18所示，以使圆C2的半径R2与圆C1的半径R1具有一定程度的差的方式来调整绝缘区域I1与导电区域RC的边界的形状。
另外，例如图19所示的例子中，绝缘区域RI”构成为大致八角形。这种形态下，也能够充分恰当地抑制凹陷。这种情况下，R1＝R2cos(π/8)的关系成立。因此，在半径R2的大小成为R1(1/cos(π/8))以下(约1.08×R1以下)的范围内，能够充分恰当地抑制凹陷。例如，在参考图16所说明的第4构成中，绝缘区域RI'构成为正方形。此处，在第4构成中，R1＝R2cos(π/4)的关系成立。在半径R2的大小未达R1(1/cos(π/4))(未达R1×√2)的情况下，能够特别恰当地抑制凹陷的产生。
[第2实施方式]
接下来，参考图20～图22，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。然而，第2实施方式的半导体存储装置中，焊垫区域RB的构成的一部分与第1实施方式的半导体存储装置不同。
即，例如参考图7所说明的例子中，在配线层M1的焊垫区域RB，设置有大致圆形的绝缘区域RI。而另一方面，如图20所示，在第2实施方式的配线层M1的焊垫区域RB，未设置绝缘区域RI。另外，例如参考图7所说明的例子中，在配线层M1的焊垫区域RB，设置有在X方向延伸且沿Y方向排列的多个导电构件202、及在Y方向延伸且沿X方向排列的多个导电构件203。而另一方面，如图20所示，在第2实施方式的配线层M1的焊垫区域RB，未设置导电构件202，仅设置有导电构件203。另外，在导电构件203之间，设置有在Y方向延伸的氧化硅(SiO2)等绝缘层204。另外，导电构件203的Y方向的一端部或另一端部连接于在X方向延伸的导电构件205。此外，导电构件205是多根配线m1中的一部分。
如图21及图22所示，在第2实施方式的配线层MX、M0的焊垫区域RB，设置有与第2实施方式的配线层M1的焊垫区域RB的结构相同的结构。
另外，在第2实施方式的半导体存储装置的焊垫区域RB中，以点p为中心且具有半径R3的圆C3内侧的接点c1的配置密度低于圆C3外侧的接点c1的配置密度。此外，在圆C3的内侧，设置有对应于焊垫电极P与焊接线B的接触面的区域BB。另外，圆C3的半径R3例如能够以与圆C1的半径R1相同的形态进行调整。
[关于第2实施方式的其他构成例等]
参考图20～图22所说明的例子中，在配线层M1的焊垫区域RB，未设置导电构件202，仅设置有导电构件203。然而，例如，也可如图23所示，在配线层M1的焊垫区域RB不设置导电构件203，仅设置导电构件202。图23的例子中，在导电构件202之间，设置有在X方向延伸的氧化硅(SiO2)等绝缘层204。另外，导电构件202的X方向的一端部或另一端部连接于在Y方向延伸的导电构件206。此外，导电构件206是多根配线m1中的一部分。
如图24及图25所示，关于配线层MX、M0的焊垫区域RB的结构，也可设置与图23的结构相同的结构。
另外，例如，也可将参考图20～图22所说明的结构与参考图23～图25所说明的结构加以组合。例如，也可如图26所例示，对配线层M1采用参考图20所说明的结构，对配线层M0采用参考图24所说明的结构，对配线层MX采用参考图22所说明的结构。同样地，例如也可对配线层M1采用参考图23所说明的结构，对配线层M0采用参考图21所说明的结构，对配线层MX采用参考图25所说明的结构。
另外，例如在参考图20～图22所说明的结构中，设置在配线层MX、M0、M1的各结构在从Z方向观察时是重叠配置的。然而，例如也可将这些结构错开配置。例如图27所例示，在从Z方向观察的情况下，可图20的导电构件203与图21的绝缘层214重叠，也可图20的绝缘层204与图21的导电构件213重叠。关于配线层MX、M1的构成，也同样如此。另外，关于图23～图25的构成，也同样如此。
另外，在所述的例子中，以点p为中心且具有半径R3的圆C3内侧的接点c1的配置密度低于圆C3外侧的接点c1的配置密度。然而，究竟调整哪一接点的配置密度是可恰当调整的。例如，也可使圆C3内侧的接点c0、c1、c2的至少一者的配置密度低于圆C3外侧的配置密度。
[其它实施方式]
第1实施方式及第2实施方式中，以半导体存储装置为例对焊垫区域RB的结构进行了说明。然而，第1实施方式及第2实施方式中所说明的结构也可应用在除半导体存储装置以外的半导体装置中。作为除半导体存储装置以外的半导体装置，例如考虑系统LSI(LargeScale Integration，大规模集成电路)、CPU(Central Processing Unit，中央处理器)或微型计算机等运算处理装置、影像传感器等传感器、晶体管等半导体元件。
另外，第1实施方式及第2实施方式中，示出了在半导体衬底S的上方设置有包含焊垫电极P的配线层M2，且在半导体衬底S与配线层M2之间设置有3个配线层MX、M0、M1的例子。然而，究竟在半导体衬底S与配线层M2之间设置多少配线层是可适当调整的。例如，可省略所述3个配线层MX、M0、M1中的至少一者而减少配线层的数量，也可增加配线层的数量。
[其它]
以上对特定实施方式进行了说明，但这些实施方式只是作为例子提出的，并非意图限制本发明的范围。事实上，此处说明的新颖的实施方式能够以其它各种形态实施，此外，在不脱离本发明主旨的前提下，可对此处说明的实施方式进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书及其等同的范围内。

Claims (16)

1.一种半导体装置，具备：
衬底；
多个第1配线层，在与所述衬底的表面交叉的第1方向积层，并包含多个导电构件；及
第2配线层，比所述多个第1配线层离所述衬底更远，并包含焊垫电极；且
所述多个第1配线层分别具备从所述第1方向观察时与所述焊垫电极重叠的焊垫区域，
在所述焊垫区域的以第1点为中点的第1假想圆的内侧区域，未设置所述导电构件，
在所述焊垫区域的以所述第1点为中点且半径为所述第1假想圆的半径以上的第2假想圆的外侧区域，设置有以特定图案配置的所述导电构件、或配置在该整个区域的所述导电构件，
如果将所述第1假想圆的半径设为R1，将所述第2假想圆的半径设为R2，那么R2/R1小于1/cos(π/4)。
2.根据权利要求1所述的半导体装置，其中
所述第1假想圆的直径小于所述焊垫电极的与所述第1方向交叉的第2方向的宽度。
3.根据权利要求1所述的半导体装置，其中
所述第1假想圆的直径大于所述焊垫电极的与所述第1方向交叉的第2方向的宽度。
4.根据权利要求1所述的半导体装置，其中
在所述第1假想圆的内侧，包含对应于所述焊垫电极与焊接线的接触面的区域。
5.根据权利要求1所述的半导体装置，其中
R2/R1小于1/cos(π/8)。
6.根据权利要求1所述的半导体装置，其中
在所述焊垫区域的所述第2假想圆的整个外侧区域，设置有所述导电构件。
7.根据权利要求1所述的半导体装置，其中
在所述焊垫区域的所述第2假想圆的外侧区域，以特定图案设置有所述导电构件，且
所述导电构件包含多个第1导电构件，所述多个第1导电构件在与所述第1方向交叉的第2方向延伸，且沿与所述第1方向及所述第2方向交叉的第3方向排列，
在所述多个第1导电构件之间，设置有在所述第2方向延伸的绝缘构件。
8.根据权利要求1所述的半导体装置，其中
在所述焊垫区域的所述第2假想圆的外侧区域，以特定图案设置有所述导电构件，且
所述导电构件包含：
多个第1导电构件，在与所述第1方向交叉的第2方向延伸，且沿与所述第1方向及所述第2方向交叉的第3方向排列；及
多个第2导电构件，在所述第3方向延伸，沿所述第2方向排列，且与所述多个第1导电构件连接；
在位于所述多个第1导电构件之间且位于所述多个第2导电构件之间的部分，设置有绝缘构件。
9.根据权利要求1所述的半导体装置，
具备多个接点，在所述第1方向延伸，且与所述多个第1配线层中包含的多个导电构件连接，且
在所述焊垫区域的所述第1假想圆的内侧区域，未设置所述接点，
在所述焊垫区域的所述第2假想圆的外侧区域，设置有所述接点。
10.根据权利要求1所述的半导体装置，
具备存储器层，所述存储器层设置在所述衬底与所述多个第1配线层之间，
所述存储器层具备存储单元阵列及第1绝缘构件，
所述存储单元阵列具备：
多根第1配线，在所述第1方向积层；
半导体构件，在所述第1方向延伸，且与所述多根第1配线相对向；及
电荷蓄积膜，设置在所述多根第1配线与所述半导体构件之间；
所述多个第1配线层具备第2绝缘构件，所述第2绝缘构件设置在所述焊垫区域的所述第1假想圆的内侧区域，
所述第2绝缘构件连接于所述第1绝缘构件。
11.一种半导体装置，具备：
衬底；
多个第1配线层，在与所述衬底的表面交叉的第1方向积层，并包含多个导电构件；及
第2配线层，比所述多个第1配线层离所述衬底更远，并包含焊垫电极；且
所述多个第1配线层分别具备从所述第1方向观察时与所述焊垫电极重叠的焊垫区域，
所述多个第1配线层的所述焊垫区域具备第1图案及第2图案的任一者，其中所述第1图案包含：
多个所述导电构件，在与所述第1方向交叉的第2方向延伸，且沿与所述第1方向及所述第2方向交叉的第3方向排列；及
绝缘构件，在所述第2方向延伸，沿所述第3方向排列，且所述第3方向上设置在所述导电构件之间；
所述第2图案包含：
多个所述导电构件，在所述第3方向延伸，且沿所述第2方向排列；及
绝缘构件，在所述第3方向延伸，沿所述第2方向排列，且所述第2方向上设置在所述导电构件之间。
12.根据权利要求11所述的半导体装置，其中
在将所述多个第1导电层中的一个作为第3导电层，
将所述多个第1导电层中的一个作为第4导电层的情况下，
所述第3导电层包含所述第1图案，
所述第4导电层包含所述第1图案。
13.根据权利要求12所述的半导体装置，其中
所述第3导电层中包含的所述导电构件与所述第4导电层中包含的所述导电构件在从所述第1方向观察时重叠，
所述第3导电层中包含的所述绝缘构件与所述第4导电层中包含的所述绝缘构件在从所述第1方向观察时重叠。
14.根据权利要求12所述的半导体装置，其中
所述第3导电层中包含的所述导电构件与所述第4导电层中包含的所述绝缘构件在从所述第1方向观察时重叠，
所述第3导电层中包含的所述绝缘构件与所述第4导电层包含的所述导电构件在从所述第1方向观察时重叠。
15.根据权利要求11所述的半导体装置，其中
在将所述多个第1导电层中的一个作为第3导电层，
将所述多个第1导电层中的一个作为第5导电层的情况下，
所述第3导电层包含所述第1图案，
所述第5导电层包含所述第2图案。
16.根据权利要求11所述的半导体装置，
具备多个接点，在所述第1方向延伸，且与所述多个第1配线层中包含的多个导电构件连接，
如果将所述焊垫区域的以第1点为中点的第1假想圆的内侧区域的所述接点的配置密度设为第1配置密度，
将所述焊垫区域的所述第1假想圆的外侧区域的所述接点的配置密度设为第2配置密度，那么
所述第1配置密度小于所述第2配置密度。
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