TW202117971A - 半導體裝置 - Google Patents

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TW202117971A
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conductive
pad
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semiconductor device
imaginary circle
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赤穂雅之
野口充宏
辰巳雄一
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日商鎧俠股份有限公司
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Abstract

本發明之半導體裝置具備：基板；複數個第1配線層，其等於與基板之表面交叉之第1方向積層，且包含複數個導電構件；及第2配線層，其較複數個第1配線層遠離基板，且包含焊墊電極。複數個第1配線層各自具備自第1方向觀察時與焊墊電極重疊之焊墊區域。於焊墊區域之、以第1點為中點之第1假想圓之內側區域，未設置導電構件。於焊墊區域之、以第1點為中點且半徑為第1假想圓之半徑以上的第2假想圓之外側區域，設置有以特定圖案配置之導電構件、或配置於該整個區域之導電構件。若將第1假想圓之半徑設為R1，將第2假想圓之半徑設為R2，則R2/R1小於1/cos(π/4)。

Description

半導體裝置
以下記載之實施形態係關於一種半導體裝置。
已知一種半導體裝置，其具備：基板；複數個第1配線層，其等於與基板之表面交叉之第1方向積層；及第2配線層，其較複數個第1配線層遠離基板，且包含焊墊電極。
一實施形態之半導體裝置具備：基板；複數個第1配線層，其等於與基板之表面交叉之第1方向積層，且包含複數個導電構件；及第2配線層，其較複數個第1配線層遠離基板，且包含焊墊電極。複數個第1配線層各自具備自第1方向觀察時與焊墊電極重疊之焊墊區域。於焊墊區域之、以第1點為中點之第1假想圓之內側區域，未設置導電構件。於焊墊區域之、以第1點為中點且半徑為第1假想圓之半徑以上的第2假想圓之外側區域，設置有以特定圖案配置之導電構件、或配置於該整個區域之導電構件。若將第1假想圓之半徑設為R1，將第2假想圓之半徑設為R2，則R2/R1小於1/cos(π/4)。
一實施形態之半導體裝置具備：基板；複數個第1配線層，其等於與基板之表面交叉之第1方向積層，且包含複數個導電構件；及第2配線層，其較複數個第1配線層遠離基板，且包含焊墊電極。複數個第1配線層分別具備自第1方向觀察時與焊墊電極重疊之焊墊區域。焊墊區域具備第1圖案及第2圖案之任一者。第1圖案包含：複數個導電構件，其等於與第1方向交叉之第2方向延伸，且沿與第1方向及第2方向交叉之第3方向排列；及絕緣構件，其於第2方向延伸，沿第3方向排列，且第3方向上設置於導電構件之間。第2圖案包含：複數個導電構件，其等於第3方向延伸，且沿第2方向排列；及絕緣構件，其於第3方向延伸，沿第2方向排列，且第2方向上設置於導電構件之間。
其次，參考圖式詳細地說明實施形態之半導體裝置。再者，以下實施形態終究僅為一例，並非意圖限定本發明而表示。
又，本說明書中，將相對於半導體基板之表面而平行之特定方向稱為X方向，將相對於半導體基板之表面而平行且與X方向垂直之方向稱為Y方向，將相對於半導體基板之表面而垂直之方向稱為Z方向。
又，本說明書中，將沿特定平面之方向稱為第1方向，將沿該特定平面且與第1方向交叉之方向稱為第2方向，將與該特定平面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表達係以半導體基板為基準。例如，將沿Z方向自半導體基板離開之方向稱為上，將沿Z方向朝半導體基板靠近之方向稱為下。又，於針對某構成提及下表面或下端部之情形時，係指該構成之半導體基板側之面或端部，而於提及上表面或上端部之情形時，係指該構成之與半導體基板相反之側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，於提及第1構成「電性連接」於第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開狀態，第1個電晶體亦可「電性連接」於第3個電晶體。
又，本說明書中，於提及第1構成「連接於第2構成與第3構成之間」之情形時，有時係指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成及第3構成之電流路徑上。
又，本說明書中，於提及電路等使2根配線等「導通」之情形時，例如係指該電路等包含電晶體等，該電晶體等設置於2根配線之間之電流路徑上，且該電晶體等成為導通狀態。
[第1實施形態] [第1構成] [整體構成] 圖1係表示本實施形態之第1構成之記憶體系統100的構成例之模式性側視圖。圖2係表示記憶體系統100之構成例之模式性俯視圖。為了方便說明，圖1及圖2中省略一部分構成。
如圖1所示，第1構成之記憶體系統100具備安裝基板MSB、積層於安裝基板MSB上之複數個記憶體裸片MD、及積層於記憶體裸片MD上之控制器裸片CD。該等構成以形成於上表面之焊墊電極P露出之方式於Y方向錯開而積層，且經由黏接劑等彼此連接。
如圖2所示，安裝基板MSB、複數個記憶體裸片MD及控制器裸片CD分別具備複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體裸片MD及控制器裸片CD上之複數個焊墊電極P分別經由焊接線B彼此連接。
圖3係表示記憶體裸片MD之構成之模式性俯視圖。圖3之例中，記憶體裸片MD具備半導體基板S、設置於半導體基板S上表面之記憶單元陣列MCA、及設置於記憶單元陣列MCA周邊之周邊電路PC。圖3之例中，於半導體基板S之上表面，設置有沿X方向排列之2個記憶單元陣列MCA。各記憶單元陣列MCA具備沿Y方向排列之複數個記憶塊MB。又，於周邊電路PC之一部分，設置有焊墊電極P(圖1、圖2)。以下，有時將半導體基板S之上表面中供設置記憶單元陣列MCA之區域稱為記憶體區域RM。又，有時將半導體基板S之上表面中供設置周邊電路PC之區域稱為周邊電路區域RP。又，有時將周邊電路區域RP中供設置焊墊電極P之區域稱為焊墊區域RB。
圖4係將圖3所示之構造沿A-A'線切斷，且沿箭頭方向觀察之模式性剖視圖。圖5係將圖3所示之構造沿B-B'線切斷，且沿箭頭方向觀察之模式性剖視圖。再者，圖4及圖5係用於說明之模式性圖，並非表示各構成之準確構成、配置等。例如，關於周邊電路區域RP之更具體之構造，參考圖6～圖13加以例示。又，圖4及圖5中記載之配線圖案等亦係模式性者，具體之構造等可適當調整。
如圖4所示，記憶體裸片MD具備半導體基板S、設置於半導體基板S上表面之記憶體層ML、設置於記憶體層ML上方之配線層MX、設置於配線層MX上方之配線層M0、設置於配線層M0上方之配線層M1、及設置於配線層M1上方之配線層M2。
半導體基板S例如係包含P型雜質之單晶矽等半導體基板。於半導體基板S之上表面之一部分，設置有包含N型雜質之N型阱101。又，於半導體基板S之上表面之一部分，設置有包含P型雜質之P型阱102。半導體基板S之上表面中，位於記憶體區域RM之部分作為連接記憶體電晶體與配線LI(圖5)之電晶體之通道區域發揮功能。半導體基板S之上表面中，位於周邊電路區域RP之部分作為構成周邊電路之複數個電晶體Tr之通道區域發揮功能。再者，半導體基板S之上表面中，作為複數個電晶體Tr之通道區域發揮功能之部分隔著氧化矽(SiO2 )等絕緣部STI而分斷。
於記憶體層ML之記憶體區域RM，例如圖5所示，設置有沿Y方向排列之複數個記憶塊MB。又，於沿Y方向排列之記憶塊MB之間，設置有塊間構造ST。
記憶塊MB具備沿Z方向排列之複數個導電層110、及於Z方向延伸之複數個半導體層120。導電層110例如包含鎢(W)等，作為記憶體電晶體之閘極電極等發揮功能。導電層110中，位於最上方之複數個導電層110相較除此以外之導電層110而言，Y方向之寬度較小。此種導電層110隔著氧化矽(SiO2 )等絕緣層SHE而沿Y方向排列。半導體層120例如包含多晶矽(Si)等，作為記憶體電晶體之通道區域等發揮功能。圖示之例中，半導體層120之下端部連接於半導體基板S之P型阱102。又，於導電層110與半導體層120之間，設置有未圖示之閘極絕緣膜。該閘極絕緣膜例如包含氮化矽(Si3 N4 )等絕緣性之電荷蓄積膜、包含雜質之多晶矽等浮動閘極、或其他可記錄資料之記憶體部。記憶體電晶體例如具有閾值電壓根據閘極絕緣膜之狀態而變化之特性。
塊間構造ST具備於Z方向及X方向延伸之配線LI、及設置於配線LI之Y方向之側面之氧化矽(SiO2 )等絕緣層SW。配線LI例如包含鎢(W)等金屬、注入有磷(P)等雜質之多晶矽(Si)、矽化物或除此以外之導電性材料等。配線LI例如經由形成於P型阱102上表面之電子通道連接於形成在半導體層120外周面之電子通道，作為連接記憶體電晶體與周邊電路PC之源極配線之一部分發揮功能。
於記憶體層ML之周邊電路區域RP，例如圖4所示，設置有複數個電晶體Tr之閘極電極GE、及於Z方向延伸之複數個接點CC、CS。閘極電極GE隔著未圖示之絕緣膜而與半導體基板S之上表面對向。接點CC、CS例如包含鎢等。接點CC之下端連接於導電層110之上表面。接點CC作為連接導電層110與周邊電路之配線發揮功能。接點CS連接於半導體基板S之上表面或閘極電極GE。接點CS例如作為電晶體Tr之源極電極、汲極電極或閘極電極發揮功能。又，於該等構成之間，設置有氧化矽(SiO2 )等絕緣層105。
配線層MX具備設置於周邊電路區域RP之複數根配線mX。配線mX例如包含鎢(W)等，且連接於接點CC或CS之上端。
配線層M0具備設置於周邊電路區域RP之複數根配線m0。配線m0例如包含鎢(W)等，經由接點c0連接於配線mX之上表面。再者，接點c0例如包含鎢(W)等，且於Z方向延伸。
配線層M1具備設置於記憶體區域RM之複數根位元線BL、及設置於周邊電路區域RP之複數根配線m1。位元線BL及配線m1例如包含銅(Cu)等。位元線BL各自於Y方向延伸，且經由於Z方向延伸之接點Vy、Ch而連接於半導體層120之上端。又，位元線BL及配線m1例如經由接點c1連接於配線m0之上表面。再者，接點c1例如包含鎢(W)等，且於Z方向延伸。
配線層M2具備設置於記憶體區域RM及周邊電路區域RP之複數根配線m2。配線m2例如包含鋁(Al)等，且經由接點c2(圖4)連接於配線m1之上表面。配線m2中，設置於焊墊區域RB(圖5)之配線作為焊墊電極P發揮功能。再者，接點c2例如包含鎢(W)等，且於Z方向延伸。
[焊墊區域RB之構成] 其次，參考圖6～圖13，對第1構成之半導體記憶裝置之焊墊區域RB之構成進行說明。圖6係表示焊墊區域RB之配線層M2之構成之模式性俯視圖。圖7係表示焊墊區域RB之配線層M1之構成之模式性俯視圖。圖8係圖7之局部放大圖。圖9係表示焊墊區域RB之配線層M0之構成之模式性俯視圖。圖10係表示焊墊區域RB之配線層MX之構成之模式性俯視圖。圖11係將圖6、圖7、圖9、圖10所示之構造沿A-A'線切斷，且沿箭頭方向觀察之模式性剖視圖。圖12係將圖6、圖7、圖9、圖10所示之構造沿B-B'線切斷，且沿箭頭方向觀察之模式性剖視圖。圖13係將圖6、圖7、圖9、圖10所示之構造沿C-C'線切斷，且沿箭頭方向觀察之模式性剖視圖。
如圖6所示，於配線層M2之焊墊區域RB設置有焊墊電極P。焊墊電極P係設置於配線層M2之大致矩形之電極。焊墊電極P例如經由於Y方向延伸之其他配線m2連接於設置在周邊電路區域RP內之其他區域之電晶體Tr。圖6之虛線所示之大致圓形之區域BB表示對應於焊墊電極P與焊接線B之接觸面之區域。
如圖7所示，於配線層M1之焊墊區域RB，設置有大致圓形之絕緣區域RI、及包圍該大致圓形之絕緣區域RI之大致矩形之導電區域RC。絕緣區域RI例如係埋入有氧化矽(SiO2 )等絕緣層201之區域，且係不包含導電構件等之區域。於絕緣區域RI之內側，設置有對應於焊墊電極P與焊接線B之接觸面之區域BB。導電區域RC例如具備於X方向延伸且沿Y方向排列之複數個導電構件202、及於Y方向延伸且沿X方向排列之複數個導電構件203。導電構件202、203係上述複數根配線m1中之一部分。又，於導電構件202、203之間，設置有氧化矽(SiO2 )等絕緣層204。
再者，圖7之例中，以點p為中心且具有半徑R1之圓C1之內側成為絕緣區域RI。又，以點p為中心且具有半徑R2(＞R1)之圓C2之外側成為導電區域RC。又，於較圓C1更靠外側且較圓C2更靠內側之區域，設置有絕緣區域RI與導電區域RC之邊界。圓C1例如亦可為絕緣區域RI與導電區域RC之邊界線之內切圓。圓C2例如亦可為絕緣區域RI與導電區域RC之邊界線之外切圓。再者，於圓C1之內側，設置有上述區域BB。
又，圖8中，表示導電構件202之Y方向之寬度YL 與導電構件202之Y方向之間隔YS 之比率為1：3左右之例。又，圖8中，表示導電構件203之X方向之寬度XL 與導電構件203之X方向之間隔XS 之比率為1：3左右之例。然而，此種比率可適當調整。例如，此種比率亦可為10：1～1：10左右。更佳為考慮將此種比率設為4：1～1：4左右。又，YL 與YS 之比率亦可與XL 與XS 之比率不同。
如圖9所示，於配線層M0之焊墊區域RB，設置有與配線層M1之焊墊區域RB之構造相同之構造。圖9之例中，配線層M0之絕緣區域RI埋入有氧化矽(SiO2 )等絕緣層211。圖9之例中，配線層M0之導電區域RC例如具備於X方向延伸且沿Y方向排列之複數個導電構件212、及於Y方向延伸且沿X方向排列之複數個導電構件213。導電構件212、213係上述複數根配線m0中之一部分。又，於導電構件212、213之間，設置有氧化矽(SiO2 )等絕緣層214。
如圖10所示，於配線層MX之焊墊區域RB，設置有與配線層M1之焊墊區域RB之構造相同之構造。圖10之例中，配線層MX之絕緣區域RI埋入有氧化矽(SiO2 )等絕緣層221。圖10之例中，配線層MX之導電區域RC例如具備於X方向延伸且沿Y方向排列之複數個導電構件222、及於Y方向延伸且沿X方向排列之複數個導電構件223。導電構件222、223係上述複數根配線mX中之一部分。又，於導電構件222、223之間，設置有氧化矽(SiO2 )等絕緣層224。
如圖11所示，於配線層M1之導電構件202、203之交叉部分，分別設置有接點c2。又，於配線層M1之導電構件202、203之交叉部分，分別設置有接點c1。又，於配線層M0之導電構件212、213之交叉部分，分別設置有接點c0。又，於配線層MX之導電構件222、223之交叉部分，分別設置有接點CS。焊墊電極P經由該等構成連接於半導體基板S之上表面。
如圖12所示，配線層M1之絕緣層204、配線層M0之絕緣層214及配線層MX之絕緣層224沿Z方向排列，且不經由金屬配線等地彼此連接。又，絕緣層224連接於絕緣層105。再者，於該等絕緣層204、214、224、105之間，亦可設置氮化矽(Si3 N4 )等絕緣層。
如圖13所示，配線層M1之絕緣層201、配線層M0之絕緣層211及配線層MX之絕緣層221沿Z方向排列，且不經由金屬配線等地彼此連接。又，絕緣層221連接於絕緣層105。再者，於該等絕緣層201、211、221、105之間，亦可設置氮化矽(Si3 N4 )等絕緣層。
[第2構成] 其次，參考圖14及圖15，對第2構成之半導體記憶裝置之構成進行說明。第2構成之半導體記憶裝置基本上與第1構成之半導體記憶裝置同樣地構成。但如圖14所例示，第2構成之半導體記憶裝置中，於配線層MX、M0、M1未設置絕緣區域RI。又，如圖15所例示，第2構成之半導體記憶裝置中，於焊墊區域RB未設置接點CS、c0、c1、c2。
此種構成中，於配線層MX、M0、M1設置有配線mX、m0、m1。因此，於製造程式中，能抑制焊墊區域RB產生凹陷。
[第3構成] 其次，對第3構成之半導體記憶裝置之構成進行說明。第3構成之半導體記憶裝置基本上與第2構成之半導體記憶裝置同樣地構成。但如圖11所例示，第3構成之半導體記憶裝置中，與第1構成同樣地，於焊墊區域RB設置有接點CS、c0、c1、c2。
此種構成中，於配線層MX、M0、M1設置有配線mX、m0、m1。又，該等配線mX、m0、m1經由接點CS、c0、c1、c2連接於基板X。因此，蓄積於配線mX、m0、m1中之電荷經由半導體基板S而放電。藉此，能抑制電荷蓄積於配線mX、m0、m1中，且能抑制伴隨此種電荷蓄積而發生之絕緣破壞。
[第4構成] 其次，參考圖16，對第4構成之半導體記憶裝置之構成進行說明。第4構成之半導體記憶裝置基本上與第1構成之半導體記憶裝置同樣地構成。但如參考圖7、圖9及圖10所說明，第1構成中，於配線層MX、M0、M1設置有大致圓形之絕緣區域RI。而另一方面，如圖16所例示，第4構成之半導體記憶裝置中，於配線層MX、M0、M1設置有矩形之絕緣區域RI'。於絕緣區域RI'之內側，設置有對應於焊墊電極P與焊接線B之接觸面之區域BB。
此處，於焊墊電極P上安裝焊接線B時，由焊針(capillary)將焊墊電極P朝下方按壓。此時，經由焊墊電極P對配線mX、m0、m1及接點c0、c1、c2亦施加應力。此處，於接點c1包含相對較硬之鎢(W)等之例中，若對接點c1施加應力，則應力會集中於設置在複數個接點c1之間之氧化矽(SiO2 )等絕緣層，從而有可能使該絕緣層產生裂痕。若於此種狀態下焊針朝上方移動，則有可能導致包含焊墊電極P之一部分構造與焊接線B一起被自半導體基板S剝下。
因此，第4構成之半導體記憶裝置中，在對應於焊墊電極P與焊接線B之接觸面之區域BB未設置配線mX、m0、m1，亦未設置接點c0、c1、c2。根據此種構成，能抑制如上所述之焊墊電極P之剝離。
[第1構成之效果] 如參考圖7、圖9及圖10所說明，第1構成之半導體記憶裝置中，於配線層MX、M0、M1之焊墊區域RB，設置有大致圓形之絕緣區域RI、及包圍該大致圓形之絕緣區域RI之大致圓形之導電區域RC。又，於絕緣區域RI之內側，設置有對應於焊墊電極P與焊接線B之接觸面之區域BB。
此種構成中，在對應於焊墊電極P與焊接線B之接觸面之區域BB未設置配線mX、m0、m1，亦未設置接點c0、c1、c2。因此，能抑制如上所述之焊墊電極P之剝離。又，絕緣區域RI構成為大致圓形，且該大致圓形之絕緣區域RI被導電區域RC包圍，因此能使金屬配線之數量較圖16所示之第4構成多。從而，與第4構成相比，能更佳地抑制凹陷。
[關於第1實施形態之其他構成等] 參考圖6～圖13所說明之例中，於配線層M1之導電區域RC設置有導電構件202、203。然而，於配線層M1之導電區域RC，只要設置導電構件202、203之至少一者即可。又，亦可於配線層M1之整個導電區域RC僅設置導電構件，而不設置絕緣層204。例如，亦可於配線層M1之整個導電區域RC設置導電層，而不設置絕緣層204。即，亦可於配線層M1之導電區域RC設置所謂之裸膜。關於配線層M0之導電區域RC及配線層MX之導電區域RC，亦同樣如此。
又，圖7之圓C1之半徑R1可適當調整。圓C1之半徑R1較佳為考慮焊接線B中包含之配線部或焊球部之大小、及接觸面之位置偏移等而設定。例如，圓C1之半徑R1亦可設為30 μm左右。再者，圓C1之直徑亦可為焊墊電極P之X方向之寬度或Y方向之寬度以上。該情形時，例如，導電區域RC亦可被分斷成複數個區域。
又，圖7之圓C2之半徑R2可適當調整。例如，圖7所示之例中，圓C2之半徑R2具有與圓C1之半徑R1大致相同之大小。此種形態下，可恰當地抑制凹陷。再者，例如於配線層M1中，亦可如圖17所示，以使圓C2之半徑R2儘可能接近圓C1之半徑R1之方式，根據導電構件202、203之配線圖案，調整絕緣區域RI與導電區域RC之邊界之形狀。又，例如於配線層M1中，亦可如圖18所示，以使圓C2之半徑R2與圓C1之半徑R1具有一定程度之差之方式，調整絕緣區域I1與導電區域RC之邊界之形狀。
又，例如圖19所示之例中，絕緣區域RI''構成為大致八角形。此種形態下，亦能充分恰當地抑制凹陷。此種情形時，R1＝R2cos(π/8)之關係成立。因此，於半徑R2之大小成為R1(1/cos(π/8))以下(約1.08×R1以下)之範圍內，能充分恰當地抑制凹陷。例如，於參考圖16所說明之第4構成中，絕緣區域RI'構成為正方形。此處，於第4構成中，R1＝R2cos(π/4)之關係成立。於半徑R2之大小未達R1(1/cos(π/4))(未達R1×√2)之情形時，能特別恰當地抑制凹陷之產生。
[第2實施形態] 其次，參考圖20～圖22，對第2實施形態之半導體記憶裝置進行說明。第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。然而，第2實施形態之半導體記憶裝置中，焊墊區域RB之構成之一部分與第1實施形態之半導體記憶裝置不同。
即，例如參考圖7所說明之例中，於配線層M1之焊墊區域RB，設置有大致圓形之絕緣區域RI。而另一方面，如圖20所示，於第2實施形態之配線層M1之焊墊區域RB，未設置絕緣區域RI。又，例如參考圖7所說明之例中，於配線層M1之焊墊區域RB，設置有於X方向延伸且沿Y方向排列之複數個導電構件202、及於Y方向延伸且沿X方向排列之複數個導電構件203。而另一方面，如圖20所示，於第2實施形態之配線層M1之焊墊區域RB，未設置導電構件202，僅設置有導電構件203。又，於導電構件203之間，設置有於Y方向延伸之氧化矽(SiO2 )等絕緣層204。又，導電構件203之Y方向之一端部或另一端部連接於在X方向延伸之導電構件205。再者，導電構件205係複數根配線m1中之一部分。
如圖21及圖22所示，於第2實施形態之配線層MX、M0之焊墊區域RB，設置有與第2實施形態之配線層M1之焊墊區域RB之構造相同之構造。
又，於第2實施形態之半導體記憶裝置之焊墊區域RB中，以點p為中心且具有半徑R3之圓C3內側之接點c1之配置密度低於圓C3外側之接點c1之配置密度。再者，於圓C3之內側，設置有對應於焊墊電極P與焊接線B之接觸面之區域BB。又，圓C3之半徑R3例如能以與圓C1之半徑R1相同之形態進行調整。
[關於第2實施形態之其他構成例等] 參考圖20～圖22所說明之例中，於配線層M1之焊墊區域RB未設置導電構件202，僅設置導電構件203。然而，例如，亦可如圖23所示，於配線層M1之焊墊區域RB不設置導電構件203，僅設置導電構件202。圖23之例中，於導電構件202之間，設置有於X方向延伸之氧化矽(SiO2 )等絕緣層204。又，導電構件202之X方向之一端部或另一端部連接於在Y方向延伸之導電構件206。再者，導電構件206係複數根配線m1中之一部分。
如圖24及圖25所示，關於配線層MX、M0之焊墊區域RB之構造，亦可設置與圖23之構造相同之構造。
又，例如，亦可將參考圖20～圖22所說明之構造與參考圖23～圖25所說明之構造加以組合。例如，亦可如圖26所例示，對配線層M1採用參考圖20所說明之構造，對配線層M0採用參考圖24所說明之構造，對配線層MX採用參考圖22所說明之構造。同樣地，例如亦可對配線層M1採用參考圖23所說明之構造，對配線層M0採用參考圖21所說明之構造，對配線層MX採用參考圖25所說明之構造。
又，例如於參考圖20～圖22所說明之構造中，設置於配線層MX、M0、M1之各構造自Z方向觀察時係重疊配置。然而，例如亦可將該等構造錯開配置。例如圖27所例示，於自Z方向觀察之情形時，可為圖20之導電構件203與圖21之絕緣層214重疊，亦可為圖20之絕緣層204與圖21之導電構件213重疊。關於配線層MX、M1之構成，亦同樣如此。又，關於圖23～圖25之構成，亦同樣如此。
又，於上述之例中，以點p為中心且具有半徑R3之圓C3內側之接點c1之配置密度低於圓C3外側之接點c1之配置密度。然而，究竟調整何接點之配置密度可恰當調整。例如，亦可使圓C3內側之接點c0、c1、c2之至少一者之配置密度低於圓C3外側之配置密度。
[其他實施形態] 第1實施形態及第2實施形態中，以半導體記憶裝置為例對焊墊區域RB之構造進行了說明。然而，第1實施形態及第2實施形態中所說明之構造亦可應用於除半導體記憶裝置以外之半導體裝置中。作為除半導體記憶裝置以外之半導體裝置，例如可考慮系統LSI(Large Scale Integration，大規模積體電路)、CPU(Central Processing Unit，中央處理器)或微型電腦等運算處理裝置、影像感測器等感測器、電晶體等半導體元件。
又，第1實施形態及第2實施形態中，示出了於半導體基板S之上方設置有包含焊墊電極P之配線層M2，且於半導體基板S與配線層M2之間設置有3個配線層MX、M0、M1之例。然而，究竟於半導體基板S與配線層M2之間設置多少配線層可適當調整。例如，可省略上述3個配線層MX、M0、M1中之至少一者而減少配線層之數量，亦可增加配線層之數量。
[其他] 以上對特定實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意圖限制本發明之範圍。事實上，此處說明之新穎之實施形態能以其他各種形態實施，再者，於不脫離本發明主旨之前提下，可對此處說明之實施形態進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於權利要求書及其等同之範圍內。
相關申請案之引用 本申請案基於2019年10月30日申請在先之日本專利申請案第2019-197445號之優先權之利益，且要求該利益，其全部內容藉由引用併入本文中。
100:記憶體系統 101:N型阱 102:P型阱 105:絕緣層 110:導電層 120:半導體層 201:絕緣層 202:導電構件 203:導電構件 204:絕緣層 205:導電構件 206:導電構件 211:絕緣層 212:導電構件 213:導電構件 214:絕緣層 215:導電構件 216:導電構件 221:絕緣層 222:導電構件 223:導電構件 224:絕緣層 225:導電構件 226:導電構件 B:焊接線 BB:區域 BL:位元線 c0:接點 C1:圓 c1:接點 C2:圓 c2:接點 C3:圓 CC:接點 CD:控制器裸片 Ch:接點 CS:接點 GE:閘極電極 LI:配線 M0:配線層 m0:配線 M1:配線層 m1:配線 M2:配線層 m2:配線 MB:記憶塊 MCA:記憶單元陣列 MD:記憶體裸片 ML:記憶體層 MSB:安裝基板 MX:配線層 mX:配線 P:焊墊電極 p:點 PC:周邊電路 R1:半徑 R2:半徑 R3:半徑 RB:焊墊區域 RC:導電區域 RC':導電區域 RC'':導電區域 RM:記憶體區域 RI:絕緣區域 RI':絕緣區域 RI'':絕緣區域 RP:周邊電路區域 S:半導體基板 SHE:絕緣層 ST:塊間構造 STI:絕緣部 SW:絕緣層 Tr:電晶體 Vy:接點 XL :寬度 XS :間隔 YL :寬度 YS :間隔
圖1係表示第1實施形態之第1構成之記憶體系統100的構成例之模式性側視圖。 圖2係表示該記憶體系統100之構成例之模式性俯視圖。 圖3係表示記憶體裸片MD之構成之模式性俯視圖。 圖4係將圖3所示之構造沿A-A'線切斷，且沿箭頭方向觀察之模式性剖視圖。 圖5係將圖3所示之構造沿B-B'線切斷，且沿箭頭方向觀察之模式性剖視圖。 圖6係表示焊墊區域RB之配線層M2之構成之模式性俯視圖。 圖7係表示焊墊區域RB之配線層M1之構成之模式性俯視圖。 圖8係圖7之局部放大圖。 圖9係表示焊墊區域RB之配線層M0之構成之模式性俯視圖。 圖10係表示焊墊區域RB之配線層MX之構成之模式性俯視圖。 圖11係將圖6、圖7、圖9、圖10所示之構造沿A-A'線切斷，且沿箭頭方向觀察之模式性剖視圖。 圖12係將圖6、圖7、圖9、圖10所示之構造沿B-B'線切斷，且沿箭頭方向觀察之模式性剖視圖。 圖13係將圖6、圖7、圖9、圖10所示之構造沿C-C'線切斷，且沿箭頭方向觀察之模式性剖視圖。 圖14係表示第2構成之半導體記憶裝置之焊墊區域RB的配線層M1之構成之模式性俯視圖。 圖15係將圖14所示之構造沿A-A'線切斷，且沿箭頭方向觀察之模式性剖視圖。 圖16係表示第4構成之半導體記憶裝置之焊墊區域RB的配線層M1之構成之模式性俯視圖。 圖17係表示第1實施形態之半導體記憶裝置之一部分構成例之模式性俯視圖。 圖18係表示第1實施形態之半導體記憶裝置之一部分構成例之模式性俯視圖。 圖19係表示第1實施形態之半導體記憶裝置之另一構成例之模式性俯視圖。 圖20係表示第2實施形態之半導體記憶裝置之焊墊區域RB的配線層M1之構成之模式性俯視圖。 圖21係表示該半導體記憶裝置之焊墊區域RB的配線層M0之構成之模式性俯視圖。 圖22係表示該半導體記憶裝置之焊墊區域RB的配線層MX之構成之模式性俯視圖。 圖23係表示第2實施形態之半導體記憶裝置之另一構成例的焊墊區域RB之配線層M1之構成之模式性俯視圖。 圖24係表示該構成例之焊墊區域RB的配線層M0之構成之模式性俯視圖。 圖25係表示該構成例之焊墊區域RB的配線層MX之構成之模式性俯視圖。 圖26係表示第2實施形態之半導體記憶裝置之另一構成例的焊墊區域RB之構成之模式性俯視圖。 圖27係表示第2實施形態之半導體記憶裝置之另一構成例的焊墊區域RB之構成之模式性俯視圖。
201:絕緣層
202:導電構件
203:導電構件
204:絕緣層
BB:區域
C1:圓
C2:圓
M1:配線層
m1:配線
p:點
R1:半徑
R2:半徑
RB:焊墊區域
RC:導電區域
RI:絕緣區域

Claims (16)

  1. 一種半導體裝置，其具備： 基板； 複數個第1配線層，其等於與上述基板之表面交叉之第1方向積層，且包含複數個導電構件；及 第2配線層，其較上述複數個第1配線層遠離上述基板，且包含焊墊電極；且 上述複數個第1配線層各自具備自上述第1方向觀察時與上述焊墊電極重疊之焊墊區域， 於上述焊墊區域之、以第1點為中點之第1假想圓之內側區域，未設置上述導電構件， 於上述焊墊區域之、以上述第1點為中點且半徑為上述第1假想圓之半徑以上的第2假想圓之外側區域，設置有以特定圖案配置之上述導電構件、或配置於該整個區域之上述導電構件， 若將上述第1假想圓之半徑設為R1，將上述第2假想圓之半徑設為R2，則R2/R1小於1/cos(π/4)。
  2. 如請求項1之半導體裝置，其中上述第1假想圓之直徑小於上述焊墊電極之與上述第1方向交叉之第2方向之寬度。
  3. 如請求項1之半導體裝置，其中上述第1假想圓之直徑大於上述焊墊電極之與上述第1方向交叉之第2方向之寬度。
  4. 如請求項1之半導體裝置，其中於上述第1假想圓之內側，包含對應於上述焊墊電極與焊接線之接觸面的區域。
  5. 如請求項1之半導體裝置，其中R2/R1小於1/cos(π/8)。
  6. 如請求項1之半導體裝置，其中於上述焊墊區域之上述第2假想圓之整個外側區域，設置有上述導電構件。
  7. 如請求項1之半導體裝置，其中於上述焊墊區域之上述第2假想圓之外側區域，以特定圖案設置有上述導電構件，且 上述導電構件包含複數個第1導電構件，上述複數個第1導電構件於與上述第1方向交叉之第2方向延伸，且沿與上述第1方向及上述第2方向交叉之第3方向排列， 於上述複數個第1導電構件之間，設置有於上述第2方向延伸之絕緣構件。
  8. 如請求項1之半導體裝置，其中於上述焊墊區域之上述第2假想圓之外側區域，以特定圖案設置有上述導電構件，且 上述導電構件包含： 複數個第1導電構件，其等於與上述第1方向交叉之第2方向延伸，且沿與上述第1方向及上述第2方向交叉之第3方向排列；及 複數個第2導電構件，其等於上述第3方向延伸，沿上述第2方向排列，且與上述複數個第1導電構件連接； 在位於上述複數個第1導電構件之間且位於上述複數個第2導電構件之間的部分，設置有絕緣構件。
  9. 如請求項1之半導體裝置，其具備複數個接點，該等接點於上述第1方向延伸，且與上述複數個第1配線層中包含之複數個導電構件連接，且 於上述焊墊區域之上述第1假想圓之內側區域，未設置上述接點， 於上述焊墊區域之上述第2假想圓之外側區域，設置有上述接點。
  10. 如請求項1之半導體裝置，其具備記憶體層，該記憶體層設置於上述基板與上述複數個第1配線層之間， 上述記憶體層具備記憶單元陣列及第1絕緣構件， 上述記憶單元陣列具備： 複數根第1配線，其等於上述第1方向積層； 半導體構件，其於上述第1方向延伸，且與上述複數根第1配線對向；及 電荷蓄積膜，其設置於上述複數根第1配線與上述半導體構件之間； 上述複數個第1配線層具備第2絕緣構件，該第2絕緣構件設置於上述焊墊區域之上述第1假想圓之內側區域， 上述第2絕緣構件連接於上述第1絕緣構件。
  11. 一種半導體裝置，其具備： 基板； 複數個第1配線層，其等於與上述基板之表面交叉之第1方向積層，且包含複數個導電構件；及 第2配線層，其較上述複數個第1配線層遠離上述基板，且包含焊墊電極；且 上述複數個第1配線層各自具備自上述第1方向觀察時與上述焊墊電極重疊之焊墊區域， 上述複數個第1配線層之上述焊墊區域具備第1圖案及第2圖案之任一者， 上述第1圖案包含： 複數個上述導電構件，其等於與上述第1方向交叉之第2方向延伸，且沿與上述第1方向及上述第2方向交叉之第3方向排列；及 絕緣構件，其於上述第2方向延伸，沿上述第3方向排列，且於上述第3方向上設置於上述導電構件之間； 上述第2圖案包含： 複數個上述導電構件，其等於上述第3方向延伸，且沿上述第2方向排列；及 絕緣構件，其於上述第3方向延伸，沿上述第2方向排列，且於上述第2方向上設置於上述導電構件之間。
  12. 如請求項11之半導體裝置，其中若將上述複數個第1導電層中之一個作為第3導電層， 將上述複數個第1導電層中之一個作為第4導電層之情形時， 上述第3導電層包含上述第1圖案， 上述第4導電層包含上述第1圖案。
  13. 如請求項12之半導體裝置，其中上述第3導電層中包含之上述導電構件與上述第4導電層中包含之上述導電構件自上述第1方向觀察時重疊， 上述第3導電層中包含之上述絕緣構件與上述第4導電層中包含之上述絕緣構件自上述第1方向觀察時重疊。
  14. 如請求項12之半導體裝置，其中上述第3導電層中包含之上述導電構件與上述第4導電層中包含之上述絕緣構件自上述第1方向觀察時重疊， 上述第3導電層中包含之上述絕緣構件與上述第4導電層中包含之上述導電構件自上述第1方向觀察時重疊。
  15. 如請求項11之半導體裝置，其中若將上述複數個第1導電層中之一個作為第3導電層， 將上述複數個第1導電層中之一個作為第5導電層之情形時， 上述第3導電層包含上述第1圖案， 上述第5導電層包含上述第2圖案。
  16. 如請求項11之半導體裝置，其具備複數個接點，該等接點於上述第1方向延伸，且與上述複數個第1配線層中包含之複數個導電構件連接， 若將上述焊墊區域之、以第1點為中點之第1假想圓的內側區域中之上述接點之配置密度設為第1配置密度， 將上述焊墊區域之、上述第1假想圓的外側區域中之上述接點之配置密度設為第2配置密度，則 上述第1配置密度小於上述第2配置密度。
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