CN113394210A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种得当地动作的半导体存储装置。实施方式的半导体存储装置具备第1芯片及第2芯片。第1芯片具备半导体衬底、及设置在半导体衬底的表面的多个晶体管。第2芯片具备多个第1导电层、多个第1半导体层、以及设置在多个第1导电层与多个第1半导体层的交叉部的多个存储单元。另外，第2芯片具备：第2半导体层，比多个第1导电层离半导体衬底远，且相接在多个第1半导体层；第3半导体层，比第2半导体层离半导体衬底远，且相接在第2半导体层；及第1绝缘层，包含比第3半导体层离半导体衬底远的部分、及相接在第2半导体层的部分。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-43224号(申请日：2020年3月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知一种具备彼此连接的第1芯片及第2芯片的半导体存储装置。
发明内容
实施方式提供一种得当地动作的半导体存储装置。
一实施方式的半导体存储装置具备彼此连接的第1芯片及第2芯片。第1芯片具备半导体衬底、及设置在半导体衬底的表面的多个晶体管。第2芯片具备：多个第1导电层，在与半导体衬底的表面交叉的第1方向上排列，并在与第1方向交叉的第2方向上延伸；多个第1半导体层，在第2方向上排列，并在第1方向上延伸，且具备与多个第1导电层对向的第1区域、及比多个第1导电层离半导体衬底远的第2区域；及多个存储单元，设置在多个第1导电层与多个第1半导体层的第1区域的交叉部。另外，第2芯片具备：第2半导体层，比多个第1导电层离半导体衬底远，并相接在多个第1半导体层的第2区域，且在第2方向上延伸；第3半导体层，比第2半导体层离半导体衬底远，并相接在第2半导体层，且在第2方向上延伸；及第1绝缘层，包含比第3半导体层离半导体衬底远的部分、及相接在第2半导体层的部分。
附图说明
图1是第1实施方式的半导体存储装置的示意性等效电路图。
图2是该半导体存储装置的示意性立体图。
图3是该半导体存储装置的示意性俯视图。
图4是该半导体存储装置的示意性仰视图。
图5A是该半导体存储装置的示意性俯视图。
图5B是将图5A的一部分放大显示的示意性俯视图。
图5C是与图3的A1-A1'线及图4的B1-B1'线相对应的示意性剖视图。
图6A是该半导体存储装置的示意性立体图。
图6B是该半导体存储装置的示意性立体图。
图7是由图6A的Q所表示的部分的放大图。
图8是表示该半导体存储装置的制造方法的示意性剖视图。
图9是表示该制造方法的示意性俯视图。
图10是表示该制造方法的示意性剖视图。
图11是表示该制造方法的示意性俯视图。
图12是表示该制造方法的示意性剖视图。
图13是表示该制造方法的示意性俯视图。
图14是表示该制造方法的示意性剖视图。
图15是表示该制造方法的示意性剖视图。
图16是表示该制造方法的示意性俯视图。
图17是表示该制造方法的示意性剖视图。
图18是表示该制造方法的示意性剖视图。
图19是表示该制造方法的示意性剖视图。
图20是表示该制造方法的示意性剖视图。
图21是表示该制造方法的示意性剖视图。
图22是表示该制造方法的示意性剖视图。
图23是表示该制造方法的示意性剖视图。
图24是表示该制造方法的示意性剖视图。
图25是表示该制造方法的示意性剖视图。
图26是表示该制造方法的示意性剖视图。
图27是表示该制造方法的示意性剖视图。
图28是表示该制造方法的示意性剖视图。
图29是表示该制造方法的示意性剖视图。
图30是表示该制造方法的示意性剖视图。
图31是表示该制造方法的示意性剖视图。
图32A是表示比较例的制造方法的示意性剖视图。
图32B是表示比较例的制造方法的示意性剖视图。
图32C是表示比较例的制造方法的示意性剖视图。
图32D是表示比较例的制造方法的示意性剖视图。
图33是第2实施方式的半导体存储装置的示意性俯视图。
图34是该半导体存储装置的示意性剖视图。
图35是表示该制造方法的示意性剖视图。
图36是表示该制造方法的示意性俯视图。
图37是表示该制造方法的示意性剖视图。
图38是表示该制造方法的示意性剖视图。
图39是表示该制造方法的示意性剖视图。
图40是表示该制造方法的示意性剖视图。
图41是表示该制造方法的示意性剖视图。
图42是表示第2实施方式的半导体存储装置的第1变化例的一部分构成的示意性俯视图。
图43是表示第2实施方式的半导体存储装置的第2变化例的一部分构成的示意性俯视图。
图44是表示第2实施方式的半导体存储装置的第3变化例的一部分构成的示意性俯视图。
图45是表示第2实施方式的半导体存储装置的第4变化例的一部分构成的示意性俯视图。
图46是另一实施方式的半导体存储装置的示意性俯视图。
具体实施方式
接着，参照图式详细地对实施方式的半导体存储装置进行说明。另外，这些实施方式仅为一例，而非带有限定本发明的意图地加以表示。
另外，各图式为示意图，存在省略一部分构成等的情况。另外，各实施方式中共通的部分被标附共通的符号，存在省略说明的情况。
另外，在本说明书中，将平行于衬底的表面的特定方向称为X方向，将平行于衬底的表面且垂直于X方向的方向称为Y方向，将垂直于衬底的表面的方向称为Z方向。
另外，在本说明书中，有时会将沿着特定面的方向称为第1方向，将沿着该特定面且与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一个对应，也可不与X方向、Y方向及Z方向的任一个对应。
另外，在本说明书中，「上」或「下」等表达是以衬底为基准。例如，将沿着所述第1方向远离衬底的方向称为上，将沿着第1方向接近衬底的方向称为下。另外，针对某个构成而称下表面或下端的情况下，意指该构成的衬底侧的面或端部，称上表面或上端的情况下，意指该构成的与衬底相反一侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，在本说明书中，针对构成、部件等而称特定方向的「宽度」或「厚度」的情况下，有时意指通过SEM(Scanning electron microscopy，扫描电子显微镜)或TEM(Transmission electron microscopy，透射电子显微镜)等加以观察的剖面等中的宽度或厚度。
[第1实施方式]
[构成]
图1是第1实施方式的半导体存储装置的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MCA、及控制存储单元阵列MCA的外围电路PC。
存储单元阵列MCA具备多个存储器单元MU。这些多个存储器单元MU分别具备电性独立的2条内存字符串MSa、MSb。这些内存字符串MSa、MSb的一端分别连接在漏极侧选择晶体管STD，并经由这些漏极侧选择晶体管STD连接在共通的位线BL。内存字符串MSa、MSb的另一端连接在共通的源极侧选择晶体管STS，并经由该源极侧选择晶体管STS连接在共通的源极线SL。
内存字符串MSa、MSb分别具备串联连接的多个存储单元MC。存储单元MC是具备半导体层、栅极绝缘层及栅电极的场效应型晶体管。半导体层作为沟道区域发挥作用。栅极绝缘层具备能够存储资料的电荷储存膜。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。栅电极是字线WL的一部分。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘层及栅电极的场效应型晶体管。半导体层作为沟道区域发挥作用。漏极侧选择晶体管STD的栅电极是漏极侧选择栅极线SGD的一部分。源极侧选择晶体管STS的栅电极是源极侧选择栅极线SGS的一部分。
外围电路PC例如产生读取动作、写入动作、擦除动作所需的电压，并将其施加于位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)。外围电路PC例如包含行解码器、感测放大器模块、电压产生电路、定序器及各种寄存器等电路。外围电路PC例如由设置在与存储单元阵列MCA不同的芯片上的多个晶体管及配线构成。
[存储器裸片MD的构成例]
图2是表示本实施方式的半导体存储装置的构成例的示意性立体图。本实施方式的半导体存储装置具备存储器裸片MD。存储器裸片MD具备第1芯片C1及第2芯片C2。第1芯片C1具备外围电路PC(图1)。第2芯片C2具备存储单元阵列MCA(图1)。
以下，针对第1芯片C1，将设置着多个第1贴合电极PI1的面称为正面，将与正面相反一侧的面称为背面。另外，针对第2芯片C2，将设置着多个第2贴合电极PI2的面称为正面，将设置着多个外部焊盘电极PX的面称为背面。第1芯片C1的正面设置得比第1芯片C1的背面更靠上方，第2芯片C2的背面设置得比第2芯片C2的正面更靠上方。
第1芯片C1及第2芯片C2以第1芯片C1的正面与第2芯片C2的正面对向的方式配置。在第1芯片C1的正面设置着多个第1贴合电极PI1。在第2芯片C2的正面设置着多个第2贴合电极PI2。在第2芯片C2的背面设置着多个外部焊盘电极PX。多个第2贴合电极PI2分别与多个第1贴合电极PI1对应地设置，配置在能够与多个第1贴合电极PI1贴合的位置。第1贴合电极PI1与第2贴合电极PI2作为用来将第1芯片C1与第2芯片C2贴合且使它们电性地导通的贴合电极发挥作用。第1贴合电极PI1与第2贴合电极PI2例如包含铜(Cu)等导电性材料。
另外，在图2的例中，第1芯片C1的角部a1、a2、a3、a4分别与第2芯片C2的角部b1、b2、b3、b4对应。
图3是表示第1芯片C1的构成例的示意性俯视图。图3左下方由虚线所包围的部分表示比设置着多个第1贴合电极PI1的第1芯片C1的正面更靠内部的构造。图4是表示第2芯片C2的构成例的示意性仰视图。图4右下方由虚线所包围的部分表示比设置着多个第2贴合电极PI2的第2芯片C2的正面更靠内部的构造。
图5A是表示第2芯片C2的一部分构成的示意性XY剖视图。图5B是由图5A的A所表示的部分的放大图。图5C是与图3的A1-A1'线及图4的B1-B1'线相对应的示意性剖视图，显示将图3及图4所示的构造沿着各线切断并沿着箭头的方向观察时的剖面。图6A及图6B是将存储单元阵列MCA的一部分放大的示意性立体图。另外，图5A及图5B、以及图6B所示的构造的上表面对应于将图6A所示的构造沿着由图6A中的D所表示的单点划线切断并沿着箭头的方向观察所见的剖面。另外，图7是由图6A的Q所表示的部分的放大图。
[第1芯片C1]
例如，如图3所示，第1芯片C1具备在X方向及Y方向上排列的4个外围电路区域PCA。外围电路区域PCA具备在Y方向上排列的区域R11a、区域R11b、以及设置在区域R11a及区域R11b的X方向的一端侧及另一端侧的区域R12。另外，第1芯片C1具备区域R13。
另外，例如，如图5C所示，第1芯片C1具备半导体衬底层Sb、设置在半导体衬底层Sb上方的晶体管层TL、及设置在晶体管层TL上方的多个配线层M'0、M'1、M'2、M'3、M'4。
半导体衬底层Sb例如具备P型半导体区域10、设置在P型半导体区域10的一部分的上方的P型井层11、N型井层12、以及设置在P型半导体区域10及N型井层12的一部分的上方的P型井层13。P型半导体区域10、P型井层11、13例如为包含硼(B)等P型杂质的单晶硅(Si)等半导体区域。N型井层12例如为包含磷(P)等N型杂质的半导体区域。另外，在半导体衬底层Sb的表面的一部分设置着氧化硅等绝缘区域STI。
晶体管层TL例如具备设置在区域R11a(图3)、R11b的多个晶体管20、及连接于这些多个晶体管20的多个接点21。这些多个晶体管20及接点21中设置在区域R11a(图3)的晶体管及接点构成感测放大器模块。另外，这些多个晶体管20及接点21中设置在区域R11b(图3)的晶体管及接点构成外围电路PC的一部分。
另外，晶体管层TL例如具备设置在区域R13的多个晶体管30、及连接于这些多个晶体管30的多个接点31。这些多个晶体管30及接点31构成外围电路PC的一部分。
另外，晶体管层TL通过设置在区域R12(图3)的多个晶体管及接点，构成作为外围电路PC的一部分的行解码器中的开关电路。
配线层M'0设置在晶体管层TL的上方。配线层M'0例如为包含钨(W)等导电性材料的配线层。配线层M'1设置在配线层M'0的上方。配线层M'1例如为包含铜(Cu)等导电性材料的配线层。配线层M'2在图5C中被省略显示，但其设置在配线层M'1的上方。配线层M'2例如为包含铜(Cu)等导电性材料的配线层。配线层M'3例如为包含铜(Cu)或铝(Al)等导电性材料的配线层。配线层M'4例如为包含铜(Cu)等导电性材料的配线层，且具备多个第1贴合电极PI1。
[第2芯片C2]
例如，如图4所示，第2芯片C2具备与外围电路区域PCA对应地在X方向及Y方向上排列的4个存储器面MP。在存储器面MP设置着所述存储单元阵列MCA。存储器面MP具备设置在与区域R11a及区域R11b对向的区域的区域R21、及设置在与区域R12对向的区域的区域R22。另外，第2芯片C2具备区域R23，该区域R23相对于4个存储器面MP设置在Y方向的一端侧的区域，且设置在与区域R13对向的区域。
另外，例如，如图5C所示，第2芯片C2具备基体层SBL、设置在基体层SBL下方的存储器层ML、及设置在存储器层ML下方的多个配线层M0、M1、M2。
基体层SBL具备设置在第2芯片C2背面的绝缘层100、及设置在绝缘层100下方的绝缘层101。绝缘层100及绝缘层101例如具备氧化硅(SiO2)或氮化硅(Si3O4)等绝缘性单层膜、或包含氧化硅及氮化硅等多个绝缘层的积层膜。绝缘层100作为第2芯片C2背面侧的钝化膜发挥作用。
另外，例如，如图5C所示，基体层SBL在区域R23具备设置于绝缘层100及绝缘层101的背面配线MZ。背面配线MZ例如为包含铝(Al)等导电性材料的配线层。另外，背面配线MZ的一部分经由设置在绝缘层100的开口TV露出于存储器裸片MD的外部，作为外部焊盘电极PX发挥作用。
另外，如图5C所示，存储器层ML例如具备设置在区域R23的多个贯通电极CC1。贯通电极CC1的上端连接在背面配线MZ，下端连接在配线层M0内的配线102。贯通电极CC1作为第1芯片C1与外部焊盘电极PX的连接电极发挥作用。贯通电极CC1例如包含钨(W)等导电性材料。
配线层M0设置在存储器层ML的下方。配线层M0例如为包含铜(Cu)等导电性材料的配线层。配线层M0例如包含位线BL及所述配线102。配线层M1设置在配线层M0的下方。配线层M1例如为包含铜(Cu)或铝(Al)等导电性材料的配线层。配线层M2设置在配线层M1的下方。配线层M2例如为包含铜(Cu)等导电性材料的配线层，且具备多个第2贴合电极PI2。
[存储单元阵列MCA]
例如，如图5C所示，存储器层ML具备设置在区域R21的存储单元阵列MCA。例如，如图5A及图5C所示，存储单元阵列MCA具备在Y方向上排列的多个积层构造LB1、设置在积层构造LB1之间的存储器沟槽构造MT、以及设置在积层构造LB1及存储器沟槽构造MT上方的半导体层140。
例如，如图6A所示，积层构造LB1具备在Z方向上排列的多个导电层111、设置在多个导电层111之间的多个绝缘层121、及位于比多个导电层111更靠上方的位置的导电层131。
导电层111为在X方向上延伸的大致板状的导电层，且在Z方向上排列。多个导电层111中的一部分作为字线WL(图1)及连接在该字线WL的多个存储单元MC(图1)的栅电极发挥作用。另外，多个导电层111中位于更下侧的一个或多个导电层111作为漏极侧选择栅极线SGD(图1)及连接在该漏极侧选择栅极线SGD的多个漏极侧选择晶体管STD(图1)的栅电极发挥作用。
绝缘层121作为使多个导电层111之间绝缘的层发挥作用。绝缘层121例如可包含氧化硅(SiO2)等绝缘性材料。
导电层131作为源极侧选择栅极线SGS(图1)及连接在该源极侧选择栅极线SGS的多个源极侧选择晶体管STS(图1)的栅电极发挥作用。导电层131例如可包含含有磷或硼等杂质的多晶硅等。
例如，如图5A及图6A所示，存储器沟槽构造MT为在Y方向上排列并在Z方向及X方向上延伸的大致板状的构造，且包含多个存储单元MC。
例如，如图5A所示，存储器沟槽构造MT具备在X方向上排列的多个积层构造体MTi、及在X方向上排列的多个孔构造AH。另外，从Y方向的一侧数起第偶数个或第奇数个存储器沟槽构造MT具备在X方向上排列的多个孔构造STH＿F。
积层构造体MTi分别作为存储器单元MU(图1)发挥作用。例如，如图6A所示，积层构造体MTi具备：半导体层152A及半导体层152B，在Z方向上延伸；栅极绝缘层153A，设置在半导体层152A与导电层111之间；栅极绝缘层153B，设置在半导体层152B与导电层111之间；半导体层152C，连接在半导体层152A及半导体层152B的上端；及氧化硅(SiO2)等绝缘层151，埋入到半导体层152A及半导体层152B之间。
半导体层152A与多个导电层111及导电层131对向，作为与内存字符串MSa(图1)相对应的多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS的沟道区域发挥作用。
半导体层152B与多个导电层111及导电层131对向，作为与内存字符串MSb(图1)相对应的多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS的沟道区域发挥作用。
另外，在以下说明中，存在将半导体层152A、152B称为半导体层的「区域r1」等的情况。另外，在以下说明中，存在将半导体层152C称为半导体层的「区域r2」等的情况。
孔构造AH、STH＿F例如包含氧化硅(SiO2)等绝缘层。例如，如图5A所示，孔构造AH以第1周期P1在X方向上排列。另外，孔构造STH＿F以第2周期P2在X方向上排列。第2周期P2大于第1周期P1。另外，孔构造AH以在Y方向上相邻的2个存储器沟槽构造MT之间，孔构造AH的X方向的位置不同的方式，呈错位状配置。另外，孔构造STH＿F在X方向及Y方向上呈矩阵状排列。另外，在图5A中，分别将孔构造STH＿F的X方向及Y方向上的宽度表示为宽度x1及宽度y1，分别将孔构造AH的X方向及Y方向上的宽度表示为宽度x2及宽度y2。宽度x1大于宽度y1、y2。宽度y1、y2具有相同程度的大小。宽度y1、y2大于宽度x2。
例如，如图6A及图6B所示，半导体层140具备半导体层141E、位于比半导体层141E更靠上方的位置的半导体层141F、及位于比半导体层141E更靠上方的位置的半导体层141A。半导体层141A、半导体层141E及半导体层141F作为源极线SL(图1)的一部分发挥作用。半导体层141A、半导体层141E及半导体层141F例如可包含含有磷等杂质的多晶硅等。
半导体层141E与在Y方向上排列的多个积层构造LB1对应地在Y方向上排列，并与积层构造LB1对应地在X方向上延伸。
例如，如图6A所示，半导体层141F具备在X方向及Y方向上延伸的大致板状的区域r3、及设置在与下述孔STH＿Ba相对应的位置的区域r4。区域r3具备与半导体层141A相接的上表面、及与半导体层141E相接的下表面。另外，在图6A的例中，区域r4与下述孔STH＿Ba的内周面相接。
例如，如图6A及图6B所示，半导体层141A具备孔STH＿Ba。例如，如图5A所示，孔STH＿Ba在特定的XY剖面中在X方向及Y方向上排列。例如，如图5B及图6B所示，在孔STH＿Ba的内部设置着半导体层141F的区域r4、及绝缘层101的一部分的至少一个。另外，在如图5B所示的XY剖面中，这些构成的外周面被设置在半导体层141F的孔STH＿Ba的内周面包围。例如，如图所示，在孔STH＿Ba的内部设置着半导体层141F的情况下，孔STH＿Ba的内周面(半导体层141F的侧面)可与半导体层141F的外周面相接。另外，在孔STH＿Ba的内部未设置半导体层141F的情况下，孔STH＿Ba的内周面可与绝缘层101的一部分的外周面相接。另外，在以下说明中，存在将设置于孔STH＿Ba内部的构造称为「孔构造STH＿B」等的情况。
另外，如图6A所例示，绝缘层101具备在X方向及Y方向上延伸的大致板状的区域r5、及设置在与孔STH＿Ba相对应的位置的区域r6。区域r5具备与半导体层141A相接的下表面。区域r6向下方突出，连接在半导体层141F、半导体层141E及孔构造STH＿F。另外，在图6A及图6B的例中，区域r6与孔STH＿Ba的内周面相接。
另外，如图5A所示，多个孔构造STH＿B设置在从Z方向观察时与孔构造STH＿F重叠的位置。另外，孔构造STH＿B的X方向及Y方向上的宽度x3、y3分别具有与孔构造STH＿F的X方向及Y方向上的宽度x1、y1相同程度的大小。
另外，如图5C所示，孔构造STH＿B在Z方向上具有宽度z1。另外，孔构造AH及孔构造STH＿F在Z方向上具有宽度z2。宽度z1小于宽度z2。
在图7中，表示由图6A的Q所示的部分的放大图。导电层111包含导电膜112、覆盖该导电膜112的上表面、下表面及侧面的障壁金属膜113、以及覆盖该障壁金属膜113的上表面、下表面及侧面的高介电绝缘层114。导电膜112例如为钨(W)等金属膜。障壁金属膜113例如为氮化钛(TiN)等金属膜。高介电绝缘层114例如为氧化铝(Al2O3)等金属氧化膜。
栅极绝缘层153A包含氧化硅(SiO2)等隧道绝缘层154、氮化硅(SiN)等电荷储存膜155、及氧化硅(SiO2)等阻挡绝缘层156。隧道绝缘层154、电荷储存膜155及阻挡绝缘层156在Z方向上延伸。另外，栅极绝缘层153B(图6A)具有与栅极绝缘层153A相同的构成。
[制造方法]
接着，对本实施方式的半导体存储装置的制造方法进行说明。在本实施方式的半导体存储装置的制造方法中，例如制造包含第1芯片C1的构成的第1晶圆W1(参照图21)、及包含第2芯片C2的构成的第2晶圆W2(参照图21)。接着，将第1晶圆W1与第2晶圆W2贴合(参照图22)，对第2晶圆W2进行背面处理，并将由此形成的构成利用切晶等方法单片化。
第1晶圆W1例如通过如下所述制造而成：利用已知的方法，在切晶前的半导体衬底层Sb上形成晶体管层TL、及设置在晶体管层TL上方的多个配线层M'0、M'1、M'2、M'3、M'4。
接着，参照图8～图20，对第2晶圆W2的制造方法进行说明。图8、图10、图12、图14及图15是与图9、图11、图13及图16所示的俯视图中由A-A'线所表示的部分相对应的示意性剖视图。另外，图17、图18、图19及图20是与图16所示的俯视图中由B-B'线所表示的部分相对应的示意性剖视图。
如图8所示，制造第2晶圆W2时，在衬底S上形成绝缘层142、半导体层141A、绝缘层141B、半导体层141C、绝缘层141D及半导体层141E。另外，在这些层的上方形成绝缘层121及导电层131。另外，在这些层的上方交替地形成多个绝缘层121及牺牲层111A。绝缘层142、绝缘层141B、绝缘层141D、绝缘层121例如为氧化硅等绝缘层。半导体层141A、半导体层141C、半导体层141E例如为掺杂着磷(P)的多晶硅等半导体层。牺牲层111A例如为氮化硅(SiN)等绝缘层。该步骤例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法进行。
接着，如图9及图10所示，形成开口op1。开口op1是在X方向及Z方向上延伸，贯通绝缘层121、牺牲层111A、导电层131、绝缘层121、半导体层141E、绝缘层141D、半导体层141C及绝缘层141B，使半导体层141A露出的开口。该步骤例如通过如下所述而完成：将在与开口op1相对应的部分具有开口的绝缘层形成于图8所示的构造的上表面，并以此为遮罩进行RIE(Reactive Ion Etching，反应离子蚀刻)等，从而形成开口op1。
接着，如图11及图12所示，在开口op1的内周面形成栅极绝缘层153A、153B、半导体层152A、152B及绝缘层151。该步骤例如通过CVD等方法进行。另外，在该步骤中，例如进行用来使半导体层152A、152B的晶体结构改质的热处理等。
接着，如图13及图14所示，形成作为开口的孔AHa。孔AHa与所述开口op1相同，是在Z方向上延伸，使半导体层141A露出的开口。该步骤例如与开口op1所对应的步骤相同，通过RIE等方法进行。
接着，如图15所示，在孔AHa的内部形成绝缘层144。绝缘层144例如为氧化硅等绝缘层。该步骤例如通过CVD等方法进行。
接着，如图16及图17所示，形成作为开口的孔STH＿Fa。孔STH＿Fa是在Z方向上延伸，贯通绝缘层121、牺牲层111A、导电层131、绝缘层121、半导体层141E、绝缘层141D、半导体层141C、绝缘层141B及半导体层141A，使绝缘层142露出的开口。该步骤例如与开口op1相同，通过RIE等方法进行。
接着，如图18所示，在孔STH＿Fa的内部形成绝缘层143。绝缘层143例如为氧化硅等绝缘层。该步骤例如通过CVD等方法进行。另外，该步骤例如于选择性地在绝缘层142形成绝缘层143的条件下进行。另外，该步骤例如以绝缘层142的上端的位置到达绝缘层141D的下表面的位置的方式进行。
接着，经由孔STH＿Fa去除牺牲层111A，随后，如图19所示，在曾设有牺牲层111A的空隙形成导电层111。去除牺牲层111A的步骤例如通过湿式蚀刻等方法进行。另外，形成导电层111的步骤例如通过CVD等方法进行。
接着，如图20所示，在孔STH＿Fa的内部形成绝缘层145。绝缘层145例如为氧化硅等绝缘层。该步骤例如通过CVD等方法进行。
接着，参照图21及图22，对第1晶圆W1与第2晶圆W2的贴合步骤进行说明。
如图21所示，进行第1晶圆W1与第2晶圆W2的贴合步骤时，以第1晶圆W1正面侧与第2晶圆W2正面侧对向的方式配置半导体衬底层Sb及衬底S。随后，如图22所示，将第1贴合电极PI1与第2贴合电极PI2接合，从而将第1晶圆W1与第2晶圆W2贴合。该贴合步骤例如通过直接接合法进行。
接着，参照图22～图31，说明针对第2晶圆W2的背面处理。
如图22所示，进行针对第2晶圆W2的背面处理时，去除第2芯片C2背面侧的衬底S。在该步骤中，可将衬底S完全去除，也可残留一部分衬底S。该步骤例如通过研削加工、化学机械研磨法(Chemical Mechanical Polishing)、或两者并用的方法进行。
接着，如图23所示，在第2晶圆W2的背面(存储器裸片MD的上表面)形成硬遮罩HM，并相对于该硬遮罩HM形成开口op2。
接着，如图24所示，在与硬遮罩HM的开口op2相对应的位置，去除绝缘层142及绝缘层145的一部分，使绝缘层141B的一部分露出，从而形成孔STH＿Ba。该步骤例如通过RIE等方法进行。另外，该步骤例如在氧化硅等的蚀刻速率大于硅的蚀刻速率的条件下进行。另外，孔STH＿Ba的Z方向的深度范围远小于孔构造STH＿F的Z方向的深度范围。
接着，如图25所示，去除硬遮罩HM，在绝缘层142、半导体层141A及绝缘层145的表面形成保护层160。保护层160例如为氮化硅等绝缘性材料。该步骤例如通过CVD等方法进行。
接着，如图26所示，去除保护层160中覆盖绝缘层142的上表面及绝缘层145的上表面的部分。该步骤例如通过RIE等方法进行。
接着，如图27所示，去除绝缘层145的一部分。该步骤例如通过RIE等方法进行。另外，该步骤例如以绝缘层145的上端的位置比绝缘层140D的下表面更靠上方且比绝缘层141B更靠下方的方式进行。
接着，如图28所示，经由孔STH＿Ba去除半导体层141C，使栅极绝缘层153A、153B的侧壁的一部分露出。该步骤例如通过湿式蚀刻等方法进行。在该步骤中，由与半导体层141C相同种类的材料形成的半导体层141A通过保护层160加以保护。
接着，如图29所示，经由孔STH＿Ba及曾设有半导体层141C的空隙去除栅极绝缘层153A、153B的一部分，使半导体层152C的侧面露出。在该步骤中，也同时去除包含与栅极绝缘层153A、153B相同种类的材料的绝缘层141B、141D、及保护层160，使半导体层141A的侧面及下表面的一部分、以及半导体层141E的上表面露出。该步骤例如通过化学干式蚀刻等方法进行。
接着，如图30所示，在半导体层152C的侧面、半导体层141E的上表面、以及半导体层141A的侧面及下表面形成半导体层141F。该步骤例如通过外延生长等方法进行。
接着，如图31所示，在图30所示的构造的上表面形成绝缘层101。该步骤例如通过CVD等方法进行。
接着，如图5C所示，相对于绝缘层101形成背面配线MZ及绝缘层100，相对于绝缘层100形成开口TV，并将背面配线MZ中的一部分设为外部焊盘电极PX。该步骤例如通过利用CVD进行成膜及利用蚀刻等加以形成而进行。通过以上步骤，形成如图5C所示的构造。
[比较例的半导体存储装置的制造方法]
接着，参照图32A～图32D，对比较例的半导体存储装置的制造方法进行说明。
在比较例中，例如，进行参照图8～图15所说明的步骤。
接着，如图32A所示，形成孔STH＿Fc。孔STH＿Fc基本上与参照图16及图17所说明的孔STH＿Fa相同地形成。但是，孔STH＿Fc并不贯通半导体层141C、绝缘层141B及半导体层141A。
接着，如图32B所示，在孔STH＿Fc的内壁形成保护层160c。该步骤例如通过CVD等方法进行。另外，如图32B所示，去除孔STH＿Fc下表面的保护层160c，使半导体层140C露出。该步骤例如通过RIE等方法进行。
接着，如图32C所示，经由孔STH＿Fc去除半导体层141C、绝缘层141B、绝缘层141D、及栅极绝缘层153A、153B的一部分，使半导体层152Cc的侧面露出。
接着，如图32D所示，在露出的半导体层152Cc的侧面、半导体层141E的下表面及半导体层141A形成半导体层141Fc。该步骤例如通过外延生长等方法进行。
[第1实施方式的效果]
比较例的半导体存储装置的制造方法中，在图32A所示的步骤中，需要使孔STH＿Fc与开口op1(图10)成为同等的深度。在形成这种较深的孔的情况下，存在孔的底部附近的内径变小的情况。另外，在进行干式蚀刻、成膜等处理时，存在用于处理的气体等不易到达预想位置的情况。这种情况下，例如存在于图32C所示的步骤中无法得当地去除半导体层141C、绝缘层141B、绝缘层141D、及栅极绝缘层153A、153B的一部分的情况。另外，存在于图32D所示的步骤中产生埋入不良等问题从而无法得当地形成半导体层141Fc的情况。
为了消除这种问题，例如可考虑增大孔STH＿Fc的孔径，或在存储单元阵列MCA内高密度地形成孔STH＿Fc。但是，这种情况下，存在作为存储单元MC发挥作用的积层构造体MTi(图6A)的数量相对减少，导致存储单元阵列MCA的高集成化变难的情况。
因此，在第1实施方式中，参照图24所说明的步骤中，在第2晶圆W2的背面形成了孔STH＿Ba。另外，参照图28及图29所说明的步骤中，经由孔STH＿Ba去除了半导体层141C、绝缘层141B、绝缘层141D、及栅极绝缘层153A、153B。另外，参照图30所说明的步骤中，经由孔STH＿Ba形成了半导体层141F。
此处，孔STH＿Fc(图32A)是贯通多个牺牲层111A及绝缘层121的深孔，与此相对，孔STH＿Ba(图24)是贯通绝缘层142及半导体层141A的浅孔。根据这种孔STH＿Ba，能够更得当地形成半导体层141F。
[第2实施方式]
[构成]
接着，参照图33及图34，对第2实施方式的半导体存储装置的构成进行说明。图33是表示第2实施方式的半导体存储装置的一部分构成的示意性俯视图。图34是将图33所示的构造沿着C-C'线切断并沿着箭头的方向观察所见的示意性剖视图。
如图33所示，本实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置相同地构成。但是，本实施方式的半导体存储装置除了孔STH＿Ba以外还具备孔STH＿B0a。另外，除了孔构造STH＿B以外还具备孔构造STH＿B0。孔构造STH＿B0基本上与孔构造STH＿B相同地构成。但是，孔构造STH＿B0设置在从Z方向观察时不与孔构造STH＿F重叠的位置。因此，在设置孔构造STH＿B0的区域，设置着积层构造LB1及存储器沟槽构造MT的一部分。
如图34所示，本实施方式的半导体层141F'基本上与第1实施方式的半导体层141F相同地构成。但是，本实施方式的半导体层141F'除了区域r3、r4以外，还具备设置在与孔STH＿B0a相对应的位置的区域r4'。区域r4'与孔STH＿Ba0的内周面相接。另外，区域r4'连接在半导体层141E的上表面、以及一部分半导体层152C的上表面及外周面。
[制造方法]
接着，参照图35～图41，对本实施方式的半导体存储装置的制造方法进行说明。图35～图41是与图34所对应的部分对应的示意性剖视图。
在本实施方式的制造方法中，例如进行参照图8～图22所说明的步骤。但是，在参照图14所说明的步骤中，并不使半导体层141A及绝缘层141B露出，而是使半导体层141C露出。
接着，如图35所示，在第2晶圆W2的背面形成硬遮罩HM2，并相对于硬遮罩HM形成开口op3。
接着，如图36所示，在与开口op3相对应的位置，去除绝缘层142，随后去除半导体层141A，再随后去除绝缘层141B，从而形成孔STH＿B0a。另外，绝缘层141B的膜厚薄于栅极绝缘层153A、153B的膜厚，因此该步骤中，在存储器沟槽构造MT的上端部残留栅极绝缘层153A、153B。该步骤例如通过RIE等方法进行。
接着，如图37所示，去除硬遮罩HM2，在绝缘层142、半导体层141A、半导体层141C及栅极绝缘层153A、153B的表面形成保护层161。保护层161例如为氮化硅等绝缘性材料。
接着，如图38所示，去除保护层161中覆盖绝缘层142、半导体层141C及栅极绝缘层153A、153B的上表面的部分。
接着，如图39所示，经由孔STH＿B0a去除半导体层141C，使存储器沟槽构造MT上部的栅极绝缘层153A、153B的一部分露出。
接着，如图40所示，经由孔STH＿B0a及曾设有半导体层141C的空隙去除栅极绝缘层153A、153B的一部分，使半导体层152C的表面露出。在该步骤中，也同时去除绝缘层141B、141D、及保护层161，使半导体层141A的侧面及下表面的一部分、以及半导体层141E的上表面露出。
接着，如图41所示，在露出的半导体层152C的侧面及上部、半导体层141E的上表面、以及半导体层141A的侧面及下表面形成半导体层141F'。该步骤例如通过外延生长等方法进行。
接着，如图34所示，在图41所示的构造的上表面形成绝缘层101。
接着，如图5C所示，相对于绝缘层101形成背面配线MZ及绝缘层100，相对于绝缘层100形成开口TV，并将背面配线MZ中的一部分设为外部焊盘电极PX。该步骤例如通过利用CVD进行成膜及利用蚀刻等加以形成而进行。通过以上步骤，形成第2实施方式的半导体存储装置。
[第2实施方式的效果]
所述比较例的孔STH＿Fc(图32A)设置在与作为存储单元MC发挥作用的积层构造体MTi(图6A)相同的层。因此，如果增大孔STH＿Fc的直径，或高密度地配置孔STH＿Fc，则存在作为存储单元MC发挥作用的积层构造体MTi(图6A)的数量相对减少，导致存储单元阵列MCA的高集成化变难的情况。
另一方面，第1实施方式的孔STH＿Ba(图24)设置得比积层构造体MTi(图6A)更靠上方。因此，即便增大孔STH＿Ba的直径，或高密度地配置孔STH＿Ba，积层构造体MTi的数量也不会减少。
因此，第2实施方式中，不仅在从Z方向观察时与孔构造STH＿F重叠的位置，也在从Z方向观察时不与孔构造STH＿F重叠的位置设置着孔STH＿B0a。根据这种方法，能够更得当地形成半导体层141F。
[孔构造STH＿B等的配置例]
如第2实施方式中所例示，孔STH＿B0a(图33)及形成在其内部的孔构造STH＿B0(图33)无论孔构造STH＿F、积层构造体MTi等的配置如何，均能够以各种形态进行配置。另外，孔STH＿Ba及孔构造STH＿B0的大小及形状也能够以各种形态进行调整。
例如，图42所例示的半导体存储装置具备孔构造STH＿B及孔构造STH＿B1。孔构造STH＿B1为第2实施方式的孔构造STH＿B0的一形态。孔构造STH＿B1分别设置于在X方向上相邻的2个孔构造STH＿B之间，并在Y方向上排列。另外，孔构造STH＿B1的X方向及Y方向上的宽度x31、y31分别具有与孔构造STH＿F的Y方向及X方向上的宽度y1、x1相同程度的大小。
另外，例如，图43所例示的半导体存储装置具备孔构造STH＿B1及孔构造STH＿B2。孔构造STH＿B2为第2实施方式的孔构造STH＿B0的一形态。孔构造STH＿B2在X方向上排列了多个。孔构造STH＿B2在Y方向上延伸，且设置于与在Y方向上排列的多个孔构造STH＿F相对应的区域。也就是说，孔构造STH＿B2设置于从Z方向观察时与在Y方向上排列的多个孔构造STH＿F重叠的区域。孔构造STH＿B2的X方向上的宽度x32具有与孔构造STH＿F的X方向上的宽度x1相同程度的大小。孔构造STH＿B2的Y方向上的宽度y32具有孔构造STH＿F的X方向上的宽度x1的数倍程度的大小。
另外，例如，图44所例示的半导体存储装置具备孔构造STH＿B2及孔构造STH＿B3。孔构造STH＿B3为第2实施方式的孔构造STH＿B0的一形态。孔构造STH＿B3具有大致圆形的形状，且设置于与在Y方向上排列的多个存储器沟槽构造MT的一部分相对应的区域。也就是说，孔构造STH＿B3设置于从Z方向观察时与在Y方向上排列的多个存储器沟槽构造MT重叠的位置。孔构造STH＿B3的X方向上的宽度x33具有孔构造STH＿F的X方向上的宽度x1的数倍程度的大小。孔构造STH＿B3的Y方向上的宽度y33具有孔构造STH＿F的X方向上的宽度x1的数倍程度的大小。
另外，例如图45所例示的半导体存储装置具备呈错位状配置的多个孔构造STH＿B4。孔构造STH＿B4具备大致矩形的形状。另外，孔构造STH＿B4的X方向上的宽度x34大于孔构造STH＿F的X方向上的宽度x1。另外，该宽度x34大于在X方向上相邻的2个孔构造STH＿B4之间的最短距离dx1。另外，孔构造STH＿B4的Y方向上的宽度y34大于孔构造STH＿F的X方向上的宽度x1。另外，该宽度y34大于在Y方向上相邻的2个孔构造STH＿B4之间的最短距离dy1。
另外，如图42～图45所例示的构造仅为例示，具体形态可适当调整。例如，孔构造STH＿B的XY剖面中的构造例如可调整为圆形、长方形、正方形、长圆形、跑道形状等各种形状。
[其他实施方式]
以上，对第1实施方式及第2实施方式的半导体存储装置进行了例示。但是，以上构成仅为例示，具体构成等可适当调整。
例如，在图6A所例示的存储单元阵列MCA中，存储器沟槽构造MT具备在X方向上排列的多个宽幅部及窄幅部，且在窄幅部设置着存储单元MC(积层构造体MTi)。但是，这种构造仅为例示，具体形态可适当调整。例如，在图46所例示的存储单元阵列MCA'中，存储器沟槽构造MT'具备在X方向上排列的多个宽幅部及窄幅部，且在宽幅部设置着存储单元MC(积层构造体MTi)。
[其他]
虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并未意图限定发明的范围。这些新颖的实施方式可通过其他各种形态加以实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
101 绝缘层
111 导电层
111A 牺牲层
141A 半导体层
141E 半导体层
141F 半导体层
152C 半导体层
AH 孔构造
C1 第1芯片
C2 第2芯片
SL 源极线
STH＿F 孔构造
STH＿B 孔构造

Claims (4)

1.一种半导体存储装置，其特征在于具备：彼此连接的第1芯片及第2芯片，
所述第1芯片具备：
半导体衬底；及
多个晶体管，设置在所述半导体衬底的表面；
所述第2芯片具备：
多个第1导电层，在与所述半导体衬底的表面交叉的第1方向上排列，并在与所述第1方向交叉的第2方向上延伸；
多个第1半导体层，在所述第2方向上排列，并在所述第1方向上延伸，且具备与所述多个第1导电层对向的第1区域、及比所述多个第1导电层离所述半导体衬底远的第2区域；
多个存储单元，设置在所述多个第1导电层与所述多个第1半导体层的第1区域的对向部分；
第2半导体层，比所述多个第1导电层离所述半导体衬底远，并相接在所述多个第1半导体层的第2区域，且在所述第2方向上延伸；
第3半导体层，比所述第2半导体层离所述半导体衬底远，并相接在所述第2半导体层，且在所述第2方向上延伸；及
第1绝缘层，包含比所述第3半导体层离所述半导体衬底远的部分、及相接在所述第2半导体层的部分。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述多个第1半导体层中的一部分设置在从所述第1方向观察时与所述第3半导体层重叠的位置，
所述多个第1半导体层中的另一部分设置在从所述第1方向观察时不与所述第3半导体层重叠的位置。
3.根据权利要求1或2所述的半导体存储装置，其特征在于具备：
第2绝缘层，在所述第1方向上延伸，并相接在所述多个第1导电层；及
第3绝缘层，在所述第1方向上延伸，并相接在所述多个第1导电层；且
所述第3绝缘层的所述第2方向上的宽度大于所述第2绝缘层的所述第2方向上的宽度，
所述第3绝缘层的至少一部分设置在从所述第1方向观察时不与所述第3半导体层重叠的位置。
4.根据权利要求1或2所述的半导体存储装置，其特征在于具备：
第2绝缘层，在所述第1方向上延伸，并相接在所述多个第1导电层；及
第3绝缘层，在所述第1方向上延伸，并相接在所述多个第1导电层；且
所述第3绝缘层的所述第2方向上的宽度大于所述第2绝缘层的所述第2方向上的宽度，
所述第3绝缘层的至少一部分设置在从所述第1方向观察时与所述第3半导体层重叠的位置。
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