TW202135234A - 半導體記憶裝置 - Google Patents

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福田夏樹
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Abstract

本發明之實施方式提供一種得當地動作之半導體記憶裝置。 實施方式之半導體記憶裝置具備第1晶片及第2晶片。第1晶片具備半導體基板、及設置於半導體基板之表面之複數個電晶體。第2晶片具備複數個第1導電層、複數個第1半導體層、以及設置於複數個第1導電層與複數個第1半導體層之交叉部之複數個記憶胞。又，第2晶片具備：第2半導體層，其較複數個第1導電層離半導體基板遠，且相接於複數個第1半導體層；第3半導體層，其較第2半導體層離半導體基板遠，且相接於第2半導體層；及第1絕緣層，其包含較第3半導體層離半導體基板遠之部分、及相接於第2半導體層之部分。

Description

半導體記憶裝置
以下所記載之實施方式係關於一種半導體記憶裝置。
已知有一種具備彼此連接之第1晶片及第2晶片之半導體記憶裝置。
實施方式提供一種得當地動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備彼此連接之第1晶片及第2晶片。第1晶片具備半導體基板、及設置於半導體基板之表面之複數個電晶體。第2晶片具備：複數個第1導電層，其等於與半導體基板之表面交叉之第1方向上排列，並於與第1方向交叉之第2方向上延伸；複數個第1半導體層，其等於第2方向上排列，並於第1方向上延伸，且具備與複數個第1導電層對向之第1區域、及較複數個第1導電層離半導體基板遠之第2區域；及複數個記憶胞，其等設置於複數個第1導電層與複數個第1半導體層之第1區域之交叉部。又，第2晶片具備：第2半導體層，其較複數個第1導電層離半導體基板遠，並相接於複數個第1半導體層之第2區域，且於第2方向上延伸；第3半導體層，其較第2半導體層離半導體基板遠，並相接於第2半導體層，且於第2方向上延伸；及第1絕緣層，其包含較第3半導體層離半導體基板遠之部分、及相接於第2半導體層之部分。
其次，參照圖式詳細地對實施方式之半導體記憶裝置進行說明。再者，該等實施方式僅為一例，而非帶有限定本發明之意圖地加以表示。
又，各圖式為模式圖，存在省略一部分構成等之情形。又，各實施方式中共通之部分被標附共通之符號，存在省略說明之情形。
又，於本說明書中，將平行於基板之表面之特定方向稱為X方向，將平行於基板之表面且垂直於X方向之方向稱為Y方向，將垂直於基板之表面之方向稱為Z方向。
又，於本說明書中，有時會將沿著特定面之方向稱為第1方向，將沿著該特定面且與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不與X方向、Y方向及Z方向之任一者對應。
又，於本說明書中，「上」或「下」等表達係以基板為基準。例如，將沿著上述第1方向遠離基板之方向稱為上，將沿著第1方向接近基板之方向稱為下。又，針對某個構成而稱下表面或下端之情形時，意指該構成之基板側之面或端部，稱上表面或上端之情形時，意指該構成之與基板相反一側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，於本說明書中，針對構成、構件等而稱特定方向之「寬度」或「厚度」之情形時，有時意指藉由SEM(Scanning electron microscopy，掃描式電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等加以觀察之剖面等中之寬度或厚度。
[第1實施方式] [構成] 圖1係第1實施方式之半導體記憶裝置之模式性等效電路圖。
本實施方式之半導體記憶裝置具備記憶胞陣列MCA、及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶體單元MU。該等複數個記憶體單元MU分別具備電性獨立之2條記憶體串MSa、MSb。該等記憶體串MSa、MSb之一端分別連接於汲極側選擇電晶體STD，並經由該等汲極側選擇電晶體STD連接於共通之位元線BL。記憶體串MSa、MSb之另一端連接於共通之源極側選擇電晶體STS，並經由該源極側選擇電晶體STS連接於共通之源極線SL。
記憶體串MSa、MSb分別具備串聯連接之複數個記憶胞MC。記憶胞MC係具備半導體層、閘極絕緣層及閘電極之場效型電晶體。半導體層作為通道區域發揮作用。閘極絕緣層具備能夠記憶資料之電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。閘電極係字元線WL之一部分。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣層及閘電極之場效型電晶體。半導體層作為通道區域發揮作用。汲極側選擇電晶體STD之閘電極係汲極側選擇閘極線SGD之一部分。源極側選擇電晶體STS之閘電極係源極側選擇閘極線SGS之一部分。
周邊電路PC例如產生讀出動作、寫入動作、抹除動作所需之電壓，並將其施加於位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)。周邊電路PC例如包含列解碼器、感測放大器模組、電壓產生電路、定序器及各種暫存器等電路。周邊電路PC例如由設置於與記憶胞陣列MCA不同之晶片上之複數個電晶體及配線構成。
[記憶體晶粒MD之構成例] 圖2係表示本實施方式之半導體記憶裝置之構成例之模式性立體圖。本實施方式之半導體記憶裝置具備記憶體晶粒MD。記憶體晶粒MD具備第1晶片C1及第2晶片C2。第1晶片C1具備周邊電路PC(圖1)。第2晶片C2具備記憶胞陣列MCA(圖1)。
以下，針對第1晶片C1，將設置有複數個第1貼合電極PI1之面稱為正面，將與正面相反一側之面稱為背面。又，針對第2晶片C2，將設置有複數個第2貼合電極PI2之面稱為正面，將設置有複數個外部焊墊電極PX之面稱為背面。第1晶片C1之正面設置得較第1晶片C1之背面更靠上方，第2晶片C2之背面設置得較第2晶片C2之正面更靠上方。
第1晶片C1及第2晶片C2以第1晶片C1之正面與第2晶片C2之正面對向之方式配置。於第1晶片C1之正面設置有複數個第1貼合電極PI1。於第2晶片C2之正面設置有複數個第2貼合電極PI2。於第2晶片C2之背面設置有複數個外部焊墊電極PX。複數個第2貼合電極PI2分別與複數個第1貼合電極PI1對應地設置，配置於能夠與複數個第1貼合電極PI1貼合之位置。第1貼合電極PI1與第2貼合電極PI2作為用以將第1晶片C1與第2晶片C2貼合且使其等電性地導通之貼合電極發揮作用。第1貼合電極PI1與第2貼合電極PI2例如包含銅(Cu)等導電性材料。
再者，於圖2之例中，第1晶片C1之角部a1、a2、a3、a4分別與第2晶片C2之角部b1、b2、b3、b4對應。
圖3係表示第1晶片C1之構成例之模式性俯視圖。圖3左下方由虛線所包圍之部分表示較設置有複數個第1貼合電極PI1之第1晶片C1之正面更靠內部之構造。圖4係表示第2晶片C2之構成例之模式性仰視圖。圖4右下方由虛線所包圍之部分表示較設置有複數個第2貼合電極PI2之第2晶片C2之正面更靠內部之構造。
圖5A係表示第2晶片C2之一部分構成之模式性XY剖視圖。圖5B係由圖5A之A所表示之部分之放大圖。圖5C係與圖3之A1-A1'線及圖4之B1-B1'線相對應之模式性剖視圖，顯示將圖3及圖4所示之構造沿著各線切斷並沿著箭頭之方向觀察之情形之剖面。圖6A及圖6B係將記憶胞陣列MCA之一部分放大之模式性立體圖。再者，圖5A及圖5B、以及圖6B所示之構造之上表面對應於將圖6A所示之構造沿著由圖6A中之D所表示之單點鏈線切斷並沿著箭頭之方向觀察所見之剖面。又，圖7係由圖6A之Q所表示之部分之放大圖。
[第1晶片C1] 例如，如圖3所示，第1晶片C1具備於X方向及Y方向上排列之4個周邊電路區域PCA。周邊電路區域PCA具備於Y方向上排列之區域R11a、區域R11b、以及設置於區域R11a及區域R11b之X方向之一端側及另一端側之區域R12。又，第1晶片C1具備區域R13。
又，例如，如圖5C所示，第1晶片C1具備半導體基板層Sb、設置於半導體基板層Sb上方之電晶體層TL、及設置於電晶體層TL上方之複數個配線層M'0、M'1、M'2、M'3、M'4。
半導體基板層Sb例如具備P型半導體區域10、設置於P型半導體區域10之一部分之上方之P型井層11、N型井層12、以及設置於P型半導體區域10及N型井層12之一部分之上方之P型井層13。P型半導體區域10、P型井層11、13例如為包含硼(B)等P型雜質之單晶矽(Si)等半導體區域。N型井層12例如為包含磷(P)等N型雜質之半導體區域。又，於半導體基板層Sb之表面之一部分設置有氧化矽等絕緣區域STI。
電晶體層TL例如具備設置於區域R11a(圖3)、R11b之複數個電晶體20、及連接於該等複數個電晶體20之複數個接點21。該等複數個電晶體20及接點21中設置於區域R11a(圖3)者構成感測放大器模組。又，該等複數個電晶體20及接點21中設置於區域R11b(圖3)者構成周邊電路PC之一部分。
又，電晶體層TL例如具備設置於區域R13之複數個電晶體30、及連接於該等複數個電晶體30之複數個接點31。該等複數個電晶體30及接點31構成周邊電路PC之一部分。
又，電晶體層TL藉由設置於區域R12(圖3)之複數個電晶體及接點，構成作為周邊電路PC之一部分之列解碼器中之開關電路。
配線層M'0設置於電晶體層TL之上方。配線層M'0例如為包含鎢(W)等導電性材料之配線層。配線層M'1設置於配線層M'0之上方。配線層M'1例如為包含銅(Cu)等導電性材料之配線層。配線層M'2於圖5C中被省略顯示，但其設置於配線層M'1之上方。配線層M'2例如為包含銅(Cu)等導電性材料之配線層。配線層M'3例如為包含銅(Cu)或鋁(Al)等導電性材料之配線層。配線層M'4例如為包含銅(Cu)等導電性材料之配線層，且具備複數個第1貼合電極PI1。
[第2晶片C2] 例如，如圖4所示，第2晶片C2具備與周邊電路區域PCA對應地於X方向及Y方向上排列之4個記憶體面MP。於記憶體面MP設置有上述記憶胞陣列MCA。記憶體面MP具備設置於與區域R11a及區域R11b對向之區域之區域R21、及設置於與區域R12對向之區域之區域R22。又，第2晶片C2具備區域R23，該區域R23相對於4個記憶體面MP設置在Y方向之一端側之區域，且設置於與區域R13對向之區域。
又，例如，如圖5C所示，第2晶片C2具備基體層SBL、設置於基體層SBL下方之記憶體層ML、及設置於記憶體層ML下方之複數個配線層M0、M1、M2。
基體層SBL具備設置於第2晶片C2背面之絕緣層100、及設置於絕緣層100下方之絕緣層101。絕緣層100及絕緣層101例如具備氧化矽(SiO2 )或氮化矽(Si3 O4 )等絕緣性單層膜、或包含氧化矽及氮化矽等複數個絕緣層之積層膜。絕緣層100作為第2晶片C2背面側之鈍化膜發揮作用。
又，例如，如圖5C所示，基體層SBL於區域R23具備設置於絕緣層100及絕緣層101之背面配線MZ。背面配線MZ例如為包含鋁(Al)等導電性材料之配線層。又，背面配線MZ之一部分經由設置於絕緣層100之開口TV露出在記憶體晶粒MD之外部，作為外部焊墊電極PX發揮作用。
又，如圖5C所示，記憶體層ML例如具備設置於區域R23之複數個貫通電極CC1。貫通電極CC1之上端連接於背面配線MZ，下端連接於配線層M0內之配線102。貫通電極CC1作為第1晶片C1與外部焊墊電極PX之連接電極發揮作用。貫通電極CC1例如包含鎢(W)等導電性材料。
配線層M0設置於記憶體層ML之下方。配線層M0例如為包含銅(Cu)等導電性材料之配線層。配線層M0例如包含位元線BL及上述配線102。配線層M1設置於配線層M0之下方。配線層M1例如為包含銅(Cu)或鋁(Al)等導電性材料之配線層。配線層M2設置於配線層M1之下方。配線層M2例如為包含銅(Cu)等導電性材料之配線層，且具備複數個第2貼合電極PI2。
[記憶胞陣列MCA] 例如，如圖5C所示，記憶體層ML具備設置於區域R21之記憶胞陣列MCA。例如，如圖5A及圖5C所示，記憶胞陣列MCA具備於Y方向上排列之複數個積層構造LB1、設置於積層構造LB1之間之記憶體溝槽構造MT、以及設置於積層構造LB1及記憶體溝槽構造MT上方之半導體層140。
例如，如圖6A所示，積層構造LB1具備於Z方向上排列之複數個導電層111、設置於複數個導電層111之間之複數個絕緣層121、及位於較複數個導電層111更靠上方之位置之導電層131。
導電層111為於X方向上延伸之大致板狀之導電層，且於Z方向上排列。複數個導電層111中之一部分作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC(圖1)之閘電極發揮作用。又，複數個導電層111中位於更下側之一個或複數個導電層111作為汲極側選擇閘極線SGD(圖1)及連接於該汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖1)之閘電極發揮作用。
絕緣層121作為使複數個導電層111之間絕緣之層發揮作用。絕緣層121例如可包含氧化矽(SiO2 )等絕緣性材料。
導電層131作為源極側選擇閘極線SGS(圖1)及連接於該源極側選擇閘極線SGS之複數個源極側選擇電晶體STS(圖1)之閘電極發揮作用。導電層131例如可包含含有磷或硼等雜質之多晶矽等。
例如，如圖5A及圖6A所示，記憶體溝槽構造MT為於Y方向上排列並於Z方向及X方向上延伸之大致板狀之構造，且包含複數個記憶胞MC。
例如，如圖5A所示，記憶體溝槽構造MT具備於X方向上排列之複數個積層構造體MTi、及於X方向上排列之複數個孔構造AH。又，自Y方向之一側數起第偶數個或第奇數個記憶體溝槽構造MT具備於X方向上排列之複數個孔構造STH＿F。
積層構造體MTi分別作為記憶體單元MU(圖1)發揮作用。例如，如圖6A所示，積層構造體MTi具備：半導體層152A及半導體層152B，其等於Z方向上延伸；閘極絕緣層153A，其設置於半導體層152A與導電層111之間；閘極絕緣層153B，其設置於半導體層152B與導電層111之間；半導體層152C，其連接於半導體層152A及半導體層152B之上端；及氧化矽(SiO2 )等絕緣層151，其埋入於半導體層152A及半導體層152B之間。
半導體層152A與複數個導電層111及導電層131對向，作為與記憶體串MSa(圖1)相對應之複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS之通道區域發揮作用。
半導體層152B與複數個導電層111及導電層131對向，作為與記憶體串MSb(圖1)相對應之複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS之通道區域發揮作用。
再者，於以下說明中，存在將半導體層152A、152B稱為半導體層之「區域r1」等之情形。又，於以下說明中，存在將半導體層152C稱為半導體層之「區域r2」等之情形。
孔構造AH、STH＿F例如包含氧化矽(SiO2 )等絕緣層。例如，如圖5A所示，孔構造AH以第1週期P1於X方向上排列。又，孔構造STH＿F以第2週期P2於X方向上排列。第2週期P2大於第1週期P1。又，孔構造AH以於Y方向上相鄰之2個記憶體溝槽構造MT之間，孔構造AH之X方向之位置不同之方式，呈錯位狀配置。又，孔構造STH＿F於X方向及Y方向上呈矩陣狀排列。又，於圖5A中，分別將孔構造STH＿F之X方向及Y方向上之寬度表示為寬度x1及寬度y1，分別將孔構造AH之X方向及Y方向上之寬度表示為寬度x2及寬度y2。寬度x1大於寬度y1、y2。寬度y1、y2具有相同程度之大小。寬度y1、y2大於寬度x2。
例如，如圖6A及圖6B所示，半導體層140具備半導體層141E、位於較半導體層141E更靠上方之位置之半導體層141F、及位於較半導體層141E更靠上方之位置之半導體層141A。半導體層141A、半導體層141E及半導體層141F作為源極線SL(圖1)之一部分發揮作用。半導體層141A、半導體層141E及半導體層141F例如可包含含有磷等雜質之多晶矽等。
半導體層141E與於Y方向上排列之複數個積層構造LB1對應地於Y方向上排列，並與積層構造LB1對應地於X方向上延伸。
例如，如圖6A所示，半導體層141F具備於X方向及Y方向上延伸之大致板狀之區域r3、及設置於與下述孔STH＿Ba相對應之位置之區域r4。區域r3具備與半導體層141A相接之上表面、及與半導體層141E相接之下表面。又，於圖6A之例中，區域r4與下述孔STH＿Ba之內周面相接。
例如，如圖6A及圖6B所示，半導體層141A具備孔STH＿Ba。例如，如圖5A所示，孔STH＿Ba在特定之XY剖面中於X方向及Y方向上排列。例如，如圖5B及圖6B所示，於孔STH＿Ba之內部設置有半導體層141F之區域r4、及絕緣層101之一部分之至少一者。又，於如圖5B所示之XY剖面中，該等構成之外周面被設置於半導體層141F之孔STH＿Ba之內周面包圍。例如，如圖所示，於孔STH＿Ba之內部設置有半導體層141F之情形時，孔STH＿Ba之內周面(半導體層141F之側面)可與半導體層141F之外周面相接。又，於孔STH＿Ba之內部未設置半導體層141F之情形時，孔STH＿Ba之內周面可與絕緣層101之一部分之外周面相接。再者，於以下說明中，存在將設置於孔STH＿Ba內部之構造稱為「孔構造STH＿B」等之情形。
又，如圖6A所例示，絕緣層101具備於X方向及Y方向上延伸之大致板狀之區域r5、及設置於與孔STH＿Ba相對應之位置之區域r6。區域r5具備與半導體層141A相接之下表面。區域r6向下方突出，連接於半導體層141F、半導體層141E及孔構造STH＿F。又，於圖6A及圖6B之例中，區域r6與孔STH＿Ba之內周面相接。
再者，如圖5A所示，複數個孔構造STH＿B設置於自Z方向觀察時與孔構造STH＿F重疊之位置。又，孔構造STH＿B之X方向及Y方向上之寬度x3、y3分別具有與孔構造STH＿F之X方向及Y方向上之寬度x1、y1相同程度之大小。
又，如圖5C所示，孔構造STH＿B於Z方向上具有寬度z1。又，孔構造AH及孔構造STH＿F於Z方向上具有寬度z2。寬度z1小於寬度z2。
於圖7中，表示由圖6A之Q所示之部分之放大圖。導電層111包含導電膜112、覆蓋該導電膜112之上表面、下表面及側面之障壁金屬膜113、以及覆蓋該障壁金屬膜113之上表面、下表面及側面之高介電絕緣層114。導電膜112例如為鎢(W)等金屬膜。障壁金屬膜113例如為氮化鈦(TiN)等金屬膜。高介電絕緣層114例如為氧化鋁(Al2 O3 )等金屬氧化膜。
閘極絕緣層153A包含氧化矽(SiO2 )等隧道絕緣層154、氮化矽(SiN)等電荷儲存膜155、及氧化矽(SiO2 )等阻擋絕緣層156。隧道絕緣層154、電荷儲存膜155及阻擋絕緣層156於Z方向上延伸。再者，閘極絕緣層153B(圖6A)具有與閘極絕緣層153A相同之構成。
[製造方法] 其次，對本實施方式之半導體記憶裝置之製造方法進行說明。於本實施方式之半導體記憶裝置之製造方法中，例如製造包含第1晶片C1之構成之第1晶圓W1(參照圖21)、及包含第2晶片C2之構成之第2晶圓W2(參照圖21)。其次，將第1晶圓W1與第2晶圓W2貼合(參照圖22)，對第2晶圓W2進行背面處理，並將藉此形成之構成利用切晶等方法單片化。
第1晶圓W1例如藉由如下所述製造而成：利用已知之方法，於切晶前之半導體基板層Sb上形成電晶體層TL、及設置於電晶體層TL上方之複數個配線層M'0、M'1、M'2、M'3、M'4。
其次，參照圖8～圖20，對第2晶圓W2之製造方法進行說明。圖8、圖10、圖12、圖14及圖15係與圖9、圖11、圖13及圖16所示之俯視圖中由A-A'線所表示之部分相對應之模式性剖視圖。又，圖17、圖18、圖19及圖20係與圖16所示之俯視圖中由B-B'線所表示之部分相對應之模式性剖視圖。
如圖8所示，製造第2晶圓W2時，於基板S上形成絕緣層142、半導體層141A、絕緣層141B、半導體層141C、絕緣層141D及半導體層141E。又，於該等之上方形成絕緣層121及導電層131。又，於該等之上方交替地形成複數個絕緣層121及犧牲層111A。絕緣層142、絕緣層141B、絕緣層141D、絕緣層121例如為氧化矽等絕緣層。半導體層141A、半導體層141C、半導體層141E例如為摻雜有磷(P)之多晶矽等半導體層。犧牲層111A例如為氮化矽(SiN)等絕緣層。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。
其次，如圖9及圖10所示，形成開口op1。開口op1係於X方向及Z方向上延伸，貫通絕緣層121、犧牲層111A、導電層131、絕緣層121、半導體層141E、絕緣層141D、半導體層141C及絕緣層141B，使半導體層141A露出之開口。該步驟例如藉由如下所述而完成：將在與開口op1相對應之部分具有開口之絕緣層形成於圖8所示之構造之上表面，並以此為遮罩進行RIE(Reactive Ion Etching，反應離子蝕刻)等，從而形成開口op1。
其次，如圖11及圖12所示，於開口op1之內周面形成閘極絕緣層153A、153B、半導體層152A、152B及絕緣層151。該步驟例如藉由CVD等方法進行。又，於該步驟中，例如進行用以使半導體層152A、152B之晶體結構改質之熱處理等。 其次，如圖13及圖14所示，形成作為開口之孔AHa。孔AHa與上述開口op1相同，係於Z方向上延伸，使半導體層141A露出之開口。該步驟例如與開口op1所對應之步驟相同，藉由RIE等方法進行。
其次，如圖15所示，於孔AHa之內部形成絕緣層144。絕緣層144例如為氧化矽等絕緣層。該步驟例如藉由CVD等方法進行。
其次，如圖16及圖17所示，形成作為開口之孔STH＿Fa。孔STH＿Fa係於Z方向上延伸，貫通絕緣層121、犧牲層111A、導電層131、絕緣層121、半導體層141E、絕緣層141D、半導體層141C、絕緣層141B及半導體層141A，使絕緣層142露出之開口。該步驟例如與開口op1相同，藉由RIE等方法進行。
其次，如圖18所示，於孔STH＿Fa之內部形成絕緣層143。絕緣層143例如為氧化矽等絕緣層。該步驟例如藉由CVD等方法進行。又，該步驟例如於選擇性地在絕緣層142形成絕緣層143之條件下進行。又，該步驟例如以絕緣層142之上端之位置到達絕緣層141D之下表面之位置之方式進行。
其次，經由孔STH＿Fa去除犧牲層111A，繼而，如圖19所示，於曾設有犧牲層111A之空隙形成導電層111。去除犧牲層111A之步驟例如藉由濕式蝕刻等方法進行。又，形成導電層111之步驟例如藉由CVD等方法進行。
其次，如圖20所示，於孔STH＿Fa之內部形成絕緣層145。絕緣層145例如為氧化矽等絕緣層。該步驟例如藉由CVD等方法進行。
其次，參照圖21及圖22，對第1晶圓W1與第2晶圓W2之貼合步驟進行說明。
如圖21所示，進行第1晶圓W1與第2晶圓W2之貼合步驟時，以第1晶圓W1正面側與第2晶圓W2正面側對向之方式配置半導體基板層Sb及基板S。繼而，如圖22所示，將第1貼合電極PI1與第2貼合電極PI2接合，從而將第1晶圓W1與第2晶圓W2貼合。該貼合步驟例如藉由直接接合法進行。
其次，參照圖22～圖31，說明針對第2晶圓W2之背面處理。
如圖22所示，進行針對第2晶圓W2之背面處理時，去除第2晶片C2背面側之基板S。於該步驟中，可將基板S完全去除，亦可殘留一部分基板S。該步驟例如藉由研削加工、化學機械研磨法(Chemical Mechanical Polishing)、或兩者併用之方法進行。
其次，如圖23所示，於第2晶圓W2之背面(記憶體晶粒MD之上表面)形成硬罩HM，並相對於該硬罩HM形成開口op2。
其次，如圖24所示，於與硬罩HM之開口op2相對應之位置，去除絕緣層142及絕緣層145之一部分，使絕緣層141B之一部分露出，從而形成孔STH＿Ba。該步驟例如藉由RIE等方法進行。又，該步驟例如於氧化矽等之蝕刻速率大於矽之蝕刻速率之條件下進行。再者，孔STH＿Ba之Z方向之深度範圍遠小於孔構造STH＿F之Z方向之深度範圍。
其次，如圖25所示，去除硬罩HM，於絕緣層142、半導體層141A及絕緣層145之表面形成保護層160。保護層160例如為氮化矽等絕緣性材料。該步驟例如藉由CVD等方法進行。
其次，如圖26所示，去除保護層160中覆蓋絕緣層142之上表面及絕緣層145之上表面之部分。該步驟例如藉由RIE等方法進行。
其次，如圖27所示，去除絕緣層145之一部分。該步驟例如藉由RIE等方法進行。又，該步驟例如以絕緣層145之上端之位置較絕緣層140D之下表面更靠上方且較絕緣層141B更靠下方之方式進行。
其次，如圖28所示，經由孔STH＿Ba去除半導體層141C，使閘極絕緣層153A、153B之側壁之一部分露出。該步驟例如藉由濕式蝕刻等方法進行。於該步驟中，由與半導體層141C相同種類之材料形成之半導體層141A藉由保護層160加以保護。
其次，如圖29所示，經由孔STH＿Ba及曾設有半導體層141C之空隙去除閘極絕緣層153A、153B之一部分，使半導體層152C之側面露出。於該步驟中，亦同時去除包含與閘極絕緣層153A、153B相同種類之材料之絕緣層141B、141D、及保護層160，使半導體層141A之側面及下表面之一部分、以及半導體層141E之上表面露出。該步驟例如藉由化學乾式蝕刻等方法進行。
其次，如圖30所示，於半導體層152C之側面、半導體層141E之上表面、以及半導體層141A之側面及下表面形成半導體層141F。該步驟例如藉由磊晶生長等方法進行。
其次，如圖31所示，於圖30所示之構造之上表面形成絕緣層101。該步驟例如藉由CVD等方法進行。
其次，如圖5C所示，相對於絕緣層101形成背面配線MZ及絕緣層100，相對於絕緣層100形成開口TV，並將背面配線MZ中之一部分設為外部焊墊電極PX。該步驟例如藉由利用CVD進行成膜及利用蝕刻等加以形成而進行。藉由以上步驟，形成如圖5C所示之構造。
[比較例之半導體記憶裝置之製造方法] 其次，參照圖32A～圖32D，對比較例之半導體記憶裝置之製造方法進行說明。
於比較例中，例如，進行參照圖8～圖15所說明之步驟。
其次，如圖32A所示，形成孔STH＿Fc。孔STH＿Fc基本上與參照圖16及圖17所說明之孔STH＿Fa相同地形成。但是，孔STH＿Fc並不貫通半導體層141C、絕緣層141B及半導體層141A。
其次，如圖32B所示，於孔STH＿Fc之內壁形成保護層160c。該步驟例如藉由CVD等方法進行。又，如圖32B所示，去除孔STH＿Fc下表面之保護層160c，使半導體層140C露出。該步驟例如藉由RIE等方法進行。
其次，如圖32C所示，經由孔STH＿Fc去除半導體層141C、絕緣層141B、絕緣層141D、及閘極絕緣層153A、153B之一部分，使半導體層152Cc之側面露出。
其次，如圖32D所示，於露出之半導體層152Cc之側面、半導體層141E之下表面及半導體層141A形成半導體層141Fc。該步驟例如藉由磊晶生長等方法進行。
[第1實施方式之效果] 比較例之半導體記憶裝置之製造方法中，於圖32A所示之步驟中，需要使孔STH＿Fc與開口op1(圖10)成為同等之深度。於形成此種較深之孔之情形時，存在孔之底部附近之內徑變小之情形。又，於進行乾式蝕刻、成膜等處理時，存在用於處理之氣體等不易到達預想位置之情形。此種情形時，例如存在於圖32C所示之步驟中無法得當地去除半導體層141C、絕緣層141B、絕緣層141D、及閘極絕緣層153A、153B之一部分之情形。又，存在於圖32D所示之步驟中產生埋入不良等問題從而無法得當地形成半導體層141Fc之情形。
為了消除此種問題，例如可考慮增大孔STH＿Fc之孔徑，或於記憶胞陣列MCA內高密度地形成孔STH＿Fc。但是，此種情形時，存在作為記憶胞MC發揮作用之積層構造體MTi(圖6A)之數量相對減少，導致記憶胞陣列MCA之高積體化變難之情形。
因此，於第1實施方式中，參照圖24所說明之步驟中，於第2晶圓W2之背面形成了孔STH＿Ba。又，參照圖28及圖29所說明之步驟中，經由孔STH＿Ba去除了半導體層141C、絕緣層141B、絕緣層141D、及閘極絕緣層153A、153B。又，參照圖30所說明之步驟中，經由孔STH＿Ba形成了半導體層141F。
此處，孔STH＿Fc(圖32A)係貫通複數個犧牲層111A及絕緣層121之深孔，與此相對，孔STH＿Ba(圖24)係貫通絕緣層142及半導體層141A之淺孔。根據此種孔STH＿Ba，能夠更得當地形成半導體層141F。
[第2實施方式] [構成] 其次，參照圖33及圖34，對第2實施方式之半導體記憶裝置之構成進行說明。圖33係表示第2實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。圖34係將圖33所示之構造沿著C-C'線切斷並沿著箭頭之方向觀察所見之模式性剖視圖。
如圖33所示，本實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。但是，本實施方式之半導體記憶裝置除了孔STH＿Ba以外還具備孔STH＿B0a。又，除了孔構造STH＿B以外還具備孔構造STH＿B0。孔構造STH＿B0基本上與孔構造STH＿B相同地構成。但是，孔構造STH＿B0設置於自Z方向觀察時不與孔構造STH＿F重疊之位置。因此，於設置孔構造STH＿B0之區域，設置有積層構造LB1及記憶體溝槽構造MT之一部分。
如圖34所示，本實施方式之半導體層141F'基本上與第1實施方式之半導體層141F相同地構成。但是，本實施方式之半導體層141F'除了區域r3、r4以外，還具備設置於與孔STH＿B0a相對應之位置之區域r4'。區域r4'與孔STH＿Ba0之內周面相接。又，區域r4'連接於半導體層141E之上表面、以及一部分半導體層152C之上表面及外周面。
[製造方法] 其次，參照圖35～圖41，對本實施方式之半導體記憶裝置之製造方法進行說明。圖35～圖41係與圖34所對應之部分對應之模式性剖視圖。
於本實施方式之製造方法中，例如進行參照圖8～圖22所說明之步驟。但是，於參照圖14所說明之步驟中，並不使半導體層141A及絕緣層141B露出，而是使半導體層141C露出。
其次，如圖35所示，於第2晶圓W2之背面形成硬罩HM2，並相對於硬罩HM形成開口op3。
其次，如圖36所示，於與開口op3相對應之位置，去除絕緣層142，繼而去除半導體層141A，繼而去除絕緣層141B，從而形成孔STH＿B0a。再者，絕緣層141B之膜厚薄於閘極絕緣層153A、153B之膜厚，因此該步驟中，於記憶體溝槽構造MT之上端部殘留閘極絕緣層153A、153B。該步驟例如藉由RIE等方法進行。
其次，如圖37所示，去除硬罩HM2，於絕緣層142、半導體層141A、半導體層141C及閘極絕緣層153A、153B之表面形成保護層161。保護層161例如為氮化矽等絕緣性材料。
其次，如圖38所示，去除保護層161中覆蓋絕緣層142、半導體層141C及閘極絕緣層153A、153B之上表面之部分。
其次，如圖39所示，經由孔STH＿B0a去除半導體層141C，使記憶體溝槽構造MT上部之閘極絕緣層153A、153B之一部分露出。
其次，如圖40所示，經由孔STH＿B0a及曾設有半導體層141C之空隙去除閘極絕緣層153A、153B之一部分，使半導體層152C之表面露出。於該步驟中，亦同時去除絕緣層141B、141D、及保護層161，使半導體層141A之側面及下表面之一部分、以及半導體層141E之上表面露出。
其次，如圖41所示，於露出之半導體層152C之側面及上部、半導體層141E之上表面、以及半導體層141A之側面及下表面形成半導體層141F'。該步驟例如藉由磊晶生長等方法進行。
其次，如圖34所示，於圖41所示之構造之上表面形成絕緣層101。
其次，如圖5C所示，相對於絕緣層101形成背面配線MZ及絕緣層100，相對於絕緣層100形成開口TV，並將背面配線MZ中之一部分設為外部焊墊電極PX。該步驟例如藉由利用CVD進行成膜及利用蝕刻等加以形成而進行。藉由以上步驟，形成第2實施方式之半導體記憶裝置。
[第2實施方式之效果] 上述比較例之孔STH＿Fc(圖32A)設置於與作為記憶胞MC發揮作用之積層構造體MTi(圖6A)相同之層。因此，若增大孔STH＿Fc之直徑，或高密度地配置孔STH＿Fc，則存在作為記憶胞MC發揮作用之積層構造體MTi(圖6A)之數量相對減少，導致記憶胞陣列MCA之高積體化變難之情形。
另一方面，第1實施方式之孔STH＿Ba(圖24)設置得較積層構造體MTi(圖6A)更靠上方。因此，即便增大孔STH＿Ba之直徑，或高密度地配置孔STH＿Ba，積層構造體MTi之數量亦不會減少。
因此，第2實施方式中，不僅於自Z方向觀察時與孔構造STH＿F重疊之位置，亦於自Z方向觀察時不與孔構造STH＿F重疊之位置設置有孔STH＿B0a。根據此種方法，能夠更得當地形成半導體層141F。
[孔構造STH＿B等之配置例] 如第2實施方式中所例示，孔STH＿B0a(圖33)及形成於其內部之孔構造STH＿B0(圖33)無論孔構造STH＿F、積層構造體MTi等之配置如何，皆能夠以各種態樣進行配置。又，孔STH＿Ba及孔構造STH＿B0之大小及形狀亦能夠以各種態樣進行調整。
例如，圖42所例示之半導體記憶裝置具備孔構造STH＿B及孔構造STH＿B1。孔構造STH＿B1為第2實施方式之孔構造STH＿B0之一態樣。孔構造STH＿B1分別設置於在X方向上相鄰之2個孔構造STH＿B之間，並於Y方向上排列。又，孔構造STH＿B1之X方向及Y方向上之寬度x31、y31分別具有與孔構造STH＿F之Y方向及X方向上之寬度y1、x1相同程度之大小。
又，例如，圖43所例示之半導體記憶裝置具備孔構造STH＿B1及孔構造STH＿B2。孔構造STH＿B2為第2實施方式之孔構造STH＿B0之一態樣。孔構造STH＿B2於X方向上排列有複數個。孔構造STH＿B2於Y方向上延伸，且設置於與在Y方向上排列之複數個孔構造STH＿F相對應之區域。即，孔構造STH＿B2設置於自Z方向觀察時與在Y方向上排列之複數個孔構造STH＿F重疊之區域。孔構造STH＿B2之X方向上之寬度x32具有與孔構造STH＿F之X方向上之寬度x1相同程度之大小。孔構造STH＿B2之Y方向上之寬度y32具有孔構造STH＿F之X方向上之寬度x1的數倍程度之大小。
又，例如，圖44所例示之半導體記憶裝置具備孔構造STH＿B2及孔構造STH＿B3。孔構造STH＿B3為第2實施方式之孔構造STH＿B0之一態樣。孔構造STH＿B3具有大致圓形之形狀，且設置於與在Y方向上排列之複數個記憶體溝槽構造MT之一部分相對應之區域。即，孔構造STH＿B3設置於自Z方向觀察時與在Y方向上排列之複數個記憶體溝槽構造MT重疊之位置。孔構造STH＿B3之X方向上之寬度x33具有孔構造STH＿F之X方向上之寬度x1的數倍程度之大小。孔構造STH＿B3之Y方向上之寬度y33具有孔構造STH＿F之X方向上之寬度x1的數倍程度之大小。
又，例如圖45所例示之半導體記憶裝置具備呈錯位狀配置之複數個孔構造STH＿B4。孔構造STH＿B4具備大致矩形之形狀。又，孔構造STH＿B4之X方向上之寬度x34大於孔構造STH＿F之X方向上之寬度x1。又，該寬度x34大於在X方向上相鄰之2個孔構造STH＿B4之間之最短距離dx1。又，孔構造STH＿B4之Y方向上之寬度y34大於孔構造STH＿F之X方向上之寬度x1。又，該寬度y34大於在Y方向上相鄰之2個孔構造STH＿B4之間之最短距離dy1。
再者，如圖42～圖45所例示之構造僅為例示，具體態樣可適當調整。例如，孔構造STH＿B之XY剖面中之構造例如可調整為圓形、長方形、正方形、長圓形、跑道形狀等各種形狀。
[其他實施方式] 以上，對第1實施方式及第2實施方式之半導體記憶裝置進行了例示。但是，以上構成僅為例示，具體構成等可適當調整。
例如，於圖6A所例示之記憶胞陣列MCA中，記憶體溝槽構造MT具備於X方向上排列之複數個寬幅部及窄幅部，且於窄幅部設置有記憶胞MC(積層構造體MTi)。但是，此種構造僅為例示，具體態樣可適當調整。例如，於圖46所例示之記憶胞陣列MCA'中，記憶體溝槽構造MT'具備於X方向上排列之複數個寬幅部及窄幅部，且於寬幅部設置有記憶胞MC(積層構造體MTi)。
[其他] 雖然對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並未意圖限定發明之範圍。該等新穎之實施方式可藉由其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2020-43224號(申請日：2020年3月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:P型半導體區域 11:P型井層 12:N型井層 13:P型井層 20:電晶體 21:接點 30:電晶體 31:接點 100:絕緣層 101:絕緣層 102:配線 111:導電層 111A:犧牲層 112:導電膜 113:障壁金屬膜 114:高介電絕緣層 121:絕緣層 131:導電層 140:半導體層 141A:半導體層 141B:絕緣層 141C:半導體層 141D:絕緣層 141E:半導體層 141F:半導體層 141F':半導體層 141Fc:半導體層 142:絕緣層 143:絕緣層 144:絕緣層 145:絕緣層 151:絕緣層 152A:半導體層 152B:半導體層 152C:半導體層 152Cc:半導體層 153A:閘極絕緣層 153B:閘極絕緣層 154:隧道絕緣層 155:電荷儲存膜 156:阻擋絕緣層 160:保護層 160c:保護層 161:保護層 AH:孔構造 AHa:孔 a1:第1晶片之角部 a2:第1晶片之角部 a3:第1晶片之角部 a4:第1晶片之角部 BL:位元線 b1:第2晶片之角部 b2:第2晶片之角部 b3:第2晶片之角部 b4:第2晶片之角部 CC1:貫通電極 C1:第1晶片 C2:第2晶片 dx1:最短距離 dy1:最短距離 HM:硬罩 HM2:硬罩 LB1:積層構造 MC:記憶胞 MCA:記憶胞陣列 MCA':記憶胞陣列 MD:記憶體晶粒 ML:記憶體層 MP:記憶體面 MSa:記憶體串 MSb:記憶體串 MT:記憶體溝槽構造 MT':記憶體溝槽構造 MTi:積層構造體 MU:記憶體單元 MZ:背面配線 M0:配線層 M1:配線層 M2:配線層 M'0:配線層 M'1:配線層 M'2:配線層 M'3:配線層 M'4:配線層 op1:開口 op2:開口 op3:開口 PC:周邊電路 PCA:周邊電路區域 PI1:第1貼合電極 PI2:第2貼合電極 PX:外部焊墊電極 P1:第1週期 P2:第2週期 R11a:區域 R11b:區域 R12:區域 R13:區域 R21:區域 R22:區域 R23:區域 r1:區域 r2:區域 r3:區域 r4:區域 r4':區域 r5:區域 r6:區域 S:基板 SBL:基體層 Sb:半導體基板層 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 STD:汲極側選擇電晶體 STH＿B:孔構造 STH＿Ba:孔 STH＿B0:孔構造 STH＿B0a:孔 STH＿B1:孔構造 STH＿B2:孔構造 STH＿B3:孔構造 STH＿B4:孔構造 STH＿F:孔構造 STH＿Fa:孔 STH＿Fc:孔 STI:絕緣區域 STS:源極側選擇電晶體 TL:電晶體層 TV:開口 WL:字元線 W1:第1晶圓 W2:第2晶圓 x1:寬度 x2:寬度 x3:寬度 x31:寬度 x32:寬度 x33:寬度 x34:寬度 y1:寬度 y2:寬度 y3:寬度 y31:寬度 y32:寬度 y33:寬度 y34:寬度 z1:寬度 z2:寬度
圖1係第1實施方式之半導體記憶裝置之模式性等效電路圖。 圖2係該半導體記憶裝置之模式性立體圖。 圖3係該半導體記憶裝置之模式性俯視圖。 圖4係該半導體記憶裝置之模式性仰視圖。 圖5A係該半導體記憶裝置之模式性俯視圖。 圖5B係將圖5A之一部分放大顯示之模式性俯視圖。 圖5C係與圖3之A1-A1'線及圖4之B1-B1'線相對應之模式性剖視圖。 圖6A係該半導體記憶裝置之模式性立體圖。 圖6B係該半導體記憶裝置之模式性立體圖。 圖7係由圖6A之Q所表示之部分之放大圖。 圖8係表示該半導體記憶裝置之製造方法之模式性剖視圖。 圖9係表示該製造方法之模式性俯視圖。 圖10係表示該製造方法之模式性剖視圖。 圖11係表示該製造方法之模式性俯視圖。 圖12係表示該製造方法之模式性剖視圖。 圖13係表示該製造方法之模式性俯視圖。 圖14係表示該製造方法之模式性剖視圖。 圖15係表示該製造方法之模式性剖視圖。 圖16係表示該製造方法之模式性俯視圖。 圖17係表示該製造方法之模式性剖視圖。 圖18係表示該製造方法之模式性剖視圖。 圖19係表示該製造方法之模式性剖視圖。 圖20係表示該製造方法之模式性剖視圖。 圖21係表示該製造方法之模式性剖視圖。 圖22係表示該製造方法之模式性剖視圖。 圖23係表示該製造方法之模式性剖視圖。 圖24係表示該製造方法之模式性剖視圖。 圖25係表示該製造方法之模式性剖視圖。 圖26係表示該製造方法之模式性剖視圖。 圖27係表示該製造方法之模式性剖視圖。 圖28係表示該製造方法之模式性剖視圖。 圖29係表示該製造方法之模式性剖視圖。 圖30係表示該製造方法之模式性剖視圖。 圖31係表示該製造方法之模式性剖視圖。 圖32A係表示比較例之製造方法之模式性剖視圖。 圖32B係表示比較例之製造方法之模式性剖視圖。 圖32C係表示比較例之製造方法之模式性剖視圖。 圖32D係表示比較例之製造方法之模式性剖視圖。 圖33係第2實施方式之半導體記憶裝置之模式性俯視圖。 圖34係該半導體記憶裝置之模式性剖視圖。 圖35係表示該製造方法之模式性剖視圖。 圖36係表示該製造方法之模式性俯視圖。 圖37係表示該製造方法之模式性剖視圖。 圖38係表示該製造方法之模式性剖視圖。 圖39係表示該製造方法之模式性剖視圖。 圖40係表示該製造方法之模式性剖視圖。 圖41係表示該製造方法之模式性剖視圖。 圖42係表示第2實施方式之半導體記憶裝置之第1變化例的一部分構成之模式性俯視圖。 圖43係表示第2實施方式之半導體記憶裝置之第2變化例的一部分構成之模式性俯視圖。 圖44係表示第2實施方式之半導體記憶裝置之第3變化例的一部分構成之模式性俯視圖。 圖45係表示第2實施方式之半導體記憶裝置之第4變化例的一部分構成之模式性俯視圖。 圖46係另一實施方式之半導體記憶裝置之模式性俯視圖。
101:絕緣層
111:導電層
121:絕緣層
131:導電層
140:半導體層
141A:半導體層
141E:半導體層
141F:半導體層
151:絕緣層
152A:半導體層
152B:半導體層
152C:半導體層
153A:閘極絕緣層
153B:閘極絕緣層
MC:記憶胞
MCA:記憶胞陣列
MSa:記憶體串
MSb:記憶體串
MU:記憶體單元
r1:區域
r2:區域
r4:區域
r6:區域
STH＿B:孔構造
STH＿Ba:孔
STH＿F:孔構造

Claims (4)

  1. 一種半導體記憶裝置，其具備：彼此連接之第1晶片及第2晶片， 上述第1晶片具備： 半導體基板；及 複數個電晶體，其等設置於上述半導體基板之表面； 上述第2晶片具備： 複數個第1導電層，其等於與上述半導體基板之表面交叉之第1方向上排列，並於與上述第1方向交叉之第2方向上延伸； 複數個第1半導體層，其等於上述第2方向上排列，並於上述第1方向上延伸，且具備與上述複數個第1導電層對向之第1區域、及較上述複數個第1導電層離上述半導體基板遠之第2區域； 複數個記憶胞，其等設置於上述複數個第1導電層與上述複數個第1半導體層之第1區域之對向部分； 第2半導體層，其較上述複數個第1導電層離上述半導體基板遠，並相接於上述複數個第1半導體層之第2區域，且於上述第2方向上延伸； 第3半導體層，其較上述第2半導體層離上述半導體基板遠，並相接於上述第2半導體層，且於上述第2方向上延伸；及 第1絕緣層，其包含較上述第3半導體層離上述半導體基板遠之部分、及相接於上述第2半導體層之部分。
  2. 如請求項1之半導體記憶裝置，其中上述複數個第1半導體層中之一部分設置於自上述第1方向觀察時與上述第3半導體層重疊之位置， 上述複數個第1半導體層中之另一部分設置於自上述第1方向觀察時不與上述第3半導體層重疊之位置。
  3. 如請求項1或2之半導體記憶裝置，其具備： 第2絕緣層，其於上述第1方向上延伸，並相接於上述複數個第1導電層；及 第3絕緣層，其於上述第1方向上延伸，並相接於上述複數個第1導電層；且 上述第3絕緣層之上述第2方向上之寬度大於上述第2絕緣層之上述第2方向上之寬度， 上述第3絕緣層之至少一部分設置於自上述第1方向觀察時不與上述第3半導體層重疊之位置。
  4. 如請求項1或2之半導體記憶裝置，其具備： 第2絕緣層，其於上述第1方向上延伸，並相接於上述複數個第1導電層；及 第3絕緣層，其於上述第1方向上延伸，並相接於上述複數個第1導電層；且 上述第3絕緣層之上述第2方向上之寬度大於上述第2絕緣層之上述第2方向上之寬度， 上述第3絕緣層之至少一部分設置於自上述第1方向觀察時與上述第3半導體層重疊之位置。
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