KR100331849B1 - 전하결합소자 및 그의 제조방법 - Google Patents
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Abstract
제 1, 제 2 폴리게이트 사이의 겹쳐지는 부분에서의 상호 바이어스 효과를 증대시켜서 전하전송효율을 향상시킬 수 있는 전하결합소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 전하결합소자는 반도체기판상에 절연막, 상기 절연막의 상부에 일정간격 격리되고 양측상부가 식각되어 계단모양을 이루고 있는 제 1 게이트, 상기 제 1 게이트를 감싸도록 형성된 제 1 인터폴리절연막과, 식각되어 계단모양을 이루는 상기 제 1 게이트의 양측상부에 오버랩되어 형성된 제 2 게이트와, 상기 제 2 게이트를 감싸도록 형성된 제 2 인터폴리절연막을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 전하결합소자에 대한 것으로, 특히 전하전송효율(Charge Transfer Efficiency:CTE)을 향상시키기 위한 전하결합소자 및 그의 제조방법에 관한 것이다.
전하결합소자의 이미지 센서는 수광부에서 생성된 전하를 쉬프트 레지스터인전하결합소자를 통해서 옮겨서 신호를 얻는 소자이므로 전하전송효율은 소자의 가장 기본적인 특성을 결정하는 중요한 요소가 된다. 전하전송효율이 불량한 소자에서는 소자의 기능을 파악할 수 있는 파라미터의 추출은 물론 영상의 관찰도 어려워지며 따라서 소자특성의 정확한 규명이 불가능해진다.
따라서 전하전송효율이 좋은 소자를 개발할 필요성이 커지고 있는데, 전하결합소자에서 전하전송효율(CTE)을 향상시키기 위한 방법으로 균일한 질(Quality)을 갖는 더블 폴리게이트(제 1, 제 2 폴리게이트)를 사용하는 방법이 있다.
이하에는 더블 폴리게이트(제 1, 제 2 폴리게이트)를 사용한 전하결합소자에 대하여 설명한다.
첨부 도면을 참조하여 종래 전하결합소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 전하결합소자의 제조방법을 나타낸 공정단면도이다.
종래 전하결합소자는 도 1c에 도시한 바와 같이 실리콘기판(1)상에 ONO(Oxide Nitride Oxide)층(2)이 있고, 상기 ONO층(2)상에 일정간격 격리되어 형성된 제 1 폴리게이트(3)가 있고, 상기 제 1 폴리게이트(3)를 감싸고 있는 제 1 인터폴리산화(IPO:Inter Poly Oxide)막(4)이 있다. 그리고 상기 제 1 폴리게이트(3) 양측상부에 오버랩되어서 상기 제 1 폴리게이트(3)들의 사이에 형성된 제 2 폴리게이트(5)가 있고, 상기 제 2 폴리게이트를 감싸고 있는 제 2 인터폴리산화막(6)이 있다.
종래 전하결합소자의 제조방법은 먼저 도 1a에 도시한 바와 같이 실리콘기판(31)상에 ONO(Oxide Nitride Oxide)층(2)을 형성한다.
이후에 도 1b에 도시한 바와 같이 ONO층(2)상에 제 1 폴리실리콘을 증착한 후에 포토공정을 이용해서 일정간격 격리되도록 제 1 폴리실리콘을 이방성식각해서 제 1 폴리게이트(3)를 형성한다. 이후에 산화공정으로 제 1 폴리게이트(3)를 감싸도록 제 1 인터폴리산화(IPO:Inter Poly Oxide)막(4)을 형성한다.
다음에 도 1c에 도시한 바와 같이 전면에 제 2 폴리실리콘을 증착한 후에 상기 제 1 폴리게이트(3)들의 사이에서 상기 제 1 폴리게이트(3)의 양측상부에 오버랩되도록 제 2 폴리실리콘을 이방성 식각해서 제 2 폴리게이트(5)를 형성한다. 이후에 산화공정으로 제 2 폴리게이트(5)상부를 감싸도록 제 2 인터폴리산화막(6)을 형성한다.
상기와 같은 종래 전하결합소자 및 그의 제조방법은 다음과 같은 문제가 있다.
제 1, 제 2 폴리게이트가 오버랩되는 부분의 두께가 두꺼워서 전하전송효율 특성이 감소될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 제 1, 제 2 폴리게이트 사이의 겹쳐지는 부분에서의 상호 바이어스 효과를 증대시켜서 전하전송효율을 향상시킬 수 있는 전하결합소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 전하결합소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명 전하결합소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 실리콘기판 32 : ONO층
33 : 제 1 폴리게이트 34 : 제 1 감광막
35 : 제 1 인터폴리산화막 36 : 제 2 폴리실리콘
36a : 제 2 폴리게이트 37 : 제 2 감광막
38 : 제 2 인터폴리산화막
상기와 같은 목적을 달성하기 위한 본 발명 전하결합소자는 반도체기판상에 절연막, 상기 절연막의 상부에 일정간격 격리되고 양측상부가 식각되어 계단모양을 이루고 있는 제 1 게이트, 상기 제 1 게이트를 감싸도록 형성된 제 1 인터폴리절연막과, 식각되어 계단모양을 이루는 상기 제 1 게이트의 양측상부에 오버랩되어 형성된 제 2 게이트와, 상기 제 2 게이트를 감싸도록 형성된 제 2 인터폴리절연막을 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 전하결합소자의 제조방법은 반도체기판상에 절연막을 형성하는 공정과, 상기 절연막 상에 일정간격 격리된 제 1 게이트를 형성하는 공정과, 상기 제 1 게이트상의 양측상부를 일정두께 식각하여 계단모양을 이루도록 하는 공정과, 상기 제 1 게이트를 감싸도록 제 1 인터폴리절연막을 형성하는 공정과, 상기 제 1 게이트의 계단모양의 양측상부에 오버랩되도록 제 2 게이트를 형성하는 공정과, 상기 제 2 게이트를 감싸도록 제 2 인터폴리절연막을 형성하는 공정을 포함하여 진행됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 전하결합소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명 전하결합소자의 제조방법을 나타낸 공정단면도이다.
본 발명 전하결합소자는 도 2e에 도시한 바와 같이 실리콘기판(31)상에 ONO(Oxide Nitride Oxide)층(32)이 형성되어 있고, 상기 ONO층(32)상에 일정간격 격리되고 양측이 계단모양을 이루도록 제 1 폴리게이트(33)가 형성되어 있다. 이때제 1 폴리게이트(33)는 양측상부가 절반정도 식각되어 구성된다. 그리고 상기 제 1 폴리게이트(33)를 감싸도록 제 1 인터폴리산화(IPO:Inter Poly Oxide)막(35)이 형성되어 있고, 상기 제 1 폴리게이트(33)들의 사이에 형성되고 상기 제 1 폴리게이트(33)의 계단모양의 양측 상부에 오버랩되도록 제 2 폴리게이트(36a)가 형성되어 있다. 그리고 상기 제 2 폴리게이트(36a)를 감싸도록 제 2 인터폴리산화막(38)이 형성되어 있다.
상기와 같은 구성을 갖는 전하결합소자의 제조방법은 도 2a에 도시한 바와 같이 실리콘기판(31)상에 ONO(Oxide Nitride Oxide)층(32)을 형성한다.
이후에 도 2b에 도시한 바와 같이 ONO층(32)상에 제 1 폴리실리콘을 증착하고 포토공정으로 제 1 폴리실리콘을 패터닝하여 소정영역에 일정간격을 갖도록 제 1 폴리게이트(33)를 형성한다. 그리고 전면에 제 1 감광막(34)을 도포한 후에 상기 제 1 폴리게이트(33)의 양측상부만 드러나도록 노광 및 현상하여 선택적으로 제 1 감광막(34)을 패터닝한다.
그리고 도 2c에 도시한 바와 같이 패터닝된 제 1 감광막(34)을 마스크로 제 1 폴리게이트(33) 양측 상부를 소정두께 식각하여서 계단모양을 이루도록 한다. 이때 제 1 폴리게이트(33)는 절반정도의 두께가 식각되도록 한다. 그리고 제 1 감광막(34)을 제거한다. 이후에 산화공정으로 제 1 폴리게이트(33)를 둘러싸도록 제 1 인터폴리산화(IPO:Inter Poly Oxide)막(35)을 형성한다.
다음에 도 2d에 도시한 바와 같이 전면에 제 2 폴리실리콘(36)을 증착한 후에 전면에 제 2 감광막(37)을 도포한다. 이후에 제 1 폴리게이트(33)의 식각되지않은 부분의 소정상부에만 남도록 제 2 감광막(37)을 노광 및 현상하여 패터닝한다.
그리고 도 2e에 도시한 바와 같이 상기 패터닝된 제 2 감광막(37)을 마스크로 상기 제 2 폴리실리콘(36)을 이방성 식각해서 상기 제 1 폴리게이트(33)들의 사이에 형성되고 상기 제 1 폴리게이트(33)의 양측상부에 오버랩되도록 제 2 폴리게이트(36a)를 형성한다. 이후에 산화공정으로 제 2 폴리게이트(36a)를 둘러싸도록 제 2 인터폴리산화막(38)을 형성한다.
상기와 같은 본 발명 전하결합소자 및 그의 제조방법은 다음과 같은 효과가 있다.
제 1 폴리게이트의 양측상부가 계단모양을 이루어 그 두께가 얇으므로 제 1, 제 2 폴리게이트 사이의 겹쳐지는 부분에서 상호 바이어스 효과를 증대시켜서 전하전송효율 특성을 향상시킬 수 있다.
Claims (8)
- 반도체기판상에 절연막,상기 절연막의 상부에 일정간격 격리되고 양측상부가 식각되어 계단모양을 이루고 있는 제 1 게이트,상기 제 1 게이트를 감싸도록 형성된 제 1 인터폴리절연막과,식각되어 계단모양을 이루는 상기 제 1 게이트의 양측상부에 오버랩되어 형성된 제 2 게이트와,상기 제 2 게이트를 감싸도록 형성된 제 2 인터폴리절연막을 포함하여 구성됨을 특징으로 하는 전하결합소자.
- 제 1 항에 있어서, 상기 절연막은 ONO(Oxide Nitride Oxide)층으로 구성됨을 특징으로 하는 전하결합소자.
- 제 1 항에 있어서, 상기 제 1 게이트는 양측상부가 절반정도의 두께를 갖도록 식각함을 특징으로 하는 전하결합소자.
- 제 1 항에 있어서, 상기 제 1, 제 2 게이트는 폴리게이트인 것을 특징으로 하는 전하결합소자.
- 반도체기판상에 절연막을 형성하는 공정과,상기 절연막 상에 일정간격 격리된 제 1 게이트를 형성하는 공정과,상기 제 1 게이트상의 양측상부를 일정두께 식각하여 계단모양을 이루도록 하는 공정과,상기 제 1 게이트를 감싸도록 제 1 인터폴리절연막을 형성하는 공정과,상기 제 1 게이트의 계단모양의 양측상부에 오버랩되도록 제 2 게이트를 형성하는 공정과,상기 제 2 게이트를 감싸도록 제 2 인터폴리절연막을 형성하는 공정을 포함하여 진행됨을 특징으로 하는 전하결합소자의 제조방법.
- 제 5 항에 있어서, 상기 절연막은 ONO(Oxide Nitride Oxide)층인 것을 특징으로 하는 전하결합소자의 제조방법.
- 제 5 항에 있어서, 상기 제 1 게이트는 양측 상부를 절반정도 식각하여 형성함을 특징으로 하는 전하결합소자의 제조방법.
- 제 5 항에 있어서, 상기 제 1, 제 2 게이트는 폴리게이트인 것을 특징으로 하는 전하결합소자의 제조방법.
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