KR20110003033A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 SPT 공정 적용시 제조 단가를 낮추면서 위글링, LER 및 LWR를 개선하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 피식각층 상에 질화막 및 폴리실리콘막을 적층하는 단계; 상기 폴리실리콘막 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 스페이서 패턴을 식각장벽으로 상기 폴리실리콘막 및 질화막을 식각하는 단계; 식각된 상기 폴리실리콘막 및 질화막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하여, 피식각층을 식각하기 위한 하드마스크로 질화막 및 폴리실리콘막을 적용함으로써, 하드마스크 및 희생막을 모두 비정질카본막으로 형성하는 공정과 비교하여 제조 원가를 낮추어 공정마진을 확보하는 효과 및 막질이 견고한 질화막 및 폴리실리콘막을 적용함으로써, 패턴의 위글링(Wiggling)과 LER 및 LWR의 발생을 방지하는 효과가 있다.
비정질카본, 폴리실리콘막, 질화막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SPT 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있으며, 특히 40nm이하에서는 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 문제점이 있다.
이를 해결하기 위해, DPT(Double Patterning Technology) 공정이 적용되고 있으며, 특히 스페이서를 이용한 SPT(Spacer Patterning Technology) 공정이 적용되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 식각대상층(11) 상에 제1비정질카본막(12), 제1실리콘산화질화막(13), 폴리실리콘막(14), 제2비정질카본막(15), 제2실리콘산화질 화막(16) 및 반사방지막(17)을 적층한다. 제1비정질카본막(12)은 식각대상층(11) 식각시 식각장벽으로 사용하기 위한 것이며, 제2비정질카본막(15)은 스페이서 형성시 희생막으로 사용하기 위한 것이다.
이어서, 반사방지막(17) 상에 감광막패턴(18)을 형성한다.
도 1b에 도시된 바와 같이, 감광막패턴(18)을 식각배리어로 반사방지막(17), 제2실리콘산화질화막(16) 및 제2비정질카본막(15)을 식각한다. 제2비정질카본막(15)의 식각이 완료되는 시점에서 감광막패턴(18) 및 반사방지막(17)은 모두 제거될 수 있다.
따라서, 폴리실리콘막(14) 상에는 제2비정질카본막패턴(15A) 및 제2실리콘산화질화막패턴(16A)만 잔류한다.
이어서, 제2비정질카본막패턴(15A)의 측벽에 스페이서(19)를 형성한다. 제2실리콘산화질화막패턴(16A)은 스페이서(19) 형성을 위한 식각공정시 제거될 수 있다.
위와 같이, 종래 기술은 SPT 공정을 적용하기 위한 하드마스크 및 희생패턴으로 제1 및 제2비정질카본막(12)고을 사용한다.
그러나, 비정질카본막은 가의 막으로 이를 2층으로 사용할 시, 단가측면에 불하이 발생하고, 소프트(Soft)한 비정질카본막의 특성상 건식식각(Dry Etch)에서 물리적 손상을 받아 위글링(Wiggling), LWR(Line Width Roughness) 및 LER(Line Edge Roughness)등이 발생하는 문제점이 있다.
도 2는 비정질카본막 사용시 라인 패턴을 나타내는 탑뷰(Top View)사진이다.
도 2를 참조하면, 라인 패턴에 위글링(Wiggling)이 발생하여 균일하지 못한 것을 알 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SPT 공정 적용시 제조 단가를 낮추면서 위글링, LER 및 LWR를 개선하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 피식각층 상에 질화막 및 폴리실리콘막을 적층하는 단계; 상기 폴리실리콘막 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 스페이서 패턴을 식각장벽으로 상기 폴리실리콘막 및 질화막을 식각하는 단계; 식각된 상기 폴리실리콘막 및 질화막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생막 패턴을 형성하는 단계는, 상기 폴리실리콘막 상에 희생막을 형성하는 단계; 상기 희생막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 반사방지막 및 희생막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 감광막패턴은 라인/스페이서 형태이고, 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5인 것을 특징으로 한다.
또한, 상기 반사방지막은 실리콘산화질화막(SiON)이고, 상기 희생막은, 비정질 카본 또는 SOC(Spin On Carbon)막이며, 상기 희생막을 식각하는 단계는, O2 또는 N2가스를 주식각가스로 사용하고, 상기 주 식각가스에 CO, Cl2, CH4, HBr 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행하는 것을 특징으로 한다.
또한, 상기 스페이서 패턴은, 산화막으로 형성하되, 0℃∼200℃의 온도에서 형성하는 것을 특징으로 한다.
또한, 상기 희생막 패턴을 제거하는 단계는, O2를 이용한 플라즈마로 진행하는 것을 특징으로 한다.
또한, 상기 폴리실리콘막 및 질화막을 식각하는 단계에서, 상기 폴리실리콘막은 ICP(Inductively Coupled Plasma)장비에서, Cl2 및 HBr의 혼합가스를 사용하여 식각하는 것을 특징으로 한다.
또한, 상기 피식각층은 TEOS산화막이고, 상기 피식각층을 식각하여 패턴을 형성하는 단계는, CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 셀 영역 및 주변 영역을 갖는 기판 상부에 피식각층을 형성하는 단계; 상기 피식각층 상에 질화막 및 폴리실리콘막을 적층하는 단계; 상기 셀 영역의 폴리실리콘막 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 주변 영역의 폴리실리콘막 상에 하드마스크 패턴을 형성하는 단계; 상기 셀영역의 스페이서 패턴 및 주변 영역의 하드마스크 패턴을 식각장벽으로 상기 폴리실리콘막 및 질화막을 식각하는 단계; 식각된 상기 폴리실리콘막 및 질화막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생막 패턴은 라인/스페이서 형태이고, 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5이며, 비정질 카본 또는 SOC(Spin On Carbon)막인 것을 특징으로 한다.
또한, 상기 스페이서 패턴은, 산화막으로 형성하되, 0℃∼200℃의 온도에서 형성하는 것을 특징으로 한다.
또한, 상기 희생막 패턴을 제거하는 단계는, O2를 이용한 플라즈마로 진행하는 것을 특징으로 한다.
또한, 상기 하드마스크 패턴은, SOC(Spin On Carbon)막인 것을 특징으로 한다.
또한, 상기 폴리실리콘막 및 질화막을 식각하는 단계에서, 상기 폴리실리콘막은 ICP장비에서, Cl2 및 HBr의 혼합가스를 사용하여 식각하는 것을 특징으로 한다.
또한, 상기 피식각층은 TEOS산화막이고, 상기 피식각층을 식각하여 패턴을 형성하는 단계는, CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 반도체 소자의 제조방법은 피식각층을 식각하기 위한 하드마스크로 질화막 및 폴리실리콘막을 적용함으로써, 하드마스크 및 희생막을 모두 비정질카본막으로 형성하는 공정과 비교하여 제조 원가를 낮추어 공정마진을 확보하는 효과가 있다.
또한, 막질이 견고한 질화막 및 폴리실리콘막을 적용함으로써, 패턴의 위글링(Wiggling)과 LER 및 LWR의 발생을 방지하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(30) 상에 피식각층(31)을 형성한다. 기판(30)은 디램(DRAM) 또는 플래쉬(Flash) 공정이 진행되는 기판이다. 피식각층(31)은 패턴 형성을 위한 물질로 형성하되 본 발명에서는 산화막으로 가정하여 설명하기로 한다. 피식각층(31)은 산화막으로 형성하고, 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막을 포함한다.
이어서, 피식각층(31) 질화막(32) 및 폴리실리콘막(33)을 적층한다. 질화막(32) 및 폴리실리콘막(33)은 피식각층(31)을 식각하기 위한 하드마스크 역할을 한다. 특히, 질화막(32)의 경우, 후속 패턴 형성시 폴리실리콘막(33)이 모두 손실되어도, 질화막(32)의 경우 그대로 잔류하기 때문에 패턴의 모양을 더욱 균일하게 유지할 수 있다.
또한, 질화막(32) 및 폴리실리콘막(33)은 비정질카본과 비교하여 그 막질이 견고하기 때문에, 이를 하드마스크로 사용하는 경우 위글링(Wiggling)과 LER 및 LWR의 발생이 방지된다.
이때, 질화막(32)은 적어도 폴리실리콘막(33) 높이의 적어도 2배 이하로 형성하는 것이 바람직하다. 예컨대, 폴리실리콘막(33)을 600Å으로 형성하는 경우, 질화막(32)을 적어도 300Å이하로 형성하는 것이 바람직하다. 이는, 질화막(32)이 두껍게 형성되는 경우, 질화막(32)을 식각하는 과정에서 후속 스페이서 패턴이 손실되는 문제가 발생하기 때문이다. 따라서, 질화막(32)은 후속 패턴 형성시 폴리실리콘막(33)의 손실을 보완할 수 있을 정도의 두께로 즉, 폴리실리콘막(33) 높이의 적어도 2배 이하로 형성하는 것이 바람직하다.
이어서, 폴리실리콘막(33) 상에 희생막(34)을 형성한다. 희생막(34)은 후속 스페이서 형성을 위한 희생막으로 사용하기 위한 것이다.
또한, 희생막(34)은 비정질카본(Amorphous Carbon)막 또는 SOC(Spin On Carbon)막으로 형성한다. 특히, SOC카본막의 경우, 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 비정질카본막보다 저가이며, 양산성이 좋아서 제조원가를 낮추고 공정마진을 확보할 수 있다.
이어서, 희생막(34) 상에 반사방지막(35)을 형성한다. 반사방지막(35)은 후속 감광막패터닝시 반사방지 역할 및 동일한 유기계 물질인 희생막(34)과 후속 감광막패턴 간의 탄소(C)가 이동하면서 혼합되는 풋팅(footing)현상(감광막패턴의 하부가 직각으로 형성되지 않고 완만하게 퍼지는 현상)을 방지하기 위한 것으로, 실리콘산화질화막(SiON)으로 형성할 수 있다.
위와 같이, 피식각층(31)을 식각하기 위한 식각장벽으로 막질이 견고한 질화막(32) 및 폴리실리콘막(33)을 적층함으로써, 하드마스크 및 희생막을 모두 비정질카본막으로 형성하는 공정과 비교하여 제조 원가를 낮추어 공정마진을 확보하는 장점이 있다.
이어서, 반사방지막(35) 상에 감광막패턴(36)을 형성한다. 감광막패턴(36)은 반사방지막(35) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다.
이때, 감광막은 폴리비닐 페놀계, 폴리하이드록시 스타일렌계, 폴리 노르보 넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계 및 폴리플루오린계로 이루어진 그룹 중에서 선택된 어느 하나의 단중합체 또는 둘 이상의 공중합체의 감광막을 이용할 수 있다. 또한, 노광시 사용되는 광원으로는 I-라인, KrF, ArF, 157nm, EUV, 심자외선(Deep UV), E-빔 및 X-선으로 이루어진 그룹 중에서 선택된 어느 하나를 이용할 수 있다. 바람직하게는, ArF광원 대비 감광막의 두께 증가가 용이한 I-라인 또는 심자외선을 이용할 수 있다. 그리고, 현상시 사용되는 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드로 이루어진 그룹 중에서 선택된 어느 하나의 단독용매 또는 둘 이상의 혼합용액을 사용할 수 있다.
또한, 감광막패턴(36)은 라인/스페이서 형태로 형성하되, 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5가 되도록 형성하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 감광막패턴(36, 도 3a 참조)을 식각장벽으로 반사방지막(35, 도 3a 참조) 및 희생막(34, 도 3a 참조)을 식각한다. 희생막(34, 도 3a 참조)이 비정질카본 또는 SOC막인 경우, O2 또는 N2가스를 주식각가스로 사용하여 식각하며, 수직프로파일(Vertical Profile)로 식각하기 위해 주식각가스에 CO, Cl2, CH4, HBr 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행할 수 있다.
희생막(34, 도 3a 참조) 식각이 완료되는 시점에서 감광막패턴(36)은 모두 제거되며 따라서, 폴리실리콘막(33) 상에는 희생막 패턴(34A) 및 반사방지막 패턴(35A)이 잔류한다.
도 3c에 도시된 바와 같이, 희생막 패턴(34A)을 포함하는 전체 구조 상에 스페이서(37)를 형성한다. 스페이서(37)는 후속 미세 패턴 형성을 위한 하드마스크 역할을 하는 것으로, 산화막으로 형성하며, 특히 0℃∼200℃의 온도에서 형성하는 것이 바람직하다. 이는, 희생막 패턴(34A)이 비정질 카본 또는 SOC막으로 형성되는 경우, 스페이서(37)의 형성온도가 희생막 패턴(34A)의 베이킹 온도보다 높을 경우, 희생막 패턴(34A)에 영향을 미치는 즉, 패턴 왜곡 또는 변형 등의 문제가 생길 수 있기 때문이다.
또한, 스페이서(37)는 균일한 선폭의 패턴을 형성하기 위해 높은 피복성(Step coverage)을 갖도록 형성하되, 측벽과 상부의 피복성이 적어도 0.9이상(0.9∼0.99)이 되도록 형성하는 것이 바람직하다. 이를 위해, 스페이서(37)은 단원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 전면식각으로 스페이서(37, 도 3c 참조)를 식각하여 희생막 패턴(34A)의 측벽에 스페이서 패턴(37A)을 형성한다.
스페이서(37, 도 3c 참조)가 산화막인 경우, 전면식각은 CF4, CHF3 및 CH2F2 로 이루어진 그룹 중에서 선택된 어느 하나를 주식각가스로 사용하여 진행한다. 또한, 전면식각을 실시하는 과정에서 반사방지막(35A)이 식각에 의해 제거된다.
이어서, 희생막 패턴(34A)을 제거한다. 희생막 패턴(34A)은 스페이서 패턴(37A)를 형성하기 위한 희생막 역할로 형성되었기 때문에, 후속 패턴 형성을 위해서는 꼭 제거해 주어야 한다. 희생막 패턴(34A)이 비정질 카본 또는 SOC막인 경우, O2를 이용한 플라즈마를 사용하여 제거한다. 또한, 제거 후 세정공정을 진행할 수 있다.
따라서, 폴리실리콘막(33) 상에는 일정간격을 갖는 스페이서 패턴(37A)만 잔류한다. 도 3a에서 감광막패턴을 라인선폭:스페이서선폭의 비율이 1:2.5∼3.5가 되도록 형성하고, 스페이서(37, 도 3c)를 측벽과 바닥의 피복성이 적어도 0.9이상이 되도록 형성하였기 때문에, 스페이서 패턴(37A)은 각각 일정한 간격을 갖고 형성된다.
도 3e에 도시된 바와 같이, 스페이서 패턴(37A, 도 3d 참조)을 식각장벽으로 폴리실리콘막(33, 도 3d 참조) 및 질화막(32, 도 3d 참조)을 식각한다. 식각된 폴리실리콘막(33, 도 3d 참조) 및 질화막(32, 도 3d 참조)을 이하, '폴리실리콘막 패턴(33A) 및 질화막 패턴(32A)'이라고 한다.
폴리실리콘막(33, 도 3d 참조)의 식각은 ICP(Inductively Coupled Plasma)장비에서 진행하며, Cl2 및 HBr의 혼합가스를 주 식각가스로 사용하여 식각한다. 또한, 스페이서 패턴(37A, 도 3d 참조)에 의한 비대칭 프로파일을 방지하기 위해 주 식각가스에 CH4, C2H4, N2, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 식각을 진행할 수 있다.
또한, 질화막(32, 도 3d 참조)은 질화막 식각가스를 이용하여 식각하되, CF4계열로 식각을 진행한다. 특히, CF4가스를 이용함으로써, 폴리실리콘막(33, 도 3d 참조) 식각시 다량으로 발생된 폴리머(Polymer)가 제거되는 장점이 있다.
따라서, 스페이서 패턴(37A, 도 3d 참조)와 동일한 선폭 및 간격을 갖는 폴리실리콘막 패턴(33A) 및 질화막 패턴(32A)이 형성되며, 이 과정에서 스페이서 패턴(37B)의 일부 두께가 손실된다.
도 3f에 도시된 바와 같이, 폴리실리콘막 패턴(33A, 도 3e 참조) 및 질화막 패턴(32A)을 식각장벽으로 피식각층(31, 도 3e 참조)을 식각하여 패턴(31A)을 형성한다. 패턴은 모든 미세패턴 일 수 있으며, 예컨대 게이트패턴 또는 비트라인패턴일 수 있다. 또한, 비휘발성 메모리 소자의 메모리셀일 수 있다.
피식각층(31)이 산화막, 예컨대 TEOS산화막인 경우 SAC(Self Aligned Contact) 가스를 이용하여 식각한다. SAC 가스란, SAC 식각공정시 사용하는 가스로, SAC 식각공정은 산화막과 질화막의 선택비를 이용한 식각공정이다. 즉, SAC 가스는 질화막에 대해 선택비를 갖는 산화막 식각가스이며, CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 단독 또는 혼합가스를 포함한다.
특히, 패턴(31A)을 형성하기 위한 하드마스크로 막질이 견고한 폴리실리콘막 패턴(33A, 도 3e 참조) 및 질화막 패턴(32A)을 사용함으로써, 패턴의 위글링(Wiggling)과 LWR(Line Width Roughness) 및 LER(Line Edge Roughness)의 발생을 방지하는 장점이 있다. 또한, 패턴(31A) 형성시 폴리실리콘막(33A, 도 3e 참조)이 모두 손실되어도 질화막 패턴(32A)은 손실되지 않고 그대로 잔류하기 때문에 패턴의 균일도를 더욱 향상시키는 장점이 있다.
((실시예 2))
도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀 영역과 주변 영역을 갖는 기판(40) 상에 피식각층(41)을 형성한다. 기판(40)은 디램(DRAM) 또는 플래쉬(Flash) 공정이 진행되는 기판이다. 피식각층(41)은 패턴 형성을 위한 물질로 형성하되 본 발명에서는 산화막으로 가정하여 설명하기로 한다. 피식각층(41)은 산화막으로 형성하고, 산화막은 TEOS(Tetra Ethyle Ortho Silicate) 산화막을 포함한다.
이어서, 피식각층(41) 질화막(42) 및 폴리실리콘막(43)을 적층한다. 질화막(42) 및 폴리실리콘막(43)은 피식각층(41)을 식각하기 위한 하드마스크 역할을 한다.
특히, 질화막(42)의 경우, 후속 패턴 형성시 폴리실리콘막(43)이 모두 손실되어도, 질화막(42)이 손실되지 않고 그대로 잔류하기 때문에 패턴의 모양을 더욱 균일하게 유지할 수 있다.
또한, 질화막(42) 및 폴리실리콘막(43)은 비정질카본과 비교하여 그 막질이 견고하기 때문에, 이를 하드마스크로 사용하는 경우 위글링(Wiggling)과 LER 및 LWR의 발생이 방지된다.
이때, 질화막(42)은 적어도 폴리실리콘막(43) 높이의 적어도 2배 이하로 형성하는 것이 바람직하다. 예컨대, 폴리실리콘막(43)을 600Å으로 형성하는 경우, 질화막(42)을 적어도 300Å이하로 형성하는 것이 바람직하다. 이는, 질화막(42)이 두껍게 형성되는 경우, 질화막(42)을 식각하는 과정에서 후속 스페이서 패턴이 손실되는 문제가 발생하기 때문이다. 따라서, 질화막(42)은 후속 패턴 형성시 폴리실리콘막(43)의 손실을 보완할 수 있을 정도의 두께로 즉, 폴리실리콘막(43) 높이의 적어도 2배 이하로 형성하는 것이 바람직하다.
이어서, 폴리실리콘막(43) 상에 희생막(44)을 형성한다. 희생막(44)은 후속 스페이서 형성을 위한 희생막으로 사용하기 위한 것이이다.
또한, 희생막(44)은 비정질카본(Amorphous Carbon)막 또는 SOC(Spin On Carbon)막으로 형성한다. 특히, SOC카본막의 경우, 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 비정질카본막보다 저가이며, 양산성이 좋아서 제조원가를 낮추고 공정마진을 확보할 수 있다.
이어서, 희생막(44) 상에 제1반사방지막(45)을 형성한다. 제1반사방지막(45)은 후속 감광막패터닝시 반사방지 역할 및 동일한 유기계 물질인 희생막(44)과 후속 감광막패턴 간의 탄소(C)가 이동하면서 혼합되는 풋팅(footing)현상(감광막패턴의 하부가 직각으로 형성되지 않고 완만하게 퍼지는 현상)을 방지하기 위한 것으 로, 실리콘산화질화막(SiON)으로 형성할 수 있다.
위와 같이, 피식각층(41)을 식각하기 위한 식각장벽으로 막질이 견고한 질화막(42) 및 폴리실리콘막(43)을 적층함으로써, 하드마스크 및 희생막을 모두 비정질카본막으로 형성하는 공정과 비교하여 제조 원가를 낮추어 공정마진을 확보하는 장점이 있다.
이어서, 셀 영역의 제1반사방지막(45) 상에 제1감광막패턴(46)을 형성한다. 제1감광막패턴(46)은 제1반사방지막(45) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다.
이때, 감광막은 폴리비닐 페놀계, 폴리하이드록시 스타일렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계 및 폴리플루오린계로 이루어진 그룹 중에서 선택된 어느 하나의 단중합체 또는 둘 이상의 공중합체의 감광막을 이용할 수 있다. 또한, 노광시 사용되는 광원으로는 I-라인, KrF, ArF, 157nm, EUV, 심자외선(Deep UV), E-빔 및 X-선으로 이루어진 그룹 중에서 선택된 어느 하나를 이용할 수 있다. 바람직하게는, ArF광원 대비 감광막의 두께 증가가 용이한 I-라인 또는 심자외선을 이용할 수 있다. 그리고, 현상시 사용되는 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드로 이루어진 그룹 중에서 선택된 어느 하나의 단독용매 또는 둘 이상의 혼합용액 을 사용할 수 있다.
또한, 제1감광막패턴(46)은 셀 영역에 라인/스페이서 형태로 형성하되, 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5가 되도록 형성하는 것이 바람직하다.
도 4b에 도시된 바와 같이, 셀 영역의 제1감광막패턴(46, 도 4a 참조)을 식각장벽으로 제1반사방지막(45, 도 4a 참조) 및 희생막(44, 도 4a 참조)을 식각한다. 희생막(44, 도 4a 참조)이 비정질카본 또는 SOC막인 경우, O2 또는 N2가스를 주식각가스로 사용하여 식각하며, 수직프로파일(Vertical Profile)로 식각하기 위해 주식각가스에 CO, Cl2, CH4, HBr 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행할 수 있다.
희생막(44, 도 4a 참조) 식각이 완료되는 시점에서 제1감광막패턴(46)은 모두 제거되며 따라서, 폴리실리콘막(43) 상에는 희생막 패턴(44A) 및 제1반사방지막 패턴(45A)이 잔류한다.
도 4c에 도시된 바와 같이, 희생막 패턴(44A)을 포함하는 전체 구조 상에 스페이서(47)를 형성한다. 스페이서(47)는 후속 미세 패턴 형성을 위한 하드마스크 역할을 하는 것으로, 산화막으로 형성하며, 특히 0℃∼200℃의 온도에서 형성하는 것이 바람직하다. 이는, 희생막 패턴(44A)이 비정질 카본 또는 SOC막으로 형성되는 경우, 스페이서(47)의 형성온도가 희생막 패턴(44A)의 베이킹 온도보다 높을 경우, 희생막 패턴(44A)에 영향을 미치는 즉, 패턴 왜곡 또는 변형 등의 문제가 생길 수 있기 때문이다.
또한, 스페이서(47)는 균일한 선폭의 패턴을 형성하기 위해 높은 피복성(Step coverage)을 갖도록 형성하되, 측벽과 상부의 피복성이 적어도 0.9이상(0.9∼0.99)이 되도록 형성하는 것이 바람직하다. 이를 위해, 스페이서(47)은 단원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 것이 바람직하다.
도 4d에 도시된 바와 같이, 전면식각으로 스페이서(47, 도 4c 참조)를 식각하여 희생막 패턴(44A)의 측벽에 스페이서 패턴(47A)을 형성한다.
스페이서(47, 도 4c 참조)가 산화막인 경우, 전면식각은 CF4, CHF3 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나를 주식각가스로 사용하여 진행한다. 또한, 전면식각을 실시하는 과정에서 제1반사방지막(45A, 도 4c 참조)이 식각에 의해 제거된다.
이어서, 희생막 패턴(44A)을 제거한다. 희생막 패턴(44A)은 스페이서 패턴(47A)를 형성하기 위한 희생막 역할로 형성되었기 때문에, 후속 패턴 형성을 위해서는 꼭 제거해 주어야 한다. 희생막 패턴(44A)이 비정질 카본 또는 SOC막인 경우, O2를 이용한 플라즈마를 사용하여 제거한다. 또한, 제거 후 세정공정을 진행할 수 있다.
따라서, 폴리실리콘막(43) 상에는 일정간격을 갖는 스페이서 패턴(47A)만 잔류한다. 도 4a에서 제1감광막패턴을 라인선폭:스페이서선폭의 비율이 1:2.5∼3.5가 되도록 형성하고, 스페이서(47, 도 4c)를 측벽과 바닥의 피복성이 적어도 0.9이상 이 되도록 형성하였기 때문에, 스페이서 패턴(47A)은 각각 일정한 간격을 갖고 형성된다.
도 4e에 도시된 바와 같이, 셀 영역 및 주변 영역의 폴리실리콘막(43) 상에 하드마스크층(48)을 형성한다. 하드마스크층(48)은 주변 영역에 패턴을 형성하기 위해, 피식각층(41)을 식각하는 하드마스크 역할을 하는 것으로, 셀 영역의 스페이서 패턴(47A)을 보호하기 위해 적어도 스페이서 패턴(47A)의 높이보다 높게 형성하며, 바람직하게는 스페이서 패턴(47A)의 높이보다 적어도 1000Å이상 높게 형성한다.
이어서, 하드마스크층(48) 상에 제2반사방지막(49)을 형성한다. 제2반사방지막(49)은 후속 감광막패터닝시 반사방지 역할 및 동일한 유기계 물질인 하드마스크층(48)과 후속 감광막패턴 간의 탄소(C)가 이동하면서 혼합되는 풋팅(footing)현상(감광막패턴의 하부가 직각으로 형성되지 않고 완만하게 퍼지는 현상)을 방지하기 위한 것으로, 실리콘산화질화막(SiON)으로 형성할 수 있다.
이어서, 주변 영역의 제2반사방지막(49) 상에 제2감광막패턴(50)을 형성한다. 제2감광막 패턴(50)은 주변 영역의 패턴 영역을 정의하기 위한 것으로, 셀 영역과 패턴보다 큰 선폭을 갖도록 패터닝한다.
도 4f에 도시된 바와 같이, 제2감광막패턴(50, 도 4e 참조)을 식각장벽으로 제2반사방지막(49, 도 4e 참조) 및 하드마스크층(48, 도 4e 참조)을 식각한다.
하드마스크층(48, 도 4e 참조) SOC막인 경우, O2 또는 N2가스를 주식각가스 로 사용하여 식각하며, 수직프로파일(Vertical Profile)로 식각하기 위해 주식각가스에 CO, Cl2, CH4, HBr 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행할 수 있다.
이어서, 셀 영역의 스페이서 패턴(47A, 도 4e 참조) 및 주변 영역의 식각된 하드마스크층(도시생략)을 식각장벽으로 폴리실리콘막(43, 도 4e 참조) 및 질화막(42, 도 4e 참조)을 식각한다.
셀 영역에 식각된 폴리실리콘막(43, 도 4e 참조) 및 질화막(42, 도 4e 참조)을 이하, '제1폴리실리콘막 패턴(43A) 및 제1질화막 패턴(42A)'이라고 한다. 또한, 주변 영역에 식각된 폴리실리콘막(43, 도 4e 참조) 및 질화막(42, 도 4e 참조)을 이하, '제2폴리실리콘막 패턴(43B) 및 제2질화막 패턴(42B)'이라고 한다.
폴리실리콘막(43, 도 4e 참조)의 식각은 ICP(Inductively Coupled Plasma)장비에서 진행하며, Cl2 및 HBr의 혼합가스를 주 식각가스로 사용하여 식각한다. 또한, 스페이서 패턴(47A, 도 4e 참조)에 의한 비대칭 프로파일을 방지하기 위해 주 식각가스에 CH4, C2H4, N2, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 식각을 진행할 수 있다.
또한, 질화막(42, 도 4e 참조)은 질화막 식각가스를 이용하여 식각하되, CF4계열로 식각을 진행한다. 특히, CF4가스를 이용함으로써, 폴리실리콘막(43, 도 4e 참조) 식각시 다량으로 발생된 폴리머(Polymer)가 제거되는 장점이 있다.
따라서, 셀 영역에는 스페이서 패턴(47A, 도 4e 참조)과 동일한 선폭 및 간격을 갖는 제1폴리실리콘막 패턴(43A) 및 제1질화막 패턴(42A)이 형성되며, 이 과정에서 스페이서 패턴(47B)의 일부 두께가 손실된다. 또한, 주변 영역에는 식각된 하드마스크층(도시생략)과 동일한 선폭을 갖는 제2폴리실리콘막 패턴(43B) 및 제2질화막 패턴(42B)이 형성된다.
이어서, 감광막 스트립공정 즉, O2 플라즈마 및 세정공정을 진행하여 식각된 하드마스크층(도시생략)을 제거한다.
도 4g에 도시된 바와 같이, 제1 및 제2폴리실리콘막 패턴(43A, 43B, 도 4f 참조)과 제1 및 제2질화막 패턴(42A, 42B, 도 4f 참조)을 식각장벽으로 피식각층(41)을 식각하여 셀 영역 및 주변 영역에 제1 및 제2패턴(41A, 41B)을 형성한다. 패턴은 모든 미세패턴 일 수 있으며, 예컨대 게이트패턴 또는 비트라인패턴일 수 있다. 또한, 비휘발성 메모리 소자의 메모리셀일 수 있다.
피식각층(31)이 산화막, 예컨대 TEOS산화막인 경우 SAC(Self Aligned Contact) 가스를 이용하여 식각한다. SAC 가스란, SAC 식각공정시 사용하는 가스로, SAC 식각공정은 산화막과 질화막의 선택비를 이용한 식각공정이다. 즉, SAC 가스는 질화막에 대해 선택비를 갖는 산화막 식각가스이며, CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 단독 또는 혼합가스를 포함한다.
특히, 제1 및 제2패턴(41A, 41B)을 형성하기 위한 하드마스크로 막질이 견고 한 제1 및 제2폴리실리콘막 패턴(43A, 43B, 도 4f 참조)과 제1 및 제2질화막 패턴(42A, 42B, 도 4f 참조)을 사용함으로써, 패턴의 위글링(Wiggling)과 LER 및 LWR의 발생을 방지하는 장점이 있다. 또한, 제1 및 제2패턴(41A, 41B) 형성시 제1 및 제2폴리실리콘막 패턴(43A, 43B, 도 4f 참조)이 모두 손실되어도 제1 및 제2질화막 패턴(42A, 42B, 도 4f 참조)은 손실되지 않고 그대로 잔류하기 때문에 패턴의 균일도를 더욱 향상시키는 장점이 있다.
도 5는 본 발명의 실시예에 따른 하드마스크 사용시 라인 패턴을 나타내는 탑뷰(Top View)사진이다.
도 5를 참조하면, 종래의 도 2와 비교하여 라인 패턴이 매우 균일하게 형성된 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2는 비정질카본막 사용시 라인 패턴을 나타내는 탑뷰(Top View)사진,
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 5는 본 발명의 실시예에 따른 하드마스크 사용시 라인 패턴을 나타내는 탑뷰(Top View)사진.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 피식각층
32 : 질화막 33 : 폴리실리콘막
34 : 희생막 35 : 반사방지막
36 : 감광막 패턴 37 : 스페이서

Claims (25)

  1. 피식각층 상에 질화막 및 폴리실리콘막을 적층하는 단계;
    상기 폴리실리콘막 상에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서 패턴을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 스페이서 패턴을 식각장벽으로 상기 폴리실리콘막 및 질화막을 식각하는 단계; 및
    식각된 상기 폴리실리콘막 및 질화막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 희생막 패턴을 형성하는 단계는,
    상기 폴리실리콘막 상에 희생막을 형성하는 단계;
    상기 희생막 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 반사방지막 및 희생막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 감광막패턴은 라인/스페이서 형태이고, 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5인 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 반사방지막은 실리콘산화질화막(SiON)인 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 희생막은,
    비정질 카본 또는 SOC(Spin On Carbon)막인 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 희생막을 식각하는 단계는,
    O2 또는 N2가스를 주식각가스로 사용하여 진행하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 희생막을 식각하는 단계는,
    상기 주 식각가스에 CO, Cl2, CH4, HBr 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 스페이서 패턴은,
    산화막으로 형성하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 스페이서 패턴은,
    0℃∼200℃의 온도에서 형성하는 반도체 소자의 제조방법.
  10. 제5항에 있어서,
    상기 희생막 패턴을 제거하는 단계는,
    O2를 이용한 플라즈마로 진행하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 폴리실리콘막 및 질화막을 식각하는 단계에서,
    상기 폴리실리콘막은 ICP(Inductively Coupled Plasma)장비에서 식각하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 폴리실리콘막 및 질화막을 식각하는 단계에서,
    상기 폴리실리콘막은 Cl2 및 HBr의 혼합가스를 사용하여 식각하는 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 피식각층은 TEOS산화막인 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 피식각층을 식각하여 패턴을 형성하는 단계는,
    CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 사용하여 진행하는 반도체 소자의 제조 방법.
  15. 셀 영역 및 주변 영역을 갖는 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상에 질화막 및 폴리실리콘막을 적층하는 단계;
    상기 셀 영역의 폴리실리콘막 상에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서 패턴을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 주변 영역의 폴리실리콘막 상에 하드마스크 패턴을 형성하는 단계;
    상기 셀영역의 스페이서 패턴 및 주변 영역의 하드마스크 패턴을 식각장벽으로 상기 폴리실리콘막 및 질화막을 식각하는 단계; 및
    식각된 상기 폴리실리콘막 및 질화막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 희생막 패턴은 라인/스페이서 형태이고, 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5인 반도체 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 희생막 패턴은,
    비정질 카본 또는 SOC(Spin On Carbon)막인 반도체 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 스페이서 패턴은,
    산화막으로 형성하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 스페이서 패턴은,
    0℃∼200℃의 온도에서 형성하는 반도체 소자의 제조방법.
  20. 제17항에 있어서,
    상기 희생막 패턴을 제거하는 단계는,
    O2를 이용한 플라즈마로 진행하는 반도체 소자의 제조방법.
  21. 제15항에 있어서,
    상기 하드마스크 패턴은,
    SOC(Spin On Carbon)막인 반도체 소자의 제조 방법.
  22. 제15항에 있어서,
    상기 폴리실리콘막 및 질화막을 식각하는 단계에서,
    상기 폴리실리콘막은 ICP장비에서 식각하는 반도체 소자의 제조방법.
  23. 제22항에 있어서,
    상기 폴리실리콘막 및 질화막을 식각하는 단계에서,
    상기 폴리실리콘막은 Cl2 및 HBr의 혼합가스를 사용하여 식각하는 반도체 소자의 제조방법.
  24. 제15항에 있어서,
    상기 피식각층은 TEOS산화막인 반도체 소자의 제조 방법.
  25. 제24항에 있어서,
    상기 피식각층을 식각하여 패턴을 형성하는 단계는,
    CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 사용하여 진행하는 반도체 소자의 제조 방법.
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