KR20100003071A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 패턴의 브릿지를 방지 및 스페이서패턴의 비대칭적 프로파일이 하부층에 전사되는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 피식각층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 SOC막패턴을 형성하는 단계; 상기 SOC막패턴의 측벽에 저온산화막으로 형성된 스페이서패턴을 형성하는 단계; 상기 SOC막패턴을 제거하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계; 상기 스페이서패턴을 제거하는 단계; 상기 하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하고, 노광을 한번 진행하기 때문에 노광 사이의 오정렬에 의한 라인 간의 선폭 편차를 줄일 수 있는 효과, 마스크 공정에서 발생하는 감광막의 스컴 발생을 개선하여 패턴 간의 브릿지 등을 방지할 수 있는 효과 및 SPT공정 중에서 치명적으로 발생하는 비대칭성을 개선하여 수율을 향상시킬 수 있는 효과가 있다.
SOC막, SPT, 감광막

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SPT공정을 이용한 반도체 장치 제조 방법에 관한 것이다.
소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있으며, 특히 40nm이하에서는 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 문제점이 있다.
이를 해결하기 위해, DPT(Double Patterning Technology) 공정이 적용되고 있으며, 특히 스페이서를 이용한 SPT(Spacer Patterning Technology) 공정이 적용되고 있다.
SPT 공정을 적용하기 위한 하드마스크는 통상 제1비정질카본막, 제1실리콘산화질화막, 폴리실리콘막, 제2비정질카본막, 제2실리콘산화질화막 및 반사방지막의 적층구조가 사용되며, 반사방지막 상에 감광막패턴을 형성한다. 이때, 제1비정질카본막은 식각대상층 식각시 식각장벽으로 사용하기 위한 것이며, 제2비정질카본막은 스페이서 형성시 희생막으로 사용하기 위한 것이다.
제2비정질카본막의 경우 1000Å 정도의 높이로 형성되며, 따라서 후속 스페이서 패턴 역시 1000Å 이상의 높이를 갖고 형성된다.
그러나, 패턴 사이의 좁은 공간 및 스페이서 패턴의 높이로 인해 후속 노광 공정시 스컴(Scum)이 발생하게 되며, 이는 하부층 식각시 브릿지(Bridge)를 유발시키는 문제점이 있다.
또한, 스페이서 식각 후 필연적으로 발생하는 좌우 비대칭적인 프로파일이 하부층 식각시 이온산란각도(Ion Scattering Angle)의 차이에 의해 비대칭적 프로파일이 전사되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 패턴의 브릿지를 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 스페이서패턴의 비대칭적 프로파일이 하부층에 전사되는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 피식각층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 SOC막패턴을 형성하는 단계; 상기 SOC막패턴의 측벽에 저온산화막으로 형성된 스페이서패턴을 형성하는 단계; 상기 SOC막패턴을 제거하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계; 상기 스페이서패턴을 제거하는 단계; 상기 하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 스페이서를 제거하는 단계는, 습식식각으로 진행하는 것을 특징으로 한다.
또한, 상기 습식식각은, HF 또는 BOE(Buffered Oxide Etchant)를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 SOC막패턴은 라인:스페이스가 1:2.5∼3.5의 비율이 되도록 패터 닝된 것을 특징으로 한다.
또한, 상기 SOC막패턴을 형성하는 단계는, 상기 하드마스크층 상에 SOC막을 형성하는 단계; 상기 SOC막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 반사방지막 및 SOC막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반사방지막은 실리콘이 함유된 반사방지막을 포함하는 것을 특징으로 한다.
또한, 상기 실리콘을 함유하는 반사방지막은 상기 실리콘이 막 내에 10％∼50％의 함유량을 갖는 것을 특징으로 한다.
또한, 상기 SOC막은 1000Å∼10000Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 SOC막을 식각하는 단계는, O2 또는 H2를 주 식각가스로 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 SOC막을 식각하는 단계는, 상기 주 식각가스에 N2, COS, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행하는 것을 특징으로 한다.
또한, 상기 스페이서는, 23℃∼300℃의 온도에서 형성하는 것을 특징으로 한다.
또한, 상기 스페이서는 원자층증착법(Atomic Layer Deposition)으로 형성하 는 것을 특징으로 한다.
또한, 상기 SOC막패턴을 제거하는 단계는, O2를 이용한 플라즈마로 진행하는 것을 특징으로 한다.
또한, 상기 하드마스크층은, 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 하드마스크층을 식각하는 단계는, CH2F2를 주 식각가스로 사용하고, 상기 주 식각가스에 CF4 또는 CHF3를 추가하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 노광을 한번 진행하기 때문에 노광 사이의 오정렬에 의한 라인 간의 선폭 편차를 줄일 수 있는 효과가 있다.
또한, 마스크 공정에서 발생하는 감광막의 스컴 발생을 개선하여 패턴 간의 브릿지 등을 방지할 수 있는 효과가 있다.
또한, SPT공정 중에서 치명적으로 발생하는 비대칭성을 개선하여 수율을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 저온 산화막을 적용하여 SPT(Spacer Process Technology) 공정을 진행하는 반도체 장치 제조 방법에 관한 것으로, 스페이서 패턴을 형성하고 하부 하드마스크층을 식각 후, 스페이서 패턴을 제거하여 패턴의 브릿지 및 비대칭적 프로파일이 전사되는 것을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(미도시) 상에 피식각층(11)을 형성한다.
이어서, 피식각층(11) 상에 비정질카본막(12), 폴리실리콘막(13)과 질화막(14)을 적층한다. 피식각층(11)은 도전막일 수 있고, 도전막은 금속막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나의 도전막 또는 이들이 적어도 2층 이상 적층된 적층 구조로 형성할 수 있다.
비정질카본막(12)은 피식각층(11)을 식각하기 위한 것으로, 1000Å∼2500Å의 두께로 형성할 수 있다. 폴리실리콘막(13)은 비정질카본막(12)을 식각하기 위한 것으로, 200Å∼500Å의 두께로 형성할 수 있다.
질화막(14)은 폴리실리콘막(13)을 식각하기 위한 것이며 또한, 후속 스페이서 패턴 대신 후속 패턴을 정의하기 위한 것으로, 200Å∼500Å의 두께로 형성할 수 있다.
이어서, 질화막(14) 상에 SOC(Spin On Carbon)막(15)을 형성한다. SOC막(15)은 스페이서 패턴의 형성을 위한 희생막으로 사용하기 위한 것으로, 1000Å∼2500Å의 두께로 형성할 수 있다. SOC막(15)은 스핀 온 코팅(Spin On Coating) 방법으 로 형성하기 때문에 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 비정질카본막보다 저가이며, 양산성이 좋아서 제조원가를 낮추고 공정마진을 확보할 수 있다.
이어서, SOC막(15) 상에 반사방지막(16)을 형성한다. 반사방지막(16)은 후속 감광막패터닝시 반사방지 역할 및 동일한 유기계 물질인 SOC막(16)과 후속 감광막패턴 간의 탄소(C)가 이동하면서 혼합되는 풋팅(footing)현상(감광막패턴의 하부가 직각으로 형성되지 않고 완만하게 퍼지는 현상)을 방지하기 위한 것으로, 실리콘을 함유하는 반사방지막으로 형성할 수 있다.
위와 같이, 스페이서 형성을 위한 희생막으로 SOC막(15)을 적용함에 따라, 고가이고 양산성이 낮은 화학기상증착법으로 형성하는 비정질카본막 적용시보다 제조 원가를 낮추어 공정마진을 확보할 수 있다. 또한, 비정질카본막 적용시 추가로 형성하는 실리콘산화질화막 역시 형성하지 않기 때문에 적층되는 층 수가 작아지며, 그 만큼 구조를 단순화할 수 있다. 그리고, 실리콘을 함유하는 반사방지막을 형성함으로써, SOC막(15) 대신 비정질카본층을 사용하는 구조에서 적용되는 유기반사방지막 형성공정을 생략할 수 있다. 즉, 비정질카본층을 적용하는 경우 비정질카본층 상에 실리콘산화질화막과 유기 반사방지막을 적층하였으나, 본 발명에서는 실리콘산화질화막 및 유기 반사방지막을 모두 생략하고, SOC막(15) 상에 반사방지막(16)으로 한 층만 적용함으로써 그 만큼의 공정마진을 확보할 수 있다.
이어서, 반사방지막(16) 상에 감광막패턴(17)을 형성한다. 감광막패턴(17)은 반사방지막(17) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현 상(Development)으로 패터닝하여 형성할 수 있다.
이때, 감광막은 폴리비닐 페놀계, 폴리하이드록시 스타일렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계 및 폴리플루오린계로 이루어진 그룹 중에서 선택된 어느 하나의 단중합체 또는 둘 이상의 공중합체의 감광막을 이용할 수 있다. 또한, 노광시 사용되는 광원으로는 I-라인, KrF, ArF, 157nm, EUV, 심자외선(Deep UV), E-빔 및 X-선으로 이루어진 그룹 중에서 선택된 어느 하나를 이용할 수 있다. 바람직하게는, ArF광원 대비 감광막의 두께 증가가 용이한 I-라인 또는 심자외선을 이용할 수 있다. 그리고, 현상시 사용되는 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드로 이루어진 그룹 중에서 선택된 어느 하나의 단독용매 또는 둘 이상의 혼합용액을 사용할 수 있다.
또한, 감광막패턴(17)은 라인/스페이서 형태로 형성하되, 최종 패터닝 후 최종 선폭(Critical Dimension) 타겟(Target)을 고려하여 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5가 되도록 형성할 수 있다.
도 1b에 도시된 바와 같이, 감광막패턴(17)을 식각장벽으로 반사방지막(16, 도 1a 참조) 및 SOC막(15, 도 1a 참조)을 식각한다. SOC막(15) 식각이 완료되는 시점에서 감광막패턴(17)은 모두 제거될 수 있다. SOC막(15)의 식각은 O2 또는 H2가스 를 주식각가스로 사용하여 진행할 수 있다. 또한, SOC막(15)을 수직프로파일(Vertical Profile)로 식각하기 위해 주식각가스에 N2, COS, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행할 수 있다.
따라서, 질화막(14) 상에는 SOC막패턴(15A) 및 반사방지막패턴(16A)이 잔류한다.
도 1c에 도시된 바와 같이, SOC막패턴(15A)의 측벽에 스페이서 패턴(18)을 형성한다. 스페이서 패턴(18)은 저온산화막으로 형성할 수 있다.
이를 위해, 먼저, SOC막패턴(15A)을 포함하는 전체 구조 상에 저온산화막을 형성하고, 전면식각을 진행하여 저온산화막을 SOC막패턴(15A)의 측벽에 잔류시킬 수 있다. 저온산화막은 SOC막패턴(15A)에 영향을 주지 않도록, SOC막패턴(15A)의 베이킹 온도인 300℃ 이하에서 형성하되, 예컨대 23℃∼300℃의 온도에서 형성할 수 있다. 또한, 균일한 선폭의 패턴을 형성하기 위해 높은 피복성(Step coverage)을 갖도록 형성하되, 측벽과 상부의 피복성이 적어도 0.95이상(0.95∼0.99)이 되도록 형성할 수 있다. 이를 위해, 저온산화막은 단원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다.
또한, 전면식각은 CF4 및 CHF3의 혼합가스를 이용한 플라즈마를 이용하여 진행할 수 있으며, 하부 질화막(14)과의 선택비를 고려하여 CH2F2 및 CH3F를 첨가하여 진행할 수 있다.
전면식각을 실시하는 과정에서 SOC막패턴(15A)상의 반사방지막(16A)이 식각되어 SOC막패턴(15A)의 표면이 노출된다.
도 1d에 도시된 바와 같이, SOC막패턴(15A)을 제거한다. SOC막패턴(15A)은 스페이서 패턴(18)을 형성하기 위한 희생막 역할로 형성되었기 때문에, 후속 패턴형성을 위해 제거해 주어야 하며, SOC막패턴(15A)은 O2를 이용한 플라즈마를 사용하여 제거할 수 있다. 또한, 제거 후 세정공정을 진행할 수 있다.
따라서, 질화막(14) 상에는 일정간격을 갖는 스페이서 패턴(18)만 잔류한다. 도 1a에서 감광막패턴을 라인선폭:스페이서선폭의 비율이 1:2.5∼3.5가 되도록 형성함으로써 스페이서 패턴(18)은 각각 일정한 간격으로 형성될 수 있다.
도 1e에 도시된 바와 같이, 스페이서 패턴(18)을 식각장벽으로 질화막(14, 도 1d 참조)을 식각한다. 질화막(14)의 식각은 CH2F2를 주 식각가스로 사용하여 진행할 수 있다. 또한, 주 식각가스에 CF4 또는 CHF3를 추가하여 진행할 수 있다. CH2F2가스는 산화막에 대한 질화막의 선택비가 우수하여 스페이서 패턴(18)의 손실 없이 질화막(14)의 식각이 가능하며, CF4 또는 CHF3를 추가함으로써 식각시 폴리머 증착(Polymer Deposition) 및 식각률을 제거할 수 있다.
따라서, 스페이서 패턴(18)과 동일한 영역을 정의하는 질화막패턴(14A)이 형성된다.
도 1f에 도시된 바와 같이, 스페이서 패턴(18)을 제거한다. 스페이서 패턴(18)은 습식식각으로 제거할 수 있다. 습식식각은 HF 또는 BOE(Buffered Oxide Etchant)를 사용하여 진행할 수 있으며, 딥(Dip) 방식 또는 스핀(Spin) 방식의 습식장비(Wet Station)를 이용하여 진행할 수 있다.
HF 또는 BOE를 이용한 습식식각은 하부층인 질화막패턴(14A) 및 폴리실리콘막(13)에 고선택비를 가지므로, 질화막패턴(14A)의 선폭변화 및 폴리실리콘막(13)의 손실없이 스페이서 패턴(18)을 선택적으로 제거할 수 있다.
따라서, 폴리실리콘막(13) 상에는 질화막패턴(14A)만 잔류하게 된다. 질화막패턴(14A)의 경우, 그 높이가 상대적으로 낮기 때문에 후속 마스크 공정에서 감광막의 스컴을 방지할 수 있다. 또한, 스페이서 패턴(18)과 달리 대칭적 프로파일을 가지므로, 하부층 식각시 패턴의 비대칭적 프로파일을 방지할 수 있다.
도 1g에 도시된 바와 같이, 질화막패턴(14A)을 식각장벽으로 폴리실리콘막(13, 도 1f 참조) 및 비정질카본막(12, 도 1f 참조)을 식각하여 폴리실리콘막패턴(13A) 및 비정질카본막패턴(12A)을 형성한다.
폴리실리콘막(13)의 경우, Cl2 및 HBr의 혼합가스를 주식각가스로 사용하여 식각할 수 있다. 또한, 비정질카본막(12)의 경우, O2 또는 H2가스를 주식각가스로 사용하여 진행할 수 있다. 또한, 비정질카본막(12)을 수직프로파일(Vertical Profile)로 식각하기 위해 주식각가스에 N2, COS, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행할 수 있다.
폴리실리콘막패턴(13A) 및 비정질카본막패턴(12A)의 형성이 완료되는 시점에 서 질화막패턴(14A)은 모두 소실되거나, 제거공정을 통해 제거할 수 있다.
도 1h에 도시된 바와 같이, 폴리실리콘막패턴(13A) 및 비정질카본막패턴(12A)을 식각장벽으로 피식각층(11)을 식각하여 패턴(11A)을 형성한다. 패턴은 모든 미세패턴 일 수 있으며, 예컨대 게이트패턴 또는 비트라인패턴일 수 있다. 또한, 비휘발성 메모리 소자의 메모리셀일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 피식각층 12 : 비정질카본막
13 : 폴리실리콘막 14 : 질화막
15 : SOC막 16 : 반사방지막
17 : 감광막패턴 18 : 스페이서패턴

Claims (15)

  1. 피식각층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 SOC막패턴을 형성하는 단계;
    상기 SOC막패턴의 측벽에 저온산화막으로 형성된 스페이서패턴을 형성하는 단계;
    상기 SOC막패턴을 제거하는 단계;
    상기 스페이서패턴을 식각장벽으로 상기 하드마스크층을 식각하는 단계;
    상기 스페이서패턴을 제거하는 단계; 및
    상기 하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 스페이서를 제거하는 단계는,
    습식식각으로 진행하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 습식식각은,
    HF 또는 BOE(Buffered Oxide Etchant)를 사용하여 진행하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 SOC막패턴은 라인:스페이스가 1:2.5∼3.5의 비율이 되도록 패터닝된 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 SOC막패턴을 형성하는 단계는,
    상기 하드마스크층 상에 SOC막을 형성하는 단계;
    상기 SOC막 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 반사방지막 및 SOC막을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 반사방지막은 실리콘이 함유된 반사방지막을 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 실리콘을 함유하는 반사방지막은 상기 실리콘이 막 내에 10％∼50％의 함유량을 갖는 반도체 장치 제조 방법.
  8. 제5항에 있어서,
    상기 SOC막은 1000Å∼10000Å의 두께로 형성하는 반도체 장치 제조 방법.
  9. 제5항에 있어서,
    상기 SOC막을 식각하는 단계는,
    O2 또는 H2를 주 식각가스로 사용하여 진행하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 SOC막을 식각하는 단계는,
    상기 주 식각가스에 N2, COS, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나의 단독가스 또는 둘 이상의 혼합가스를 첨가하여 진행하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 스페이서는,
    23℃∼400℃의 온도에서 형성하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 스페이서는 원자층증착법(Atomic Layer Deposition)으로 형성하는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 SOC막패턴을 제거하는 단계는,
    O2를 이용한 플라즈마로 진행하는 반도체 장치 제조 방법.
  14. 제1항에 있어서,
    상기 하드마스크층은,
    질화막을 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 하드마스크층을 식각하는 단계는,
    CH2F2를 주 식각가스로 사용하고, 상기 주 식각가스에 CF4 또는 CHF3를 추가하여 진행하는 반도체 장치 제조 방법.
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