KR19990003873A - 콘택 특성 향상을 위한 반도체 장치 제조 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
계면 접착 면적을 넓혀 콘택 저항을 감소시키고, 물리적인 외부 스트레스에 안정된 콘택 구조를 가지며, 전도층간의 접촉 계면 부분에서 층간절연막에 의한 화학적 물성변화에 안정된 콘택 구조를 갖는 반도체 장치 제조 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
콘택홀내에 노출된 하부 전도층을 일부두께 식각하여 홈을 형성하고 이곳을 채우는 상부 전도층을 형성하여, 상/하 전도층 간의 접촉계면을 홈의 표면적 만큼 증대시키며, 이로인해 물리적 및 화학적으로 안정된 콘택을 이룬다.
4. 발명의 중요한 용도
반도체 장치의 콘택 형성.

Description

콘택 특성 향상을 위한 반도체 장치 제조 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 상1W하부 전도층 간의 콘택 형성시 접촉되는 부위의 면적을 넓혀 콘택 부위에서의 전기적 특성을 향상시키기 위한 반도체 장치 제조 방법에 관한 것이다.
도 1a 및 도 1b는 통상적인 방법에 의해 다층 콘택이 형성된 상태를 나타내는 단면도로서, 도 1a는 정 얼라인인 되었을 경우이고, 도 1b는 미스 얼라인이 발생하였을 경우를 나타낸다. 이를 통해 종래기술을 간단히 살펴본다.
종래에는, 먼저 하부전도막(11)상의 제1절연막(12)을 선택적으로 식각하여 하부전도막 소정부위를 노출시키므로써 패트 콘택홀을 형성한 다음, 이 패드 콘택홀 내에 패드 전도막(13)을 채우고, 제2절연막(14)을 전체구조 상부에 증착한다. 이어서, 제2절연막(14)을 선택적으로 식각하여 패드전도막(13)의 표면 일부를 노출시켜 플러그 콘택홀을 형성한 다음, 플러그 콘택홀 내부가 채워지도록 플러그 전도막(15)이 형성한다.
상기와 같은 종래기술에서, 패드전도막(13)을 오픈시킬 때, 그 표면이 노출되도록 제2절연막(14)만을 식각하고 있어, 패트전도막과(13)과 플러그 전도막(15) 간의 계면 접착 면적이 작아 콘택 저항 특성이 불량하다. 즉, 도면에 도시된 바와같이 패드 전도막과 플러그 전도막 간의 접착 면적이 작아 캐리어의 흐름(16)이 적다. 또한, 물리적으로 외부 스트레스에 민감하게 반응하기 쉬우며, 화학적으로 접촉 계면 부분의 물성이 다른 물질 즉, 층간 절연막에 노출되어 있어, 시간 및 온도 그리고 습도의 영향에 민감하게 반응하여, 디바이스의 특성변화를 초래할 수 있는 구조를 갖고 있다.
본 발명의 목적은 계면 접착 면적을 넓혀 콘택 저항을 감소시키는 반도체 장치 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 물리적인 외부 스트레스에 안정된 콘택을 형성하기 위한 반도체 장치 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전도층간의 접촉 계면 부분에서 층간절연막에 의한 화학적 물성변화에 안정된 반도체 장치 제조 방법을 제공하는데 있다.
도 1a 및 도 1b는 통상적인 방법에 의해 다층 콘택을 형성한 상태를 나타내는 단면도.
도 2a 및 도 2b는 본 발명의 일실시예에 따라 다층 콘택이 형성된 상태를 나타내는 단면도.
도 3은 본 발명의 다른 실시예에 따라 단일 콘택이 형성된 상태를 나타내는 사시도.
* 도면의 주요부분에 대한 부호의 설명
21: 하부전도막 22: 제1절연막
23: 패드 전도막 24: 제2절연막
25: 플러그 전도막 26: 캐리어 흐름
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 소정 공정이 완료된 웨이퍼 상에 제1전도층을 형성하는 단계, 상기 제1전도층을 덮는 절연막을 형성하는 단계, 상기 제1전도층의 일부가 노출되도록 상기 절연막을 선택 식각하고, 노출된 상기 제1전도층의 일부두께를 식각하는 단계, 상기 절연막 및 제1전도층의 식각에 의해 형성된 홈 내부를 채우는 제2전도층을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명의 반도체 장치 제조 방법은 소정 공정이 완료된 웨이퍼 상에 제1전도층을 형성하는 단계, 상기 제1전도층을 덮는 제1절연막을 형성하는 단계, 상기 제1전도층의 일부가 노출되도록 상기 제1절연막을 선택 식각하여 제1콘택홀을 형성하는 단계, 상기 패드 콘택홀 내부에 제2전도층을 채우는 단계, 전면에 제2절연막을 형성하는 단계, 상기 제2전도층의 일부가 노출되도록 상기 제2절연막을 선택적으로 식각하고, 노출된 상기 제2전도층의 일부두께를 식각하여, 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀 내부에 제3전도층을 채우는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2a 및 도 2b를 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따라 다층 콘택이 형성된 상태를 나타내는 단면도로서, 도 2a는 정 얼라인인 되었을 경우이고, 도 2b는 미스 얼라인이 발생하였을 경우를 나타낸다.
도면을 참조하면, 먼저 하부전도막(21)상의 제1절연막(22)을 선택적으로 식각하여 하부전도막 소정부위를 노출시키므로써 패트 콘택홀을 형성한 다음, 이 패드 콘택홀 내에 패드 전도막(23)을 채운다. 이때, 패드 전도막은 선택적인 증착에 의해 패드 콘택홀 내부에만 채울 수 있고, 또는 전면증착한 후 에치백하여 패드 콘택홀 내부에만 채울 수 있다.
이어서, 제2절연막(24)을 전체구조 상부에 증착한 다음, 패드전도막이 노출되도록, 제2절연막(24)을 선택적으로 식각하고, 계속해서 노출되는 패드전도막을 일정 부분 일부 두께만큼 건식식각하므로써, 플러그 콘택홀을 형성하면서 이에 의해 노츨되는 패드 전도막 표면에 요(凹) 홈을 형성한다. 홈의 깊이는 소자별, 레이아웃별로 그 깊이가 다르겠으나, 1Å∼10000Å 깊이로 형성한다.
이어서, 플러그 콘택홀 내부 및 상기 요(凹) 홈이 채워지도록 플러그 전도막(25)을 형성한다.
이상과 같은 본 발명에 따르면, 도 2a 및 도 2b에 도시된 바와같이, 패드 전도막(23)과 플러그 전도막(25)간의 접촉 계면이 요 홈의 표면적 만큼 증가하여, 캐리어 흐름(26)이 종에 비해 크게 상승되게되고 이로인해 접촉 저항은 감소하게 된다.
또한, 두 전도막간의 게면이 종래에서 처럼 가로 방향의 평행축 상에 형성되는 것이 아니고, 요홈을 따라 형성되므로 외부 스트레스와 같은 물리적 충격으로부터 안정한 구조를 갖게되고, 절연막(12,14)으로부터의 온도 습도 등 화학적 요인들로부터 보호받을 수 있다. 즉, 물성 변화에 안정적이다.
본 발명의 일실시예에서는 이중 콘택 구조를 일예로 들어 설명하였으나, 단일콘택 구조에서도 본 발명의 개념은 적용된다.
도 3은 본 발명의 다른 실시예를 나타내는 사시도로서, 단일 콘택 구조에서의 본 발명 적용을 보여준다. 즉 전도라인(31) 내부로 침입하도록 상부전도층(32)을 콘택시키는 것이다.
이상에서 설명한 바와같은, 본 발명은 라인 및 스페이스(LINe SPace) 패턴 및 아일랜드(ISLaNd)패턴 등에 콘택을 실시할 때 모두 적용가능하며, 토상적인 메모리 장치 제조 공정에서 비트라인 콘택, 캐패시터의 스토리지 노드 콘택 및 메탈 콘택 등에도 적용가능하다.
이렇듯, 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 전도층과 전도층을 연결하는 콘택의 접착계면적을 증가시켜, 전기적으로 특성(접촉부분에서 전자흐름 경로를 증가)을 개선하고, 화학적 및 물리적으로 안정된 콘택이 이루어지는 구조를 갖게 하여 디바이스의 안정화를 이루는 효과가 있다.

Claims (4)

  1. 소정 공정이 완료된 웨이퍼 상에 제1전도층을 형성하는 단계, 상기 제1전도층을 덮는 절연막을 형성하는 단계, 상기 제1전도층의 일부가 노출되도록 상기 절연막을 선택 식각하고, 노출된 상기 제1전도층의 일부두께를 식각하는 단계 및 상기 절연막 및 제1전도층의 식각에 의해 형성된 홈 내부를 채우는 제2전도층을 형성하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1전도층과 제2전도층은 실리콘막, 금속막, 및 이들의 화합물들중 어느하나 인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 소정 공정이 완료된 웨이퍼 상에 제1전도층을 형성하는 단계, 상기 제1전도층을 덮는 제1절연막을 형성하는 단계, 상기 제1전도층의 일부가 노출되도록 상기 제1절연막을 선택 식각하여 제1콘택홀을 형성하는 단계, 상기 패드 콘택홀 내부에 제2전도층을 채우는 단계, 전면에 제2절연막을 형성하는 단계, 상기 제2전도층의 일부가 노출되도록 상기 제2절연막을 선택적으로 식각하고, 노출된 상기 제2전도층의 일부두께를 식각하여, 제2콘택홀을 형성하는 단계 및 상기 제2콘택홀 내부에 제3전도층을 채우는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 제1 내지 제3전도층은 실리콘막, 금속막, 및 이들의 화합물들중 어느하나 인 것을 특징으로 하는 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
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US10847418B2 (en) 2014-10-16 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of damascene structure

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