JPS61150250A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61150250A JPS61150250A JP59270853A JP27085384A JPS61150250A JP S61150250 A JPS61150250 A JP S61150250A JP 59270853 A JP59270853 A JP 59270853A JP 27085384 A JP27085384 A JP 27085384A JP S61150250 A JPS61150250 A JP S61150250A
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- JP
- Japan
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- pellet
- semiconductor device
- wiring
- pellets
- substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、ペレットをフリップチップボンディングして
なる半導体装置の放熱構造に適用して有効な技術に関す
るものである。
なる半導体装置の放熱構造に適用して有効な技術に関す
るものである。
［背景技術］
ペレット取付基板に形成されている電極とペレットとの
電気的接続方法として、いわゆるフリップチップボンデ
ィング方式がある。
電気的接続方法として、いわゆるフリップチップボンデ
ィング方式がある。
このフリップチ・７ブ方式は、ワイヤレスボンディング
の一つであって、通常ペレットの配線形成面をペレット
取付基板に対向させ、半田等からなるバンプ電極を介し
て該ペレットを前記基板の電極に取付けることにより、
ペレットとペレット取付基板との電気的接続を達成する
ものである。
の一つであって、通常ペレットの配線形成面をペレット
取付基板に対向させ、半田等からなるバンプ電極を介し
て該ペレットを前記基板の電極に取付けることにより、
ペレットとペレット取付基板との電気的接続を達成する
ものである。
このフリップチップ方式は、いわゆるマザーボードに複
数のペレットを実装して高密度実装を可能にし、また高
速で信号が取り出せる点等から今後需要が増加すること
が予想される。
数のペレットを実装して高密度実装を可能にし、また高
速で信号が取り出せる点等から今後需要が増加すること
が予想される。
ところで、フリップチップ方式による実装では、半導体
装置の演算時に発生する熱をどのようにして外部に放出
させるかが問題となる。
装置の演算時に発生する熱をどのようにして外部に放出
させるかが問題となる。
すなわち、この方式ではペレットとペレット取付基板と
の接続は微小なハンプ電極のみでしかなされていないた
め、ペレットに発生した熱の放熱経路が十分に確保でき
ず、半導体装置の高熱化を招き、誤動作の原因となるこ
とが本発明者によって明らかにされたのである。
の接続は微小なハンプ電極のみでしかなされていないた
め、ペレットに発生した熱の放熱経路が十分に確保でき
ず、半導体装置の高熱化を招き、誤動作の原因となるこ
とが本発明者によって明らかにされたのである。
また、フリップチップ方式では、ペレットは配線形成面
がペレット取付基板に対向した状態で取付けられるため
、ペレット実装後に配線不良等の検査を行うことが不可
能であることも本発明者によって明らかにされた。
がペレット取付基板に対向した状態で取付けられるため
、ペレット実装後に配線不良等の検査を行うことが不可
能であることも本発明者によって明らかにされた。
なお、フリップチップ方式による実装に関して詳しく述
べである例としては、日刊工業新聞社、昭和５６年７月
３０日発行［電子部品の組立入門」 （鵜澤高吉著）Ｐ
９０〜９４がある。
べである例としては、日刊工業新聞社、昭和５６年７月
３０日発行［電子部品の組立入門」 （鵜澤高吉著）Ｐ
９０〜９４がある。
［発明の目的］
本発明の目的は、特に高集積度ペレソ１〜を搭載してな
る半導体装置の演算時に発生する熱を効果的に除去する
技術を提供することにある。
る半導体装置の演算時に発生する熱を効果的に除去する
技術を提供することにある。
本発明の他の目的は、基板に実装した状態のままでペレ
ット上の配線不良等の検査を可能にすることのできる技
術を提供することにある。
ット上の配線不良等の検査を可能にすることのできる技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ペレットをペレット取付基板にハンプ電極を
介して取付けてなる半導体装置において、ペレットの配
線形成面をパッケージ基板の非対向面となるように取付
けることによってペレットと基板の間に熱伝導効率の良
好な部材を充填することが可能となり、ペレットから基
板に至る熱放出経路の断面積を広く確保することができ
るため、半導体装置の演算時に発生する熱を極めて効果
的に除去することができるのである。
介して取付けてなる半導体装置において、ペレットの配
線形成面をパッケージ基板の非対向面となるように取付
けることによってペレットと基板の間に熱伝導効率の良
好な部材を充填することが可能となり、ペレットから基
板に至る熱放出経路の断面積を広く確保することができ
るため、半導体装置の演算時に発生する熱を極めて効果
的に除去することができるのである。
また、ペレットの配線形成面がパッケージ基板の非対向
面となるため、ペレットを基板に実装した状態のままで
ペレット上の配線不良等の検査を容易に行うことができ
るのである。
面となるため、ペレットを基板に実装した状態のままで
ペレット上の配線不良等の検査を容易に行うことができ
るのである。
［実施例１］
第１図は本発明による一実施例である半導体装置のペレ
ットとマザーチップとの接続状態を示す拡大部分断面図
である。
ットとマザーチップとの接続状態を示す拡大部分断面図
である。
第２図は本発明による一実峰例である半導体装置を示す
断面図である。
断面図である。
本実施例の半導体装置１は、いわゆるガラス封止型半導
体装置であり、アルミナ等からなるパッケージ基板２の
中央部に複数のペレット３が搭載されているマザーチッ
プ４が銀等のろう材５で取付けられており、該マザーチ
ップ４はパッケージ基板２の周囲に低融点ガラス６で取
付けられているリード７と金等からなるワイヤ８によっ
て電気的に接続されている。
体装置であり、アルミナ等からなるパッケージ基板２の
中央部に複数のペレット３が搭載されているマザーチッ
プ４が銀等のろう材５で取付けられており、該マザーチ
ップ４はパッケージ基板２の周囲に低融点ガラス６で取
付けられているリード７と金等からなるワイヤ８によっ
て電気的に接続されている。
さらに、該基板２の表面は低融点ガラス９を介してアル
ミナ等からなるキャップ１０によって気密封止が達成さ
れており、一方パッケージ基板２の裏面にはアルミニウ
ム等からなるヒートシンクとしての放熱フィン１１がろ
う材１２により取付けられている。
ミナ等からなるキャップ１０によって気密封止が達成さ
れており、一方パッケージ基板２の裏面にはアルミニウ
ム等からなるヒートシンクとしての放熱フィン１１がろ
う材１２により取付けられている。
ここで、本実施例におけるペレット３とマザーチップ４
との接続は以下の様になされている。
との接続は以下の様になされている。
すなわち、ペレット３は配線形成面３ａがマザーチップ
４の非対向面、第１図によれば上面となる状態で半田か
らなるバンプ電極１３を介してマザーチップ４に取付け
られている。
４の非対向面、第１図によれば上面となる状態で半田か
らなるバンプ電極１３を介してマザーチップ４に取付け
られている。
ここで、ペレット３には複数箇所で垂直方向にスルーホ
ール１４が形成され、該スルーホール１４の壁面には酸
化膜等の絶縁膜１５が設けられており、さらにそのスル
ーホール１４の中心部には導電材としてのポリシリ−コ
ン１６が充填され、該ポリシリコン１６を介して配線形
成面３ａとバンプ電極１３との電気的導通が達成されて
いる。
ール１４が形成され、該スルーホール１４の壁面には酸
化膜等の絶縁膜１５が設けられており、さらにそのスル
ーホール１４の中心部には導電材としてのポリシリ−コ
ン１６が充填され、該ポリシリコン１６を介して配線形
成面３ａとバンプ電極１３との電気的導通が達成されて
いる。
また、ペレソ１−３とマザーチップ４との隙間には半田
１７が充填されている。
１７が充填されている。
このように本実施例によれば、配線形成面３ａをマザー
チップ４の非対向面、すなわち上面としたことによりペ
レット３とマザーチップ４との間に半田１７を充填する
ことができ、ペレット３に発生した熱の放熱経路を広く
確保することができる。
チップ４の非対向面、すなわち上面としたことによりペ
レット３とマザーチップ４との間に半田１７を充填する
ことができ、ペレット３に発生した熱の放熱経路を広く
確保することができる。
その結果、ペレット３の熱をマザーチップ４、パッケー
ジ基板２および放熱フィン１１を介して゛効率良く外部
に放出することができ半導体装置ｌの高熱化を防止する
ことができる。
ジ基板２および放熱フィン１１を介して゛効率良く外部
に放出することができ半導体装置ｌの高熱化を防止する
ことができる。
さらに、ペレット３の配線形成面３ａがマザーチップ４
の非対向面となっているため、ペレット３をマザーチッ
プ４に取付けた状態のままで配線形成面３ａの配線不良
を検査することができる。
の非対向面となっているため、ペレット３をマザーチッ
プ４に取付けた状態のままで配線形成面３ａの配線不良
を検査することができる。
［実施例２］
第３図は本発明の他の実施例である半導体装置のペレッ
トとマザーチップの接続状態を示す部分断面図である。
トとマザーチップの接続状態を示す部分断面図である。
本実施例による半導体装置は実施例１の半導体装置とほ
ぼ同様のものであるが、ベレノ１−３の配線形成面３ａ
とハンプ電極１３との電気的接続状態、およびペレット
３とマザーチップ４との隙間の半田の充填状態のみ異な
るものである。
ぼ同様のものであるが、ベレノ１−３の配線形成面３ａ
とハンプ電極１３との電気的接続状態、およびペレット
３とマザーチップ４との隙間の半田の充填状態のみ異な
るものである。
すなわち、本実施例によればベレソｌ−３の配線形成面
３ａとハンプ電極１３との電気的接続はペレット３の複
数箇所で垂直方向に形成されたアルミニウムの拡散によ
り形成された配線層１８を介してなされている。
３ａとハンプ電極１３との電気的接続はペレット３の複
数箇所で垂直方向に形成されたアルミニウムの拡散によ
り形成された配線層１８を介してなされている。
この配線層１８はホトレジスト工程を経てアルミニウム
を熱拡散させることにより形成されてなるものである。
を熱拡散させることにより形成されてなるものである。
また、ペレット３の裏面には、マザーチップ４との電気
的接続を目的とした前記バンプ電極Ｉ３以外の部分にダ
ミーハンプ１９が多数設けられている。
的接続を目的とした前記バンプ電極Ｉ３以外の部分にダ
ミーハンプ１９が多数設けられている。
このように本実施例によれば、スルーホールを形成する
ことなくペレット３の配線形成面３ａとハンプ電極１３
との電気的接続を可能にし、またダミーバンプ１９によ
り放熱経路を広く確保することができるため、実施例１
同様、半導体装置の高熱化を防止することができるとと
もに、ペレット３をマザーチップ４に取付けた状態のま
まで配線形成面３ａの配線不良を検査することができる
。
ことなくペレット３の配線形成面３ａとハンプ電極１３
との電気的接続を可能にし、またダミーバンプ１９によ
り放熱経路を広く確保することができるため、実施例１
同様、半導体装置の高熱化を防止することができるとと
もに、ペレット３をマザーチップ４に取付けた状態のま
まで配線形成面３ａの配線不良を検査することができる
。
し効果］
（１）、ペレットの配線形成面をペレット取付板基板の
非対向面となるように取付けることによって、ペレット
とペレット取付基板との間に熱伝導率の良好な部材を充
填することが可能となり、ペレットに発生した熱の放熱
性を高め、半導体装置の高熱化を防止することができる
。
非対向面となるように取付けることによって、ペレット
とペレット取付基板との間に熱伝導率の良好な部材を充
填することが可能となり、ペレットに発生した熱の放熱
性を高め、半導体装置の高熱化を防止することができる
。
（２）、前記（１）より、ペレットの配線形成面がペレ
ット取付基板板の非対向面となっているため、ペレット
をペレット取付基板に実装したままの状態でペレット表
面の配線不良を検査することができる。
ット取付基板板の非対向面となっているため、ペレット
をペレット取付基板に実装したままの状態でペレット表
面の配線不良を検査することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ペレットとペレット取付基板の間に充填され
る熱伝導性良好な部材は半田に限らず、同様の性質をも
つものであれば他のいかなるものであってもよい。
る熱伝導性良好な部材は半田に限らず、同様の性質をも
つものであれば他のいかなるものであってもよい。
また半導体装置のパンケージ形状も実施例に示したもの
に限定されるものでなく、フリップチップ方式によるペ
レット実装が行われるパッケージ形状であればいかなる
ものであってもよい。
に限定されるものでなく、フリップチップ方式によるペ
レット実装が行われるパッケージ形状であればいかなる
ものであってもよい。
第１図は本発明による実施例１である半導体装置のペレ
ットとマザーチップとの接続状態を示す拡大部分断面図
、 第２図は本発明による実施例１である半導体装置を示す
断面図、 第３図は本発明による実施例２である半導体装置のペレ
ットとマザーチップの接続状態を示す部分断面図である
。 ｌ・・・半導体装置、２・・・パッケージ基板、３・・
・ペレット、３ａ・・・配線形成面、４・・・マザーチ
ップ、５・・・ろう材、６・・・低融点ガラス、７・・
・リード、８・・・ワイヤ、９・・・低融点ガラス、１
０・・・キャンプ、１１・ ・・放熱フィン、１２・
・ ・ろう材、１３・・・バンプ電極、１４・・・スル
ーホール、１５・・・絶縁膜、１６・・・ポリシリコン
、１７・・・半田、１８・・・配線層、１９・・・ダミ
ーバンプ。 第 １ 図 第 ２ 図
ットとマザーチップとの接続状態を示す拡大部分断面図
、 第２図は本発明による実施例１である半導体装置を示す
断面図、 第３図は本発明による実施例２である半導体装置のペレ
ットとマザーチップの接続状態を示す部分断面図である
。 ｌ・・・半導体装置、２・・・パッケージ基板、３・・
・ペレット、３ａ・・・配線形成面、４・・・マザーチ
ップ、５・・・ろう材、６・・・低融点ガラス、７・・
・リード、８・・・ワイヤ、９・・・低融点ガラス、１
０・・・キャンプ、１１・ ・・放熱フィン、１２・
・ ・ろう材、１３・・・バンプ電極、１４・・・スル
ーホール、１５・・・絶縁膜、１６・・・ポリシリコン
、１７・・・半田、１８・・・配線層、１９・・・ダミ
ーバンプ。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、一または二以上のペレットがペレット取付基板にバ
ンプ電極を介して取付けられている半導体装置であって
、ペレットの配線形成面がパッケージ基板の非対向面と
なるように取付けられていることを特徴とする半導体装
置。 ２、ペレットとペレット取付基板の隙間に熱伝導性の良
好な部材を充填してなることを特徴とする特許請求の範
囲第１項記載の半導体装置。 ３、熱伝導性の良好な部材が半田であることを特徴とす
る特許請求の範囲第２項記載の半導体装置。 ４、ペレットの配線形成面とバンプ電極がペレット内部
を垂直方向に貫通する配線によって電気的導通が達成さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。 ５、配線が導電性良好な金属の拡散層によって形成され
ていることを特徴とする特許請求の範囲第４項記載の半
導体装置。 ６、金属がアルミニウムであることを特徴とする特許請
求の範囲第５項記載の半導体装置。 ７、配線がペレットに形成されたスルーホール内部に設
けられていることを特徴とする特許請求の範囲第４項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270853A JPS61150250A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270853A JPS61150250A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150250A true JPS61150250A (ja) | 1986-07-08 |
Family
ID=17491892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270853A Pending JPS61150250A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1263043A1 (en) * | 2001-05-30 | 2002-12-04 | Alcatel | Electronic element with a shielding |
| US6943442B2 (en) * | 2002-12-03 | 2005-09-13 | Shinko Electric Industries Co., Ltd. | Electronic parts packaging structure having mutually connected electronic parts that are buried in a insulating film |
-
1984
- 1984-12-24 JP JP59270853A patent/JPS61150250A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1263043A1 (en) * | 2001-05-30 | 2002-12-04 | Alcatel | Electronic element with a shielding |
| US6713878B2 (en) | 2001-05-30 | 2004-03-30 | Stmicroelectronics | Electronic element with a shielding |
| US6943442B2 (en) * | 2002-12-03 | 2005-09-13 | Shinko Electric Industries Co., Ltd. | Electronic parts packaging structure having mutually connected electronic parts that are buried in a insulating film |
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