TW202213672A - 積體基板結構、電子組件及其製造方法 - Google Patents

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Abstract

一種積體基板結構、電子組件及其製造方法。積體基板結構包括粗重佈線路結構、多個細重佈線路段及多個導電連接件。粗重佈線路結構包括粗介電層及內嵌於粗介電層中的粗線路。多個細重佈線路段設置在所述粗重佈線路結構上、彼此並排設置且在空間上彼此分開。各細重佈線路段包括較粗介電層薄的細介電層以及內嵌於所述細介電層中的細線路。細線路的尺寸及間距小於粗線路的尺寸及間距，且細線路的佈線密度較粗線路的佈線密度密。多個導電連接件設置在粗重佈線路結構與多個細重佈線路段之間，且粗線路透過多個導電連接件電性耦接至所述線路。

Description

積體基板結構、電子組件及其製造方法
本發明是有關於一種半導體基板，且特別是有關於一種大尺寸的積體基板結構、電子組件及其製造方法。
在封裝應用中，多個晶片需被設置在基板上以執行各種功能。這將需要較大基板的使用。然而，大尺寸的基板不是不容易製造，就是會需要特殊製程，這將使成本增加並可能降低產量。因此，需要為安裝在其上的多個晶片提供一種大尺寸的基板。
此外，目前積體電路(Integrated Circuit，IC)結構的設計趨勢為增加IC結構的功能性並縮減IC結構的尺寸。這樣的趨勢會導致IC結構的功率消耗需求增加。為此，需要提供一種包括散熱結構的積體基板以冷卻安裝在積體基板上的晶片。
本發明提供一種積體基板結構、電子組件及其製造方法，可提升整體的功能性及效能並具有良好的機械強度。
本發明的積體基板結構包括粗重佈線路結構、多個細重佈線路段及多個導電連接件。粗重佈線路結構包括粗介電層及內嵌於所述粗介電層中的粗線路。多個細重佈線路段，設置在所述粗重佈線路結構上且耦接至所述微間距晶片，所述多個細重佈線路段並排設置且在空間上彼此分開。所述多個細重佈線路段的每一個包括較所述粗介電層薄的細介電層以及內嵌於所述細介電層中的細線路。所述細線路的尺寸及間距小於所述粗重佈線路結構的所述粗線路的尺寸及間距，且所述細線路的佈線密度較所述粗線路的佈線密度密。多個導電連接件設置在所述粗重佈線路結構與所述多個細重佈線路段之間，且所述粗線路透過所述多個導電連接件電性耦接至所述細線路。
在本發明的一實施例中，上述的積體基板結構更包括嵌入式晶片及底膠層，其中所述嵌入式晶片設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且所述嵌入式晶片實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路。所述底膠層設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且所述內嵌晶片與環繞所述內嵌晶片的所述導電連接件嵌入所述底膠層。
在本發明的一實施例中，上述的多個導電連接件環繞所述嵌入式晶片，所述多個導電連接件的每一個包括導電柱及焊接接頭。導電柱實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路。焊接接頭設置在所述導電柱下方，實體且電性連接至所述粗重佈線路結構的所述粗線路。
在本發明的一實施例中，上述的積體基板結構更包括多個絕緣段，其在空間上彼此分開，所述多個細重佈線路段的每一個被所述多個絕緣段的其中一個密封，且所述多個絕緣段與所述粗重佈線路結構在空間上彼此分開。
在本發明的一實施例中，上述的多個細重佈線路段的其中一個包括頂表面、相對於所述頂表面的底表面及連接所述頂表面與所述底表面的側壁，且所述多個絕緣段中對應的一個覆盖所述多个細重佈線路段的其中一個的所述側壁和所述底表面，且連接至所述多個細重佈線路段的其中一個的底表面的所述多個導電連接件嵌入於所述多個絕緣段中對應的一個。
在本發明的一實施例中，上述的多个細重佈線路段的其中一個的頂表面與所述多個絕緣段中對應的一個的頂表面共平面。
在本發明的一實施例中，上述的積體基板結構更包括嵌入式晶片及底膠層。嵌入式晶片設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且嵌入所述多個绝缘段的其中一個中，所述內嵌晶片實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路。底膠層設置在所述粗重佈線路結構與所述多個绝缘段的其中一個之間。
在本發明的一實施例中，上述的積體基板結構更包括散熱結構，其嵌入所述粗重佈線路結構中，其中所述粗線路包括互相堆疊的粗導電圖案以及垂直連接所述粗導電圖案的導電貫通孔，且所述導電貫通孔貫穿被所述粗介電層橫向覆蓋的所述散熱結構。
在本發明的一實施例中，上述的粗重佈線路結構包括上側及下側，所述多個細重佈線路段的一部分設置在所述粗重佈線路結構的上側，所述多個細重佈線路段的另一部分設置在所述粗重佈線路結構的下側。
在本發明的一實施例中，上述的積體基板結構更包括嵌入式晶片及底膠層。嵌入式晶片設置在所述粗重佈線路結構與設置在所述上側的所述多個細重佈線路段的其中一個之間，且所述嵌入式晶片實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路。底膠層設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且所述嵌入式晶片與環繞所述嵌入式晶片的所述導電連接件嵌入所述底膠層中。
本發明的電子組件包括上述的積體基板結構、晶片結構及電源供應模組。晶片結構設置在所述積體基板結構的所述多個細重佈線路段的其中一個上，並與其電性連接。電源供應模組，設置在所述粗重佈線路結構下，並與其電性耦接。
本發明的積體基板結構的製造方法包括至少以下步驟。形成細重佈線路結構於臨時載體上。形成多個第一溝槽於所述細重佈線路結構中，以形成多個細重佈線路段。藉由多個導電連接件，將粗重佈線路結構耦接至所述多個細重佈線路段，其中所述粗重佈線路結構的尺寸大於所述多個細重佈線路段的尺寸。在粗重佈線路結構耦接至所述多個細重佈線路段之後，自所述多個細重佈線路段移除所述臨時載體。
在本發明的一實施例中，上述的製造方法更包括在形成所述多個第一溝槽之前，形成多個導電柱於所述細重佈線路結構上。將晶片耦接至所述多個細重佈線路段的其中一個。形成絕緣材料於所述臨時載體上，以覆蓋所述多個細重佈線路段、所述多個導電柱與所述晶片。形成多個第二溝槽於所述絕緣材料中，以形成多個絕緣段，其中所述多個絕緣段的每一個覆蓋所述多個細重佈線路段的其中一個。
在本發明的一實施例中，上述的多個第二溝槽的每一個形成在所述多個第一溝槽的其中一個中的位置，且所述多個細重佈線路段的側壁被所述多個絕緣段覆蓋。
在本發明的一實施例中，上述將所述粗重佈線路結構耦接至所述多個細重佈線路段的步驟包括在所述粗重佈線路結構耦接至所述多個細重佈線路段之前，形成多個焊料凸塊於所述粗重佈線路結構上。將所述多個焊料凸塊貼附於所述多個導電柱上，以形成所述多個導電連接件。
在本發明的一實施例中，上述的製造方法更包括在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間形成底膠層，以環繞所述多個焊料凸塊。
在本發明的一實施例中，上述在移除所述臨時載體之後，所述多個細重佈線路段的每一個的頂表面被暴露出，其中各頂表面包括細線路及細介電層，且各頂表面與所述多個絕緣段中對應的一個的頂表面基本上共平面。
在本發明的一實施例中，上述的細重佈線路結構與所述粗重佈線路結構分開形成，且所述粗重佈線路結構具有多個散熱結構嵌入於所述粗重佈線路結構的粗介電層中。
在本發明的一實施例中，上述將所述粗重佈線路結構耦接至所述多個細重佈線路段的步驟包括在所述粗重佈線路結構耦接至所述多個細重佈線路段之前，形成多個焊球於所述粗重佈線路結構上。將所述多個焊球貼附於所述多個細重佈線路段的細線路上。
在本發明的一實施例中，上述在移除所述臨時載體之後，所述多個細重佈線路段的每一個的頂表面被暴露出，其中各頂表面包括細線路及細介電層。
基於上述，積體基板結構包括粗重佈線路結構及安裝在其上的細重佈線路段，積體基板結構可電性耦接至各種元件。細重佈線路段可具有細間距，以使其達到各種晶片的I/O間距需求。細重佈線路段可位於粗重佈線路結構上的預期位置，用以互連對應的細重佈線路段上晶片/裝置，如此一來可縮短與晶片/裝置之間的訊號傳遞路徑。此外，各細重佈線路段可被絕緣段密封，以增加整體的機械強度。再者，晶片/裝置可設置在細重佈線路段和粗重佈線路結構之間，並嵌入底膠層或絕緣段中，以形成嵌入式晶片/裝置，進而可增加積體基板結構的功能性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現在將詳細參考本發明的優選實施例，其示例在圖式中繪示。說明書中及圖中相同的標號代表相同或相似的構件。
圖1是依照本發明的一實施例的積體基板結構的剖面示意圖。請參照圖1，積體基板結構10包括多個細重佈線路段110安裝於粗重佈線路結構120上。積體基板結構10的尺寸可為足夠大，以使多個晶片(未繪示)可透過細重佈線路段110同時整合在積體基板結構10上。在一些實施例中，積體基板結構10的尺寸約為80 mm x 80 mm, 100 mm x 100 mm或甚至超過此尺寸。相較於傳統的基板，積體基板結構10具有較大的尺寸以連接各種晶片於其上。需注意的是，細重佈線路段110及粗重佈線路結構120的配置為示意性的例子，各細重佈線路段110及粗重佈線路結構120的層數可依據產品需求調整。
細重佈線路段110可在空間上彼此分開，且細重佈線路段110可透過粗重佈線路結構120彼此電性耦接。細重佈線路段110在空間上彼此分開具有使一細重佈線路段110上的晶片所產生的熱與另一細重佈線路段110上的晶片熱解耦(decouple)的好處。晶片之間的熱解耦有利於降低晶片的熱應力。這些好處可加強整體封裝系統的可靠度。此外，細重佈線路段110之間的間隙可用於填充底膠材料的製程。
圖1的結構是一種用於系統整合的晶片後置(die last)解決方案。因此，整個系統整合產量可藉由已知的良好基板和已知的良好晶片增加。各細重佈線路段110可包括內嵌於細介電層114中的細線路112。各細重佈線路段110可包括頂表面110a、相對於頂表面110a的底表面110b及連接頂表面110a與底表面110b的側壁110c。舉例而言，至少一晶片(未繪示)安裝在頂表面110a上，底表面110b面對粗重佈線路結構120，且側壁110c基本上是垂直的。在頂表面110a的細線路112的最頂部分可被細介電層114暴露出，以用於安裝晶片於其上。在一些實施例中，側壁110c包括彼此對齊的細線路112的側壁及細介電層114的側壁。細線路112的間距可匹配將安裝在細重佈線路段110上的晶片的細間距需求。
在一些實施例中，細線路112包括細導電圖案FP及垂直連接細導電圖案FP的相鄰層的細導電通孔FV。細導電圖案FP與細導電通孔FV的材料可以為或可包括銅、金、鎳、鋁、鉑、上述的組合、上述的合金或任何合適的導電材料。在一些實施例中，細介電層114包括多個互相堆疊的子層，各子層可包括相同或相異的材料。細介電層114的材料可以為或可包括聚醯亞胺(polyimide，PI), 苯並環丁烯(benzocyclobutene，BCB), 聚苯並噁唑(polybenzoxazole，PBO)、無機介電材料(例如：氧化矽、氮化矽或相似材料)或其他合適的電性絕緣材料。
各粗重佈線路結構120可包括內嵌於粗介電層124的粗線路122。在一些實施例中，粗線路122包括粗導電圖案CP及連接粗導電圖案CP的相鄰層的粗導電通孔CV。粗線路122的材料可與細線路112的材料相同。在一些實施例中，粗介電層124包括多個互相堆疊的子層，各子層可包括相同或相異的材料。舉例而言，粗介電層124透過積層(lamination)或其他合是沉積製程形成，且可包括材料例如為陶瓷(例如：氧化鈦或相似材料)、有機介電材料或其他合適的電性絕緣材料。
各粗導電圖案CP及各粗導電通孔CV可以比細導電圖案FP與細導電通孔FV更粗且更厚。細線路112的每單位面積的佈線密度可遠比粗線路122的每單位面積的佈線密度更密。細重佈線路段110可以被視為相對於粗重佈線路結構120具有高密度線路面積的薄膜段。舉例來說，細導電圖案FP的L/S(line-spacing)間距較粗導電圖案CP的L/S間距小。在一些實施例中，各粗導電通孔CV的尺寸(例如：高度、深度、寬度、外徑等)大於細導電通孔FV的尺寸。每一層的粗介電層124也可較細介電層114更厚且更堅硬。
在一些實施例中，各細重佈線路段110的細線路112透過導電連接件130連接至粗線路122。舉例而言，導電連接件130為焊接接頭，將細重佈線路段110與粗重佈線路結構120耦接。在一些實施例中，底膠層140形成在粗重佈線路結構120上，且每個底膠層140可填入各細重佈線路段110與下面的粗重佈線路結構120之間的間隙。導電連接件130可被底膠層140環繞以作為保護。在一些實施例中，各細重佈線路段110的側壁110c被底膠層140部分覆蓋。舉例來說，底膠層140直接接觸細介電層114的側壁。在一些實施例中，細線路112的側壁也直接接觸底膠層140。或者，可省略底膠層140。
在一些實施例中，細重佈線路段110安裝在粗重佈線路結構120的一側上，而多個外部端子150安裝在粗重佈線路結構120的相對側上。在一些實施例中，粗重佈線路結構120包括位於粗介電層124的最底部分下方的遮罩層124A。舉例來說，粗導電圖案CP的最底部分可被遮罩層124A暴露出，外部端子150實體連接至粗導電圖案CP的最底部分。在一些實施例中，外部端子150為焊球，而遮罩層124A為阻焊層(solder mask)。外部端子150可透過粗重佈線路結構120與導電連接件130電性耦接至細重佈線路段110。或者，可省略遮罩層124A。
圖2A至圖2E是依照本發明一實施例的一種積體基板結構製造流程的剖面示意圖。在此描述的積體基板結構與圖1的積體基板結構10相似，因此圖中及描述中相同標號代表相同或相似的構件。
請參照圖2A至2B，離型層6可形成於臨時載體5上。離型層6可在後續剝離製程中使後續形成的結構自臨時載體5較易移除。接著，細重佈線路結構1100形成在臨時載體5上，而離型層6位於臨時載體5和細重佈線路結構1100之間。細重佈線路結構1100包括細介電層1140和細線路1120。舉例而言，細線路1120包括細導電圖案FP與細導電通孔FV，整體視為內嵌於細介電層1140的細重佈線路。
請參照圖2B及2C，藉由移除部分細重佈線路結構1100以形成多個溝槽TR，來將細重佈線路結構1100分成多個細重佈線路段110。舉例來說，溝槽TR在空間上將細重佈線路段110彼此分離。在一些實施例中，溝槽TR在預期位置形成以達到晶片放置的需求。舉例來說，雷射能量被施加到細重佈線路結構1100以形成溝槽TR。在一些實施例中，各細重佈線路段110具有基本上垂直的側壁110c。依據細重佈線路結構1100的材料也可使用其他合適的移除方式(例如：化學蝕刻、微影蝕刻等)。在一些實施例中，在移除部分細重佈線路結構1100的期間，離型層6對應到該部分細重佈線路結構1100的部分也被移除。或者，臨時載體5可被溝槽TR暴露出。
請參照圖2D，細重佈線路段110與粗重佈線路結構120可接合在一起。粗重佈線路結構120可包括粗線路122及粗介電層124如前述所述。粗重佈線路結構120可較臨時載體5及其上的結構更大且更寬。舉例來說，電路板形成製程可用以形成粗重佈線路結構120，儘管如此其他半導體製程也可以使用。在一些實施例中，臨時載體5承載的細重佈線路段110透過導電連接件130貼附至粗重佈線路結構120。在一些實施例中，導電連接件130包括焊接材料，並可執行回焊製程以將粗重佈線路結構120的粗線路122接合至細重佈線路段110的細線路112。儘管如此導電連接件130可由其他合適的連接材料製成，也可使用其他連接方式以將粗重佈線路結構120安裝在細重佈線路段110上。
請參照圖2D及圖2E，可移除臨時載體5以暴露出各細重佈線路段110的上表面110a。在一些實施例中，底膠層140可形成在各細重佈線路段110與粗重佈線路結構120之間，以環繞導電連接件130。或者，可省略底膠層140。外部端子150可形成在粗重佈線路結構120的粗線路122上，以用於進一步地電性連接(例如：主機版、母版、印刷電路板等)。至此，大致完成積體基板結構10的製造。
積體基板結構10包括細重佈線路段110，其可提供局部高密度線路。這樣一來，在晶片(未繪示)安裝於細重佈線路段110的上表面110a上之後，細重佈線路段110允許創造高頻寬(例如密度)晶片對晶片的互連。此外，前述製程與目前的製程設備相容，因此無需對製造方法進行大改變即可製得細重佈線路段110。再者，細重佈線路段110與粗重佈線路結構120是分開製造的。如此一來，可避免積體基板結構10的明顯的翹曲(warpage)。細重佈線路段110可保持其幾何平面性，以使積體基板結構10與後續安裝的晶片之間有可靠的連接。
圖3A是依照本發明的一實施例的積體基板結構的剖面示意圖。圖3B是依照本發明的一實施例的積體基板結構及安裝於其上的各種裝置的上視示意圖。圖3A中積體基板結構20的構件與圖1中積體基板結構10相同或相似的構件，為了簡潔起見不再贅述。請參照圖3A，積體基板結構20包括細重佈線路段110設置在粗重佈線路結構120上，外部端子150與細重佈線路段110設置在粗重佈線路結構120相對的兩側上。圖3A中積體基板結構20與圖1中積體基板結構10的差別包括各細重佈線路段110透過多個導電連接件130A耦接至粗重佈線路結構120，嵌入式晶片/嵌入式裝置可設置在細重佈線路段110與粗重佈線路結構120之間。積體基板結構20也可包括安裝裝置(mounted device)，其設置在粗重佈線路結構120的周圍且鄰近導電連接件130A。
在一些實施例中，各導電連接件130A包括導電柱132及連接至導電柱132的導電連接部134，導電柱132實體且電性連接至細重佈線路段110的細線路112，且導電連接部134實體且電性連接至導電柱132及粗重佈線路結構120的粗線路122。舉例而言，導電柱132及導電連接部134的導電材料不同。導電柱132的材料可包括銅、金、鎳、鋁、鉑、上述的組合或上述的合金等。導電連接部134的材料可包括焊料或類似材料。導電連接部134可藉由先形成焊帽於導電柱132上，貼合焊帽於粗線路122上的焊料材料(如果有的話)，再回焊焊料以形成導電連接部134。在對導電連接部134進行回焊製程後，細重佈線路段110可安裝在粗重佈線路結構120上。在一些實施例中，類似於遮罩層124A的遮罩層124B形成在粗介電層124上，且至少橫向覆蓋導電連接部134以作為保護。底膠層140可形成在遮罩層124B上。或者，可省略遮罩層124B。
在一些實施例中，嵌入式晶片210透過晶片連接件212耦接至至少一個細重佈線路段110。舉例來說，嵌入式晶片210包括耦接至細重佈線路段110的主動面210a、面對粗重佈線路結構120的背面210b以及連接主動面210a與背面210b的側面210c。位於主動面210a的晶片連接件212可以為或可包括C4凸塊(controlled collapse chip connection bump，C4 bump)、微凸塊等，並可實體且電性連接至細線路112的底部。嵌入式晶片210可被導電連接件130A環繞。在一些實施例中，導電連接件130A的側壁與嵌入式晶片210的側面210c基本上平行。嵌入式晶片210可包括主動線路(例如：邏輯線路、記憶體線路、處理器線路或其組合)、被動線路或其他類型的線路。
在一些實施例中，底膠層140形成在粗重佈線路結構120和細重佈線路段110之間，以覆蓋嵌入式晶片210與導電連接件130A以作為保護。底膠層140可覆蓋主動面210a以環繞晶片連接件212，且還可覆蓋背面210b及側面210c。也就是說，嵌入式晶片210的背面210b可透過底膠層140在空間上與粗重佈線路結構120分開。或者，嵌入式晶片210的背面210b可緊靠著粗重佈線路結構120。
在一些實施例中，類似於嵌入式晶片210的嵌入式裝置220安裝在另一個細重佈線路段110上，且電性連接至細重佈線路段110的細線路112。嵌入式裝置220可被導電連接件130A環繞，且內嵌於底膠層140中。嵌入式裝置220可以為或可包括被動裝置，例如電阻、電容及/或電感等。在一些實施例中，至少一安裝裝置230安裝在粗重佈線路結構120上且位於粗重佈線路結構120的周圍，其環繞細重佈線路段110的陣列。安裝裝置230可以為或可包括主動/被動裝置、表面安裝裝置(surface mounted device)等。根據一些實施例，可提供多個安裝裝置230，其可執行與嵌入式裝置220相同或相似的功能。嵌入式晶片210、嵌入式裝置220及安裝裝置230是選擇性地整合在積體基板結構20中以依據產品需求執行不同功能。
請參照圖3A及3B，電子組件200包括積體基板結構20及多個晶片或裝置安裝在積體基板結構20上。需注意的是，圖3B中積體基板結構20的上視圖是以簡化方式標號，以呈現晶片或裝置的分佈配置，積體基板結構20可以具有類似於圖3A的剖視圖。
在一些實施例中，多個晶片(C1、C2、C3)安裝在積體基板結構20上。舉例而言，細重佈線路段110(標示於圖3A的積體基板結構20中)可在晶片C1和C2(和/或C3)之間互連，以提供更好的電性表現。在一些實施例中，晶片C1被晶片C2環繞，其中晶片C1可以為任何類型的IC晶片或邏輯晶片，而晶片C2可以為記憶體晶片。其他類型的晶片也可使用。在一些實施例中，晶片C3也可安裝在積體基板結構20上，且設置在晶片C1和晶片C2的陣列旁，其中晶片C3可以為I/O(Input/Output)晶片。儘管如此，晶片C3可以為其他類型的晶片或省略設置。在一些實施例中，多個被動元件D1安裝在積體基板結構20上，且設置在晶片C1和晶片C2的陣列旁。
在一些實施例中，光學裝置D2安裝在積體基板結構20上，且設置在晶片C3及晶片C1和晶片C2的陣列旁。光學裝置D2可以為或可包括光學收發器(optical transceiver)，其利用光纖(未繪示)以轉換並耦接包含訊息的電訊號。其他類型的光學裝置也可使用。應理解圖3B的分佈配置僅為示意性目的，裝置的數量和配置並非用以限定本發明。
圖4A至圖4G是依照本發明一實施例的具有嵌入式晶片/裝置的積體基板結構製造流程的剖面示意圖。在此描述的積體基板結構30與圖3A的積體基板結構20相似，因此簡化了詳細描述。
請參照圖4A至4B，細重佈線路結構1100包括細介電層114及細線路112，其形成在臨時載體5上，而離型層6位於臨時載體5和細重佈線路結構1100之間。接著，多個導電柱132可形成在細重佈線路結構1100的細線路112上。導電柱132可以為電鍍的或可以為預成型的，並設置在細線路112上。之後，藉由移除部分細重佈線路結構1100以形成多個第一溝槽TR1，來將細重佈線路結構1100分成多個細重佈線路段110。第一溝槽TR1的形成方式可以類似於圖2C的製程。
請參照圖4C至4D，多個嵌入式晶片210和嵌入式裝置220可設置在細重佈線路段110上。每個嵌入式晶片210和嵌入式裝置220可被導電柱132環繞。接著，絕緣層3100可形成在臨時載體5上，以覆蓋細重佈線路段110、導電柱132、嵌入式晶片210及嵌入式裝置220。在一些實施例中，絕緣層3100可以為或可包括模製化合物(molding compound)、模製膜(molding film)或液態模製化合物，且其可藉由成模製程(molding process)或其他合適製程形成。其他的絕緣材料也可使用。在一些實施例中，對絕緣層3100進行研磨製程(grinding process)以暴露出至少導電柱132的頂表面132a，以作為後續電性連接用。在一些實施例中，為了後續安裝製程，可對導電柱132的頂表面132a進行表面處理製程(surface finishing process)。
請參照圖4D及4E，藉由移除部分絕緣層3100以形成多個第二溝槽TR2，來將絕緣層3100分成多個絕緣段310，其中第二溝槽TR2的位置與第一溝槽TR1的位置相對應。第二溝槽TR2的寬度可小於相對應的第一溝槽TR1的寬度。舉例來說，雷射能量被施加到絕緣層3100以形成第二溝槽TR2。在一些實施例中，各細重佈線路段110具有基本上垂直的側壁110c。依據第二溝槽TR2的材料也可使用其他合適的移除方式(例如：機械移除、蝕刻等)。第二溝槽TR2可在空間上將絕緣段310彼此分離。第二溝槽TR2的寬度被控制以使各絕緣段310橫向覆蓋細重佈線路段110。舉例來說，各細重佈線路段110的側壁110c的至少一側被相對應的絕緣段310覆蓋，側壁110c與側壁310c基本上彼此對齊。或者，細重佈線路段110完全被絕緣段310包覆。舉例來說，絕緣段310覆蓋細重佈線路段110的側壁110c與上表面110a，其中絕緣段310直接接觸由細介電層114暴露出的細線路112與側壁110c。
請參照圖4F，粗重佈線路結構120安裝在圖4E的結構上。在一些實施例中，粗重佈線路結構120的粗線路122透過導電連接部134’耦接至導電柱132。舉例來說，先形成焊料凸塊(solder bump)於粗線路的最頂部分，之後將焊料凸塊設置在導電柱132上，並回焊以形成導電連接部134’。導電柱132與位於導電柱132上的導電連接部134’可整體視為導電連接件130B。相較於圖3A的導電連接件130A，導電連接件130B的導電柱132被絕緣段310橫向覆蓋，且導電連接部134’被絕緣段310暴露出。舉例而言，導電連接部134’與粗線路122之間的接觸面積大於導電連接部134’與導電柱132之間的接觸面積。
請參照圖4F及圖4G，移除臨時載體5以暴露出各細重佈線路段110的細線路112及細介電層114。臨時載體5的移除可類似於前述方法，因此其細節在此不再贅述。在一些實施例中，底膠層140可形成在絕緣段310與粗重佈線路結構120之間以環繞導電連接部134’，以作為保護。舉例來說，底膠層140可沿伸以覆蓋絕緣段310的側壁310c的底部。或者，可省略底膠層140。外部端子150可選擇性地形成在粗重佈線路結構120的粗線路122上，用以作為進一步地電性連接。至此，大致完成具有嵌入式晶片210與嵌入式裝置220的積體基板結構30的製造。由於各細重佈線路段110被相對應的絕緣段310覆蓋，絕緣段310可對細重佈線路段110提供堅固的保護，進而提升可靠度。
圖5A至圖5B是依照本發明一實施例的積體基板結構的應用的剖面示意圖。圖5A至圖5B的積體基板結構20與圖3A的積體基板結構20相似，因此不再重複詳細描述。應理解，積體基板結構20可以替換成圖1的積體基板結構10、圖4G的積體基板結構30或根據一些實施例在本發明其他地方描述的積體基板結構。
請參照圖5A，依據產品需求，各種元件可安裝到積體基板結構20上以形成電子組件300A。舉例來說，IC晶片C1’設置在其中一個細重佈線路段110上，並與其電性連接，其中晶片連接件322實體且電性連接至細線路112。在一些實施例中，一個或多於一個的3D-IC晶片堆疊C2’可設置在細重佈線路段110上，其中晶片連接件332實體且電性連接至細線路112。舉例來說，3D-IC晶片堆疊C2’的其中一個設置在細重佈線路段110的其中一個上，並與IC晶片C1’相鄰，且細重佈線路段110的其中一個與3D-IC晶片堆疊C2’的其中一個及IC晶片C1’互連。舉例來說，嵌入式晶片210可透過細線路112與3D-IC晶片堆疊C2’的其中一個及IC晶片C1’相互作用(interact)。3D-IC晶片堆疊C2’中的另一個可設置在細重佈線路段110的另一個上並與其電性連接，且嵌入式裝置220可透過細重佈線路段110的另一個的細線路112與3D-IC晶片堆疊C2’的另一個相互作用。
應注意，3D-IC晶片堆疊可採用各種方式。舉例來說， 3D-IC晶片堆疊C2’’可設置在又另一個細重佈線路段110上並與其電性連接，嵌入式裝置220可透過又另一個細重佈線路段110的細線路112與3D-IC晶片堆疊C2’’相互作用。在一些實施例中，散熱器H1可設置在3D-IC晶片堆疊C2’的其中一個及IC晶片C1’上以用於熱管理。需注意的是，圖5A中的散熱器H1的類型僅為示意，並非用以限定本發明。在一些實施例中，電源功應模組P1透過外部端子150耦接至粗重佈線路結構120。舉例來說，IC晶片C1’ 與3D-IC晶片堆疊(C2’及C2’’)設置在積體基板結構20的一側，電源功應模組P1設置在積體基板結構20相對的另一側。IC晶片C1’ 與3D-IC晶片堆疊(C2’及C2’’)可透過積體基板結構20電性耦接至電源功應模組P1。半導體裝置P2可選擇性地設置在電源功應模組P1旁，並透過外部端子150電性耦接至粗重佈線路結構120。依據產品需求，半導體裝置P2可以為(或包括)主動/被動元件、光學元件或各種安裝裝置。在一些實施例中，外部端子150還可以與電路板160連接。舉例來說，電路板160可包括導電墊，並藉由導電墊與外部端子150連接。電路板160可以是柔性電路板、印刷電路板、主機板或其他合適的電路板，本發明不以此為限。由於外部端子150與電路板160連接，電源功應模組P1、半導體裝置P2可透過外部端子150及粗重佈線路結構120連接至電路板160。應理解，圖5A的配置僅為示意性目的，裝置的數量和配置並非用以限定本發明。
請參照圖5B，電子組件300B與電子組件300A相似，其差異包括外部端子可具有不同尺寸。舉例來說，多個外部端子150A連接至電源功應模組P1及/或半導體裝置P2，而外部端子150連接至其他電性元件(未繪示)。在一些實施例中，在形成外部端子150、150A時，較大量的焊接材料施加於外部端子150的位置，而較少量的焊接材料施加於外部端子150A的位置。外部端子150A的尺寸(及/或間距)小於外部端子150的尺寸(及/或間距)。
圖6A是依照本發明的一實施例的包括散熱結構的基底層的上視示意圖。圖6B是圖6A的基底層的剖視示意圖。請參照圖6A至圖6B，基底層1200包括至少一散熱結構HF內嵌於介電層1240中。介電層1240可以為堅固的聚合物層，例如聚丙烯(polypropylene，PP)或類似材料。介電層1240可以包括複合材料，例如陶瓷混合物。舉例來說，散熱結構HF包括陶瓷(例如鋁、氮化鋁等)、玻璃及/或其他散熱材料，例如絕緣銅塊。在一些實施例中，多個基底層1200可彼此相互堆疊以形成粗重佈線路結構(例如上述的粗重佈線路結構120)的粗介電層。散熱結構HF完全嵌入介電層1240中以增強基底層1200的機械強度，並改善散熱能力。更多個細節將於下述討論。
圖7是依照本發明的一實施例的具有基底層的積體基板結構的剖面示意圖。圖7的積體基板結構40與圖1的積體基板結構10相似，除了粗重佈線路結構120A。因此，在此簡化積體基板結構的細節。請參照圖7，積體基板結構40的粗重佈線路結構120A包括至少一散熱結構HF內嵌於粗介電層124中。需注意的是，散熱結構HF的數量及配置僅為示意性目的，並非用以限定本發明。
在一實施例中，粗重佈線路結構120A的粗線路122A包括導電貫通孔CT，其貫穿散熱結構HF，以用於粗導電圖案CP之間的垂直連接。在一些實施例中，散熱結構HF的頂表面及底表面與粗導電圖案CP直接接觸，且散熱結構HF的側壁被粗介電層124的子層覆蓋。在一些實施例中，各導電貫通孔CT比各粗導電通孔CV沿伸得更長。或者，取決於散熱結構HF的厚度，導電貫通孔CT可以具有與粗導電通孔CV的高度相同的高度。需注意的是，圖7的粗重佈線路結構120A可以應用到在此討論的其他種積體基板結構。
圖8-9是依照本發明的一實施例的雙面積體基板結構的剖面示意圖。請參照圖8，雙面積體基板結構50與圖1的積體基板結構10相似，除了雙面積體基板結構50包括細重佈線路段110設置在粗重佈線路結構120的相對兩側上。各細重佈線路段110透過導電連接件130電性耦接至粗重佈線路結構120。需注意的是，導電連接件130可以替換成本發明在其他地方所述的導電連接件類型。導電端子150可以因此被省略。依據產品的需求，雙面積體基板結構50可配置成耦接至各種晶片/裝置/元件以執行各種功能。
請參照圖9，雙面積體基板結構60與圖3A的積體基板結構20相似，所以省略相關細節。雙面積體基板結構60與積體基板結構20的差異包括細重佈線路段110設置在粗重佈線路結構120的相對兩側上。圖3A的導電端子150可以被省略。舉例來說，細重佈線路段110以及設置在細重佈線路段110與粗重佈線路結構120之間的嵌入式晶片210與嵌入式裝置220可形成在粗重佈線路結構120的底部。在一些實施例中，嵌入式晶片/裝置可以不設置在細重佈線路段110與粗重佈線路結構120之間。在一些實施例中，安裝裝置230可設在粗重佈線路結構120的底部。
基於上述，積體基板結構包括粗重佈線路結構及安裝在其上的細重佈線路段，其可電性耦接至各種元件(例如：IC晶片、被動裝置、光學裝置等)。細重佈線路段可具有細間距，以使其達到各種晶片的I/O間距需求。細重佈線路段可位於粗重佈線路結構上的預期位置，用以互連對應的細重佈線路段上晶片/裝置，如此一來可縮短與晶片/裝置之間的訊號傳遞路徑。粗重佈線路結構可為足夠堅固以提供積體基板結構機械支撐。此外，各細重佈線路段可被絕緣段密封，以增加整體的機械強度。再者，晶片/裝置可設置在細重佈線路段和粗重佈線路結構之間，並嵌入底膠層或絕緣段中，以形成嵌入式晶片/裝置，進而可增加積體基板結構的功能性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
5:臨時載體 6:離型層 10、20、30、40、50、60:積體基板結構 110:細重佈線路段 110a:頂表面 110b:底表面 110c:側壁 112、1120:細線路 114、1140:細介電層 120、120A:粗重佈線路結構 122、122A:粗線路 124:粗介電層 124A、124B:遮罩層 130、130A、130B:導電連接件 132:導電柱 132a:頂表面 134、134’:導電連接部 140:底膠層 150、150A:外部端子 200、300A、300B:電子組件 210：嵌入式晶片 210a:主動面 210b:背面 210c:側面 212、322、332:晶片連接件 220:嵌入式裝置 230:安裝裝置 310:絕緣段 310c:側壁 1100:細重佈線路結構 1200:基底層 1240:介電層 3100:絕緣層 C1、C2、C3:晶片 C1’:IC晶片 C2’、C2’’:3D-IC晶片堆疊 CP:粗導電圖案 CT:導電貫通孔 CV:粗導電通孔 D1:被動元件 D2:光學裝置 FP:細導電圖案 FV:細導電通孔 H1:散熱器 HF:散熱結構 P1:電源功應模組 P2:半導體裝置 TR、TR1、TR2:溝槽
圖式是提供對本發明進一步的理解，其併入且構成本說明書的一部分。圖式繪示了本發明示例性的實施例，且配合文字用以解釋本發明的原理。 圖1是依照本發明的一實施例的積體基板結構的剖面示意圖。 圖2A至圖2E是依照本發明一實施例的一種積體基板結構製造流程的剖面示意圖。 圖3A是依照本發明的一實施例的積體基板結構的剖面示意圖。 圖3B是依照本發明的一實施例的積體基板結構及安裝於其上的各種裝置的上視示意圖。 圖4A至圖4G是依照本發明一實施例的具有嵌入式晶片/裝置的積體基板結構製造流程的剖面示意圖。 圖5A至圖5B是依照本發明一實施例的積體基板結構的應用的剖面示意圖。 圖6A是依照本發明的一實施例的包括散熱結構的基底層的上視示意圖。 圖6B是圖6A的基底層的剖視示意圖。 圖7是依照本發明的一實施例的具有基底層的積體基板結構的剖面示意圖。 圖8-9是依照本發明的一實施例的雙面積體基板結構的剖面示意圖。
10:積體基板結構
110:細重佈線路段
110a:頂表面
110b:底表面
110c:側壁
112:細線路
114:細介電層
120:粗重佈線路結構
122:粗線路
124:粗介電層
124A:遮罩層
130:導電連接件
140:底膠層
150:外部端子
CP:粗導電圖案
CV:粗導電通孔
FP:細導電圖案
FV:細導電通孔

Claims (20)

  1. 一種用於耦接微間距晶片的積體基板結構，包括： 粗重佈線路結構，包括粗介電層及內嵌於所述粗介電層中的粗線路； 多個細重佈線路段，設置在所述粗重佈線路結構上且耦接至所述微間距晶片，所述多個細重佈線路段並排設置且在空間上彼此分開，所述多個細重佈線路段的每一個包括： 細介電層，其較所述粗介電層薄；以及 細線路，內嵌於所述細介電層中，所述細線路的尺寸及間距小於所述粗重佈線路結構的所述粗線路的尺寸及間距，且所述細線路的佈線密度較所述粗線路的佈線密度密；以及 多個導電連接件，設置在所述粗重佈線路結構與所述多個細重佈線路段之間，且所述粗線路透過所述多個導電連接件電性耦接至所述細線路。
  2. 如請求項1所述的積體基板結構，更包括： 嵌入式晶片，設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且所述嵌入式晶片實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路；以及 底膠層，設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且所述內嵌晶片與環繞所述內嵌晶片的所述多個導電連接件嵌入所述底膠層。
  3. 如請求項2所述的積體基板結構，其中所述多個導電連接件環繞所述嵌入式晶片，所述多個導電連接件的每一個包括： 導電柱，實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路；以及 焊接接頭，設置在所述導電柱下方，實體且電性連接至所述粗重佈線路結構的所述粗線路。
  4. 如請求項1所述的積體基板結構，更包括： 多個絕緣段，在空間上彼此分開，所述多個細重佈線路段的每一個被所述多個絕緣段的其中一個密封，且所述多個絕緣段與所述粗重佈線路結構在空間上彼此分開。
  5. 如請求項4所述的積體基板結構，其中： 所述多個細重佈線路段的其中一個包括頂表面、相對於所述頂表面的底表面及連接所述頂表面與所述底表面的側壁，且 所述多個絕緣段中對應的一個覆蓋所述多個細重佈線路段的其中一個的所述側壁和所述底表面，且連接至所述多個細重佈線路段的其中一個的底表面的所述多個導電連接件嵌入於所述多個絕緣段中對應的一個。
  6. 如請求項5所述的積體基板結構，其中所述多個細重佈線路段的其中一個的所述頂表面與所述多個絕緣段中對應的一個的頂表面共平面。
  7. 如請求項4所述的積體基板結構，更包括： 嵌入式晶片，設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且嵌入所述多個绝缘段的其中一個中，所述內嵌晶片實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路；以及 底膠層，設置在所述粗重佈線路結構與所述多個绝缘段的其中一個之間。
  8. 如請求項1所述的積體基板結構，更包括： 散熱結構，嵌入所述粗重佈線路結構中，其中所述粗線路包括互相堆疊的粗導電圖案以及垂直連接所述粗導電圖案的導電貫通孔，且所述導電貫通孔貫穿被所述粗介電層橫向覆蓋的所述散熱結構。
  9. 如請求項1所述的積體基板結構，其中所述粗重佈線路結構包括上側及下側，所述多個細重佈線路段的一部分設置在所述粗重佈線路結構的上側，所述多個細重佈線路段的另一部分設置在所述粗重佈線路結構的下側。
  10. 如請求項9所述的積體基板結構，更包括： 嵌入式晶片，設置在所述粗重佈線路結構與設置在所述上側的所述多個細重佈線路段的其中一個之間，且所述嵌入式晶片實體且電性連接至所述多個細重佈線路段的其中一個的所述細線路；以及 底膠層，設置在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間，且所述嵌入式晶片與環繞所述嵌入式晶片的所述多個導電連接件嵌入所述底膠層中。
  11. 一種電子組件，包括： 如請求項1的所述積體基板結構； 晶片結構，設置在所述積體基板結構的所述多個細重佈線路段的其中一個上，並與其電性連接；以及 電源供應模組，設置在所述粗重佈線路結構下，並與其電性耦接。
  12. 一種積體基板結構的製造方法，包括： 形成細重佈線路結構於臨時載體上； 形成多個第一溝槽於所述細重佈線路結構中，以形成多個細重佈線路段； 藉由多個導電連接件，將粗重佈線路結構耦接至所述多個細重佈線路段，其中所述粗重佈線路結構的尺寸大於所述多個細重佈線路段的尺寸；以及 在所述粗重佈線路結構耦接至所述多個細重佈線路段之後，自所述多個細重佈線路段移除所述臨時載體。
  13. 如請求項12所述的製造方法，更包括： 在形成所述多個第一溝槽之前，形成多個導電柱於所述細重佈線路結構上； 將晶片耦接至所述多個細重佈線路段的其中一個； 形成絕緣材料於所述臨時載體上，以覆蓋所述多個細重佈線路段、所述多個導電柱與所述晶片；以及 形成多個第二溝槽於所述絕緣材料中，以形成多個絕緣段，其中所述多個絕緣段的每一個覆蓋所述多個細重佈線路段的其中一個。
  14. 如請求項13所述的製造方法，其中所述多個第二溝槽的每一個形成在所述多個第一溝槽的其中一個中的位置，且所述多個細重佈線路段的側壁被所述多個絕緣段覆蓋。
  15. 如請求項13所述的製造方法，將所述粗重佈線路結構耦接至所述多個細重佈線路段的步驟包括： 在所述粗重佈線路結構耦接至所述多個細重佈線路段之前，形成多個焊料凸塊於所述粗重佈線路結構上；以及 將所述多個焊料凸塊貼附於所述多個導電柱上，以形成所述多個導電連接件。
  16. 如請求項15所述的製造方法，更包括： 在所述粗重佈線路結構與所述多個細重佈線路段的其中一個之間形成底膠層，以環繞所述多個焊料凸塊。
  17. 如請求項13所述的製造方法，其中在移除所述臨時載體之後，所述多個細重佈線路段的每一個的頂表面被暴露出，其中各頂表面包括細線路及細介電層，且各頂表面與所述多個絕緣段中對應的一個的頂表面基本上共平面。
  18. 如請求項12所述的製造方法，其中所述細重佈線路結構與所述粗重佈線路結構分開形成，且所述粗重佈線路結構具有多個散熱結構嵌入於所述粗重佈線路結構的粗介電層中。
  19. 如請求項12所述的製造方法，其中將所述粗重佈線路結構耦接至所述多個細重佈線路段的步驟包括： 在所述粗重佈線路結構耦接至所述多個細重佈線路段之前，形成多個焊球於所述粗重佈線路結構上；以及 將所述多個焊球貼附於所述多個細重佈線路段的細線路上。
  20. 如請求項12所述的製造方法，其中在移除所述臨時載體之後，所述多個細重佈線路段的每一個的頂表面被暴露出，其中各頂表面包括細線路及細介電層。
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