KR101046871B1 - 반도체 디바이스의 실장부재, 반도체 디바이스의 패키지 및 반도체 디바이스의 구동장치 - Google Patents

반도체 디바이스의 실장부재, 반도체 디바이스의 패키지 및 반도체 디바이스의 구동장치 Download PDF

Info

Publication number
KR101046871B1
KR101046871B1 KR1020040087188A KR20040087188A KR101046871B1 KR 101046871 B1 KR101046871 B1 KR 101046871B1 KR 1020040087188 A KR1020040087188 A KR 1020040087188A KR 20040087188 A KR20040087188 A KR 20040087188A KR 101046871 B1 KR101046871 B1 KR 101046871B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
power supply
conductor plate
conductor
board
Prior art date
Application number
KR1020040087188A
Other languages
English (en)
Other versions
KR20050041955A (ko
Inventor
켄이치 오이
Original Assignee
에스펙 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스펙 가부시키가이샤 filed Critical 에스펙 가부시키가이샤
Publication of KR20050041955A publication Critical patent/KR20050041955A/ko
Application granted granted Critical
Publication of KR101046871B1 publication Critical patent/KR101046871B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 반도체 디바이스에 대해 동작 신호를 입출력하는 배선기판과, 반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 GND용 도체판이 절연 필름을 사이에 두고 적층된 구조의 실장(實裝)부재를 구비한다. 반도체 디바이스에는 배선기판으로부터 입출력 신호나 미소 구동전류를 공급하고, 전원공급용 도체판 및 GND용 도체판으로부터 대전류인 메인 구동전류를 공급한다.

Description

반도체 디바이스의 실장부재, 반도체 디바이스의 패키지 및 반도체 디바이스의 구동장치{MOUNTING MEMBER OF SEMICONDUCTOR DEVICE, PACKAGE OF SEMICONDUCTOR DEVICE, AND DRIVE UNIT OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시형태를 도시한 것으로, 번-인(burn-in) 장치의 주요부 구성을 도시한 단면도.
도 2a는 반도체 디바이스의 구성을 도시한 측면도, 도 2b는 반도체 디바이스의 구성을 도시한 저면도.
도 3a는 전원공급용 도체판의 평면도, 도 3b는 GND용 도체판의 평면도.
도 4a는 상기 번-인 장치에 이용되는 소켓의 구성을 도시한 평면도, 도 4b는 상기 소켓의 구성을 도시한 측면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 번-인(burn-in) 기판 2 : 전원공급용 도체판
3 : GND용 도체판 4 : 절연성 필름
10 : 반도체 디바이스 21, 31 : 핀형상 도체
81 : 전원접속부 82 : GND접속부
본 발명은, 기판 상에 반도체 칩이 탑재되어 이루어진 반도체 디바이스의 구동장치, 특히, 고출력의 반도체 칩이 탑재된 소비 전류가 큰 반도체 디바이스의 구동장치에 관한 것이다.
최근의 CPU(Central Processing Unit)는, 그 연산 처리 능력의 증대에 따른 고집적화에 따라 동작 전류가 증대하는 경향이 있다. 또한, 고집적화된 CPU에서는, 회로 패턴 등의 미세화에 따른 절연성의 저하로 인해 누설 전류도 계속 증가하고 있으며, 이 또한 CPU의 소비 전류를 증가시키는 요인이 되고 있다. 이 때문에, 최근에는 디바이스 구동용 전원으로서 100암페어를 넘는 대(大)전류를 소비하는 반도체 디바이스의 개발도 진행되고 있다.
또한, 반도체 칩인 CPU를 디바이스 기판 상에 탑재하여 이루어지는 반도체 디바이스는, 일반적으로 실장 기판 상에 BGA(Ball Grid Array)나 LGA(Land Grid Array)라 불리는 패키지 스타일로 실장되고 있다.
BGA나 LGA로 실장되는 반도체 디바이스는, 디바이스 기판의 이면측(실장기판과의 대향면측)에 매트릭스형상으로 배치된 다수의 전극 패드를 가지며, 이들 전극 패드가 상기 반도체 디바이스의 구동장치측에 구비된 실장기판 상의 소정의 전극 패드와 접속됨으로써, 동작 전원의 공급, GND와의 접속, 처리 신호의 입출력이 가능해진다.
종래에는 상기 실장기판으로서 단층 또는 다층의 프린트 기판이 이용되어 왔으며, 상기 프린트 기판의 배선층에서 동작전원용, GND용 및 신호 입출력용의 배선 및 전극 패드가 형성된다.
그러나, 프린트 기판의 동일한 배선층에서 동작 전원용, GND용 및 신호 입출력용의 각종 배선 및 전극 패드를 형성하는 구성에서는, 소비 전류가 큰 반도체 디바이스(고출력 디바이스, high-power device)에 대해, 그 배선층의 도체 두께(구리 박)가 30∼75㎛로 얇기 때문에, 동작 전원을 위한 대전류를 공급할 수 없다는 문제점이 있다. 즉, 구동전류에 적합한 도체 단면적을 얻을 수 없고, 도체 저항에 대해 전류값의 2승에 비례하여 증대되는 전력손실로 인해, 프린트 기판 자체가 발열하거나, 반도체 디바이스의 동작 상태의 변화에 따른 소비 전류의 변화에 고속으로 대응할 수 없다는 등의 문제점이 발생되고 있다.
고출력 디바이스에 대해 대전류를 공급하기 위해서는, 실장기판이 되는 프린트 기판을 다층화하여, 복수 층을 전원공급용 및 GND용 전용으로 사용하는 방법이 고려된다. 또한, 일본국 특허 공개 공보 평4(1992)-118984호(공개일:1992년 4월20일)에는, 신호배선층과 전원공급층을 각각 다른 프린트 기판으로 분할하고, 전원공급층을 포함하는 프린트 기판의 도체 두께를 두껍게 한 실장구조가 기재되어 있다.
종래의 고출력 디바이스는, 그 집적도가 낮고, 구동 전원으로서 공급되는 전류도 30암페어 정도가 최대였다. 이 정도의 전류를 공급할 경우에는, 상기 종래의 구성과 같이, 디바이스를 장착하는 실장기판(프린트 기판)을 다층화하여, 복수층을 전원공급용 및 GND용 전용으로 사용하는 방법 등으로 대처할 수 있었다. 그러나, 최근 개발이 진행되고 있는 100암페어를 넘는 대전류를 소비하는 반도체 디바이스에서는, 역시 상기 종래의 구성으로는 전류공급이 곤란하다는 문제점이 생긴다.
즉, 100암페어를 넘는 대전류를 반도체 디바이스에 공급하고자 할 경우, 프린트 기판의 도체에서는 그 두께가 최대라 하더라도 70㎛로 얇기 때문에, 전력손실이 커지고 프린트 기판이 발열되는 등의 문제를 해소할 수 없다. 또한, 전원공급층을 더욱 다층화하여 전류공급의 문제를 해결하고자 하면, 프린트 기판의 비용이 현저히 증대된다.
또한, 상술한 바와 같은 고출력 디바이스에서는, 소비 전력이나 누설 전류의 저감을 위해 동작 전압이 저전압화되고 있어, 도체의 저항 손실로 인해 생기는 반도체 디바이스에 대한 공급 전압의 전압강하를 허용할 수 없게 되고 있다.
나아가서는, 반도체 디바이스는 그 출하전에 양호품·불량품의 판별 시험에 추가하여, 초기 불량을 발견하기 위한 번-인(burn-in)이라 불리는 시험이 실시된다. 번-인에서는, 통상적으로 사용할 때 보다도 반도체 디바이스에 큰 부하를 주어 시험이 실시되기 때문에, 그 공급 전류도 통상적인 사용시보다 커진다. 이 때문에, 번-인 장치에 있어서, 반도체 디바이스에 대해 동작 전류를 공급하기 위한 구동장치에서는, 전압효과의 보상을 위해 직류전원장치가 대형화되거나 발열의 냉각 장치가 대형화되는 등, 번-인 장치에 미치는 영향이 커지게 된다.
본 발명의 목적은, 동작 전류가 100암페어를 넘는 고출력의 반도체 디바이스에 대해 동작 전류를 안정적으로 공급할 수 있도록 하는 반도체 디바이스의 구동장치를 제공하는데 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 반도체 디바이스의 실장부재는, 반도체 디바이스에 대해 동작 신호를 입출력하는 배선기판과, 상기 반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판이, 절연체를 사이에 두고 적층된 구조를 가지며, 상기 배선기판의 동작 신호 입출력용의 전극 패드와, 전원공급용 도체판 및 접지용 도체판의 접속 전극이, 동일한 실장면 내에 반도체 디바이스의 전극 레이아웃과 일치하도록 배치되어 이루어진다.
상기 구성의 실장부재를 이용함으로써, 반도체 디바이스는 배선기판으로부터 입출력 신호를 (또한 미소 구동전류도) 받고, 전원공급용 도체판 및 접지용 도체판으로부터 대전류인 메인 구동전류를 받아 구동된다.
반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판은, 배선기판의 배선층을 이용하지 않고, 판두께가 큰 도체판(예컨대, 두께 1mm 정도의 동판)을 이용함으로써 종래에 비해 매우 큰 도체 단면적을 확보할 수 있고, 이에 따라, 공급되는 전류가 크더라도, 도체의 저항 손실을 최소한으로 할 수 있는 동시에, 동작 상태의 변화에 따른 소비 전류의 변화에도 고속으로 대응할 수 있어, 안정적으로 전원을 공급할 수 있다.
본 발명에 따른 반도체 디바이스의 실장구조 및 구동장치는, 상기 구성의 실장부재를 구비함으로써 동일한 효과를 거둔다.
본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하의 기재를 통해 충분히 파악할 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
(실시형태)
본 발명의 일 실시예에 대해 도면에 기초하여 설명하면 다음과 같다. 본 실시형태에서는, 본 발명을 번-인 장치에 적용한 경우를 예로 들어 설명한다. 즉, 이하에서 설명하는 번-인 장치도 본 발명에 따른 반도체 디바이스의 구동장치의 한 형태로 간주된다.
우선, 반도체 디바이스의 구성을 도 2a, 도 2b를 참조하여 설명한다. 반도체 디바이스(10)는, 도 2a에 도시한 바와 같이, 반도체 칩(101)이 디바이스 기판(102) 상에 탑재되어 이루어진 구성이다. 또한, 디바이스 기판(102)의 이면측(반도체 칩(101)의 탑재면과 반대측)에는, 매트릭스형상으로 배치된 다수의 전극 패드(103)가 형성되어, 디바이스 기판(102) 표면측(반도체 칩(101)의 탑재측)의 프린트 배선과 접속되어 있다.
또, 디바이스 기판(102) 이면의 전극 패드(103)는, 번-인시에 반드시 전부 이용되는 것은 아니다. 예컨대, 전원공급용으로 약 100개, GND용으로 약 100개, 신호 입출력용으로 약 100개 정도가 사용된다.
다음에, 상기 반도체 디바이스(10)에 대해 번-인을 실시하는 번-인 장치에 대하여, 도 1을 참조하여 설명한다.
상기 번-인 장치는, 반도체 디바이스(10)에 동작 전류를 공급하거나, 신호를 입출력하기 위한 실장기판을 대신하는 구성으로, 번-인 기판(1), 전원공급용 도체판(2) 및 GND용 도체판(3)을 구비하고 있다.
상기 번-인 기판(1)은, 반도체 디바이스(10)에 공급되는 동작신호나 일부 미 소 전류의 전원을 전달하는 회로, 반도체 디바이스(10)의 동작 상태를 감시하는 모니터 회로 등을 갖는 프린트 기판이다.
전원공급용 도체판(2) 및 GND용 도체판(3)은, 반도체 디바이스(10)에 동작 전원(동작동전압(operating voltage) VDD 및 접지전압 GND)을 공급하기 위한 2매의 전용 도체판(예컨대, 동판(銅板))이다. 전원공급용 도체판(2) 및 GND용 도체판(3)은, 반도체 디바이스(10)가 고출력 디바이스이며 공급되는 동작 전류가 대전류이기 때문에, 도체 저항을 낮추어 저항 손실을 억제하기 위해, 판두께가 큰 도체판(0.6mm∼2.0mm 정도)으로서 제공된다.
번-인 기판(1), 전원공급용 도체판(2), GND용 도체판(3)은, 각각의 사이에 절연성 필름(또는 절연판;4)이 존재하여 적층배치된다. 이 경우의 적층순서는 특별히 한정되는 것은 아니나, 다른 전원(VDD2, VDD3와 같은)의 GND를 공통화할 경우, 전원공급용 도체판(2)의 전류보다 더욱 큰 전류가 GND용 도체판(3)에 흐르기 때문에, 전원공급용 도체판(2)보다 GND용 도체판(3)을 두껍게 할 필요성이 있다는 점을 고려할 때, 반도체 디바이스(10)와의 접속 용이성의 측면에서 번-인 기판(1)을 최상층(반도체 디바이스(10)에 가장 가까운 층)으로 하고, 다음 층에 전원공급용 도체판(2), 그리고 최하층에 GND용 도체판(3)으로 하는 것이 바람직하다. 이렇게 함으로써, 하층의 도체판으로부터 나오는 핀형상 도체를 길게 하지 않아도 된다. 도 1에서는, 전원공급용 도체판(2)이 2번째 층, GND용 도체판(3)이 3번째 층(최하층)으로 되어 있다.
전원공급용 도체판(2) 및 GND용 도체판(3)에는, 도 3a, 3b에 도시한 바와 같이, 반도체 디바이스(10)의 VDD와 GND의 전극 레이아웃과 일치하는 위치에 다수의 핀형상 도체(21, 31)가 압입되어 배치되어 있다(또, 동 도면에서 핀형상 도체의 개수는 간략화되어 있다). 핀형상 도체(21, 31)는, 그 선단이 최상층인 번-인 기판(1)의 표면과 동일 면이 되는 길이를 가지며, 압입 부분은 도체판(2, 3)의 두께를 넘지 않도록 되어 있다. 또한, 전원공급용 도체판(2)에는, GND용 도체판(3)의 핀형상 도체(31)와 일치하는 위치에 핀형상 도체(31)보다도 직경이 큰 관통구멍(22)이 형성되어 있다. 관통구멍(22)은 전원공급용 도체판(2)과 GND용 도체판(3)을 적층했을 때, 전원공급용 도체판(2)과 핀형상 도체(31)를 비접촉으로 하여, 그 사이의 절연성을 확보하는 절연 간극(clearance)이 된다.
전원공급용 도체판(2) 및 GND용 도체판(3)에서의 핀형상 도체(21, 31)의 압입은, 전원공급용 도체판(2) 및 GND용 도체판(3)에 에칭에 의해 미세 구멍을 형성하여 상기 미세 구멍에 핀형상 도체(21, 31)를 압입하는 방법이 적당하다.
더욱이, 상기 핀형상 도체(21, 31)는, 최상층에 있는 번-인 기판(1)을 관통하여 그 선단이 번-인 기판(1) 표면과 동일 면에 노출되어 있다. 이 때, 번-인 기판(1) 자체는 절연성 기판이기 때문에, 핀형상 도체(21, 31)의 관통 부분에 절연 간극을 형성할 필요가 없다. 즉, 번-인 기판(1)에서는 핀형상 도체(21, 31)와 대응하는 부분에 핀형상 도체(21, 31)를 관통시키기 위한 적당히 큰 구멍(구멍의 내벽이 핀형상 도체(21, 31)와 접촉하는 크기여도 된다)이 형성되어 있으면 되고, 상 기 구멍의 주위에서 번-인 기판(1)의 표면에 배치되는 다른 전극이 되는 충전 도체가 노출되지 않도록 배선층이 패터닝되어 있으면 된다. 즉, 핀형상 도체(21, 31)는 번-인 기판(1)의 배선층과의 절연성이 확보되어 있으면 된다.
번-인 기판(1), 전원공급용 도체판(2), GND용 도체판(3) 및 절연성 필름(4)은, 각각 적층시의 위치 결정 기준 구멍(전원공급용 도체판(2), GND용 도체판(3)에서는 위치 결정 기준 구멍(23, 32): 도 3a, 3b 참조)이 있으며, 이들 위치 결정 기준 구멍에 절연성의 위치결정 핀(5)을 관통시킴으로써 기판면내 방향의 위치 결정이 정확히 이루어진다.
또한, 전원공급용 도체판(2) 및 GND용 도체판(3)은, 번-인 기판(1)과 위치 결정되어 적층됐을 때, 그 일단이 다른 도체판의 일단과 적층방향에서 겹치지 않도록 돌출된 부분을 갖는다. 상기 돌출 부분에는 전원접속용 구멍(24) 및 GND 접속용 구멍(33)이 형성되어 있으며, 번-인 장치에 구비된 전원접속부(81) 또는 GND 접속부(82)와 접속된다.
다음으로, 번-인 장치에 반도체 디바이스(10)를 접속하기 위한 구성에 대해 설명한다. 본 실시형태에 따른 번-인 장치에서는 상기 번-인 장치에 대한 반도체 디바이스(10)의 전기적 접속을 돕기 위해 소켓(6)이 사용된다. 우선, 상기 소켓(6)의 구성을 도 4a, 4b를 참조하여 설명한다.
소켓(6)은 도 4b에 도시한 바와 같이, 크게 나누어 상부 프레임부(61)와 하부 테이블부(62)로 구성되어 있다. 상부 프레임부(61)는 소켓(6)을 번-인 장치에 고정하는 동시에, 번-인을 실시하는 반도체 디바이스(10)를 세트하기 위한 부재로 서, 그 상면에는 반도체 디바이스(10)와 크기가 동일한 프레임이 되는 디바이스 프레임부(63)가 설치되어 있다.
또한, 하부 테이블부(62)는 반도체 디바이스(10)가 놓이는 디바이스 재치대(device placing pedestal, 64)가 베이스 테이블부(65)에 대하여 스프링(66)을 통해 플로팅(floating) 상태로 부착된 구성으로 되어 있다. 더욱이, 하부 테이블부(62)에서는 쌍방향으로 신축성이 있는 콘택트 핀(67)이 디바이스 재치대(64) 및 베이스 테이블부(65)를 관통하고 있다. 콘택트 핀(67)은, 도 4a에 도시한 바와 같이, 반도체 디바이스(10) 하면의 전극 패드(103)와 동일한 피치의 매트릭스형상으로 배치되어 있다.
또, 도 4a에 도시한 바와 같이, 상기 콘택트 핀(67)이 매트릭스형상으로 설치되어 있는 소켓(6)에서, 상기 소켓(6)은 반도체 디바이스(10)의 전극 레이아웃에 상관없이 사용 가능한 범용적인 것이다. 그러나, 상기 콘택트 핀(67)은 반도체 디바이스(10)의 전극 레이아웃에 일치시켜 필요한 부분에만 배치할 수도 있다. 이러한 경우, 상기 소켓(6)은 반도체 디바이스(10)의 전극 레이아웃에 맞추어 제작되는데, 콘택트 핀(67)의 사용 개수를 줄일 수 있고, 소켓(6)의 제조 비용을 낮출 수 있다.
다음으로, 반도체 디바이스(10)에 번-인을 실시할 때의 부착형태를 다시 도 1을 참조하여 설명한다.
번-인 장치의 보강대(83) 상에 소켓(6), 번-인 기판(1), 전원공급용 도체판(2), GND용 도체판(3)의 순서로 위에서부터 설치되며, 이들은 볼트(84)에 의해 번-인 장치에 고정된다. 상기 보강대(83)는 휘지 않도록 강성이 높은 금속대인 것이 바람직하고, 이 때, GND용 도체판(3)과 보강대(83)의 사이에는 절연성 필름(4)이 존재하게 된다. 전원공급용 도체판(2), GND용 도체판(3)은, 전원접속부(81) 또는 GND 접속부(82)와 접속된다.
또한, 이 때, 번-인 기판(1), 전원공급용 도체판(2), GND용 도체판(3)은 위치결정 핀(5)에 의해 위치가 맞추어져 있는데, 이들 부재에 대하여 소켓(6)의 위치도 맞출 필요가 있다. 이 때문에, 소켓(6)에서는 베이스 테이블부(65)의 하면에 위치 결정 돌기(68)가 형성되어 있으며, 상기 위치 결정 돌기(68)를 번-인 기판(1)에 형성된 위치 결정 구멍(11)과 끼움결합시킴으로써 소켓(6)이 번-인 기판(1)에 대해 위치 결정된다.
번-인이 실시되는 반도체 디바이스(10)는, 소켓(6)의 디바이스 재치대(64)에 설치되고, 이 때 디바이스 프레임부(63) 내에 끼워 넣어짐으로써 소켓(6)에 대해 위치 결정된다. 놓여진 반도체 디바이스(10)는, 가압기구(도시생략)에 의해 하방으로 눌려진다. 그 가압력에 의해 디바이스 재치대(64)가 하강하여, 반도체 디바이스(10) 하면의 전극 패드(103)가 콘택트 핀(67)의 상단과 접한다.
상기 반도체 디바이스(10)에서, 신호 입출력용의 전극 패드(103)는 콘택트 핀(67A)에 의해 번-인 기판(1) 표면의 전극 패드(도시생략)와 접촉한다. 전류공급용의 전극 패드(103)는 콘택트 핀(67B)에 의해 전원공급용 도체판(2)에 압입된(press-fit) 핀형상 도체(21)와 접촉한다. 그리고, GND 접속용의 전극 패드(103)는 콘택트 핀(67C)에 의해 GND용 도체판(3)에 압입된 핀형상 도체(31)와 접촉한다.
상기와 같은 구성의 번-인 장치에 의해 반도체 디바이스(10)는, 번-인 기판(1)으로부터 입출력 신호나 미소 구동전류를 받고, 전원공급용 도체판(2) 및 GND용 도체판(3)으로부터 대전류인 메인 구동전류를 받아서 구동된다. 전원공급용 도체판(2) 및 GND용 도체판(3)에서는, 프린트 기판의 배선층을 이용하지 않고, 판 두께가 큰 도체판(예컨대, 1mm 정도의 동판)을 이용함으로써 종래에 비해 매우 큰 도체 단면적을 확보할 수 있으며, 공급되는 전류가 크더라도, 도체의 저항 손실을 최소한으로 할 수 있는 동시에, 동작 상태의 변화에 따른 소비 전류의 변화에도 고속으로 대응할 수 있어 안정적으로 전원을 공급할 수 있다.
또한, 상기 전원공급용 도체판(2) 및 GND용 도체판(3)은, 그 판 두께를 자유롭게 설정할 수 있으며, 앞으로 더욱 개발됨에 따라, 보다 대전류·저전압인 디바이스가 개발된다 하더라도 판두께를 크게 함으로써(또는 도체판의 층수를 늘림으로써) 용이하게 대응할 수 있다. 또한, 본 발명을 번-인 장치에 적용했을 경우, 상기 번-인 장치에서 직류전원장치나 냉각장치의 소형화를 도모할 수 있다.
또, 상기 설명에서는 본 발명을 번-인 장치에 적용한 경우를 예시하였으나, 본 발명은 이에 한정되는 것은 아니고, 통상의 장치에서 본 발명을 적용하는 것도 가능하다. 즉, 반도체 디바이스 구동장치의 실장기판에, 상기 번-인 기판에 상당하는 프린트 기판, 전원공급용 도체판 및 GND용 도체판으로 이루어지는 구성을 이용하고, 반도체 디바이스의 실장에 있어서는 소켓이 아닌 BGA(Ball Grid Array)나 LGA(Land Grid Array) 등을 이용한 실장구조로 할 수도 있다. 또한, 통상의 장치에서 본 발명을 적용할 경우, 반도체 디바이스의 실장에 소켓을 이용하는 것도 가능하다.
또한, 상기 설명에서는, 번-인 기판(1), 전원공급용 도체판(2), GND용 도체판(3)으로 이루어진 실장부재에 대해, 하나의 반도체 디바이스(10)를 부착한 구성을 예시하였으나, 이는 어디까지나 예시에 지나지 않으며, 실장되는 반도체 디바이스(10)의 수는 특별히 한정되지 않는다. 번-인 장치에서는 복수의 반도체 디바이스(10)에 대해 동시에 번-인을 실시할 수 있도록, 복수의 반도체 디바이스(10)를 실장할 수 있는 것이 바람직하다.
이상과 같이, 본 실시형태에 따른 반도체 디바이스의 실장부재는, 반도체 디바이스에 대해 동작 신호를 입출력하는 배선기판과, 상기 반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판이, 절연체를 사이에 두고 적층된 구조이며, 상기 배선기판의 동작 신호 입출력용의 전극 패드와, 전원공급용 도체판 및 접지용 도체판에서의 접속 전극이, 동일한 실장면 내에 반도체 디바이스의 전극 레이아웃과 일치하도록 배치되어 이루어진 구성이다.
상기와 같은 구성의 실장부재를 이용함으로써 반도체 디바이스는, 배선기판으로부터 입출력 신호를 (또한 미소 구동전류도) 받고, 전원공급용 도체판 및 접지용 도체판으로부터 대전류인 메인 구동전류를 받아서 구동된다.
반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판은, 배선기판의 배선층을 이용하지 않고, 판두께가 큰 도체판(예컨대, 두께 1mm 정도의 동판)을 이용함으로써 종래에 비해 매우 큰 도체 단면적을 확보할 수 있고, 이에 따라, 공급되는 전류가 크더라도, 도체의 저항 손실을 최소한으로 할 수 있는 동시에, 동작 상태의 변화에 따른 소비 전류의 변화에도 고속으로 대응할 수 있어 안정적으로 전원을 공급할 수 있다.
또한, 상기 반도체 디바이스의 실장부재에서, 상기 배선기판, 전원공급용 도체판 및 접지용 도체판은 상기 배선기판이 실장면측에 가장 가까이 배치되어 있으며, 전원공급용 도체판 및 접지용 도체판은 상기 배선기판을 관통하는 핀형상 도체가 압입되어, 상기 핀형상 도체의 단면이 배선기판 표면에 위치함으로써 접속 전극이 형성되어 있다.
따라서, 전원공급용 도체판 및 접지용 도체판을 반도체 디바이스와 접속하기 위한 접속 전극을 실장면까지 끌어내기 위한 구조를 용이하게 실현할 수 있다.
또, 상기 구성에서, 전원공급용 도체판 및 접지용 도체판 중 실장면에서 먼 쪽의 도체판에 압입되는 핀형상 도체는, 다른 쪽의 도체판을 관통할 필요가 있으나, 상기 핀형상 도체가 관통하는 도체판에 대해 절연되는 구성이 된다. 이러한 구성은, 가령, 핀형상 도체가 관통하는 도체판에서 절연 간극이 되는 관통 구멍을 형성해 둠으로써 용이하게 실현할 수 있다. 또한, 전원공급용 도체판 및 접지용 도체판에 설치되는 핀형상 도체는, 배선기판의 배선층 도체와도 접촉하지 않도록 배치된다.
발명의 상세한 설명에서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술내용을 명백히 하는 것으로서, 이러한 구체예에 의해 한정하여 좁은 의미로 해석해서는 안되며, 본 발명의 취지와 다음에 기재하는 특허청구범위의 내에서 다양하게 변경해서 실시할 수 있는 것이다.

Claims (6)

  1. 반도체 디바이스에 대해 동작 신호를 입출력하는 배선기판과,
    상기 반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판이, 절연체를 사이에 두고 적층된 구조를 가지며,
    상기 배선기판에서의 동작 신호 입출력용의 전극 패드와, 전원공급용 도체판 및 접지용 도체판에서의 접속 전극이, 동일한 실장면 내에 반도체 디바이스의 전극 레이아웃과 일치하도록 배치되어 이루어지며,
    상기 전원공급용 도체판 및 접지용 도체판을 통해, 상기 반도체 디바이스에 동작 전원을 공급하도록 구성되어 있는, 반도체 디바이스의 실장부재.
  2. 제 1항에 있어서,
    상기 배선기판, 전원공급용 도체판 및 접지용 도체판은, 상기 배선기판이 실장면측에 가장 가까이 배치되어 있고,
    전원공급용 도체판 및 접지용 도체판에는, 상기 배선기판을 관통하는 핀형상 도체가 압입되어, 상기 핀형상 도체의 단면이 배선기판의 표면에 위치함으로써 접속 전극이 형성되어 있는 것을 특징으로 하는 반도체 디바이스의 실장부재.
  3. 반도체 디바이스에 대해 동작 신호를 입출력하는 배선기판과,
    상기 반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판이, 절연체를 사이에 두고 적층된 구조를 가지며,
    상기 배선기판에서의 동작 신호 입출력용의 전극 패드와, 전원공급용 도체판 및 접지용 도체판에서의 접속 전극이, 동일한 실장면 내에 반도체 디바이스의 전극 레이아웃과 일치하도록 배치되어 이루어지며,
    상기 실장면에 상기 반도체 디바이스가 접속되어 있으며,
    상기 전원공급용 도체판 및 접지용 도체판을 통해, 상기 반도체 디바이스에 동작 전원을 공급하도록 구성되어 있는, 반도체 디바이스의 패키지.
  4. 제 3항에 있어서,
    상기 배선기판, 전원공급용 도체판 및 접지용 도체판은, 상기 배선기판이 실장면측에 가장 가까이 배치되어 있고,
    전원공급용 도체판 및 접지용 도체판에는, 상기 배선기판을 관통하는 핀형상 도체가 압입되어, 상기 핀형상 도체의 단면이 배선기판의 표면에 위치함으로써 접속 전극이 형성되어 있는 것을 특징으로 하는 반도체 디바이스의 패키지.
  5. 반도체 디바이스에 대해 동작 신호를 입출력하는 배선기판과, 상기 반도체 디바이스에 동작 전원을 공급하기 위한 전원공급용 도체판 및 접지용 도체판이, 절연체를 사이에 두고 적층된 구조를 가지며,
    상기 배선기판에서의 동작 신호 입출력용의 전극 패드와, 전원공급용 도체판 및 접지용 도체판에서의 접속 전극이, 동일한 실장면 내에 반도체 디바이스의 전극 레이아웃과 일치하도록 배치되어 이루어진 실장부재와,
    상기 전원공급용 도체판 및 접지용 도체판을 통해, 상기 실장부재에 실장되는 반도체 디바이스에 동작 전원을 공급하는 전원공급수단을 구비하고 있는 반도체 디바이스의 구동장치.
  6. 제 5항에 있어서,
    상기 배선기판, 전원공급용 도체판 및 접지용 도체판은, 상기 배선기판이 실장면측에 가장 가까이 배치되어 있고,
    전원공급용 도체판 및 접지용 도체판에는, 상기 배선기판을 관통하는 핀형상 도체가 압입되어, 상기 핀형상 도체의 단면이 배선기판의 표면에 위치함으로써 접속 전극이 형성되어 있는 것을 특징으로 하는 반도체 디바이스의 구동장치.
KR1020040087188A 2003-10-31 2004-10-29 반도체 디바이스의 실장부재, 반도체 디바이스의 패키지 및 반도체 디바이스의 구동장치 KR101046871B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003373136A JP4493981B2 (ja) 2003-10-31 2003-10-31 半導体デバイスの実装部材、半導体デバイスの実装構造、および半導体デバイスの駆動装置
JPJP-P-2003-00373136 2003-10-31

Publications (2)

Publication Number Publication Date
KR20050041955A KR20050041955A (ko) 2005-05-04
KR101046871B1 true KR101046871B1 (ko) 2011-07-05

Family

ID=34544076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040087188A KR101046871B1 (ko) 2003-10-31 2004-10-29 반도체 디바이스의 실장부재, 반도체 디바이스의 패키지 및 반도체 디바이스의 구동장치

Country Status (4)

Country Link
US (1) US7312522B2 (ko)
JP (1) JP4493981B2 (ko)
KR (1) KR101046871B1 (ko)
TW (1) TWI264078B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009031394A1 (ja) * 2007-09-03 2009-03-12 Advantest Corporation 電気接続構造、端子装置、ソケット、電子部品試験装置及びソケットの製造方法
JP4611367B2 (ja) * 2007-12-13 2011-01-12 アヅサテック株式会社 半導体集積回路用ソケット
KR101706982B1 (ko) * 2012-08-16 2017-02-16 (주)테크윙 테스트핸들러용 인서트
US11723154B1 (en) * 2020-02-17 2023-08-08 Nicholas J. Chiolino Multiwire plate-enclosed ball-isolated single-substrate silicon-carbide-die package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164467A (ja) * 2000-09-14 2002-06-07 Sony Corp 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法
JP2002185103A (ja) * 2000-12-18 2002-06-28 Kyocera Corp 実装用基板の実装面における電極パッドの平坦性評価方法
KR100414383B1 (ko) * 1999-10-05 2004-01-13 엔이씨 일렉트로닉스 코포레이션 배선기판, 배선기판을 가지는 반도체장치, 및 그제조방법과 실장방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04118984A (ja) 1990-09-10 1992-04-20 Fujitsu Ltd 電子部品の実装構造
US5633598A (en) * 1993-06-23 1997-05-27 Everett Charles Technologies, Inc. Translator fixture with module for expanding test points
JPH0968557A (ja) 1995-08-31 1997-03-11 Mitsubishi Electric Corp バーンインボード
US6046597A (en) * 1995-10-04 2000-04-04 Oz Technologies, Inc. Test socket for an IC device
TW360790B (en) * 1996-10-28 1999-06-11 Atg Test Systems Gmbh Printed circuit board test apparatus and method
US5955888A (en) * 1997-09-10 1999-09-21 Xilinx, Inc. Apparatus and method for testing ball grid array packaged integrated circuits
CA2217591C (en) * 1997-10-07 2003-07-29 700674 Ontario Limited, Doing Business As Carroll Associates Wireless test fixture
US6188230B1 (en) * 1997-12-16 2001-02-13 Intel Corporation Pickup chuck for double sided contact
US6359452B1 (en) * 1998-07-22 2002-03-19 Nortel Networks Limited Method and apparatus for testing an electronic assembly
KR100314135B1 (ko) * 1999-03-08 2001-11-16 윤종용 Bga 패키지의 전기적 검사를 위한 소켓 및 이를 이용한검사방법
JP2001094008A (ja) * 1999-09-27 2001-04-06 Matsushita Electric Works Ltd 半導体パッケージ
JP2001116791A (ja) * 1999-10-20 2001-04-27 Fujitsu Ltd 電子部品試験装置及び電気接続体
US6794581B2 (en) * 2000-10-30 2004-09-21 Sun Microsystems, Inc. Method and apparatus for distributing power to integrated circuits
US6541991B1 (en) * 2001-05-04 2003-04-01 Xilinx Inc. Interface apparatus and method for testing different sized ball grid array integrated circuits
US6974335B1 (en) * 2005-01-25 2005-12-13 International Business Machines Corporation Interchangeable multi-form factor module socket

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414383B1 (ko) * 1999-10-05 2004-01-13 엔이씨 일렉트로닉스 코포레이션 배선기판, 배선기판을 가지는 반도체장치, 및 그제조방법과 실장방법
JP2002164467A (ja) * 2000-09-14 2002-06-07 Sony Corp 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法
JP2002185103A (ja) * 2000-12-18 2002-06-28 Kyocera Corp 実装用基板の実装面における電極パッドの平坦性評価方法

Also Published As

Publication number Publication date
US7312522B2 (en) 2007-12-25
US20050092988A1 (en) 2005-05-05
TW200531197A (en) 2005-09-16
KR20050041955A (ko) 2005-05-04
JP2005134337A (ja) 2005-05-26
JP4493981B2 (ja) 2010-06-30
TWI264078B (en) 2006-10-11

Similar Documents

Publication Publication Date Title
US9110098B2 (en) Probe card and testing apparatus
US7898276B2 (en) Probe card with stacked substrate
US20070253142A1 (en) Array capacitors with voids to enable a full-grid socket
US6948943B2 (en) Shunting arrangements to reduce high currents in grid array connectors
JP2002062315A (ja) コンタクトストラクチャ
US20020114129A1 (en) Ultra-low impedance power interconnection system for electronic packages
US7778041B2 (en) Interconnection system between CPU and voltage regulator
KR20070083527A (ko) 프루브 카드용 접속 어셈블리
US7948253B2 (en) Probe assembly
US7057272B2 (en) Power supply connection structure to a semiconductor device
JP2001255340A (ja) コンタクトプローブ及び該コンタクトプローブを設けたicパッケージ検査用ソケット
KR101046871B1 (ko) 반도체 디바이스의 실장부재, 반도체 디바이스의 패키지 및 반도체 디바이스의 구동장치
US20090119911A1 (en) Forming a three-dimensional stackable die configuration for an electronic circuit board
US6420886B1 (en) Membrane probe card
US20030030462A1 (en) Tester for semiconductor device
US7705619B2 (en) Small pitch ball grid array of a package assembly for use with conventional burn-in sockets
KR101158119B1 (ko) 번-인 기판 및 번-인 장치
US7196409B2 (en) Semiconductor device, semiconductor body and method of manufacturing thereof
JP2003272789A (ja) 表面実装型パッケージ用ソケット
US20230104301A1 (en) Stiffener ring combined with asic power delivery
JP4382774B2 (ja) 半導体パッケージ、ボード、電子機器、及び半導体パッケージとプリント板の接続方法
JP3701242B2 (ja) 接続システム
KR100389227B1 (ko) 평면 실장형 반도체 장치용 검사장치 및 그 검사방법
JPH10233462A (ja) 半導体装置および基板ならびに半導体装置の実装構造
JP2009140993A (ja) プリント基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180529

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 9