JP2006019596A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】
半導体の製造プロセスを大幅に変更することなく、また半導体素子への熱的影響を回避でき、しかもバイパスコンデンサをパッケージ内に組込むようにした半導体装置を提供する。
【解決手段】
リードフレーム２０を打抜く前に、その半導体素子の搭載面と対応する位置に、下電極２１と誘電体膜２２と上電極２３とを形成して、キャパシタ３２とし、このキャパシタ３２上にペースト材２４を介して半導体素子２５を固定し、ワイヤ２７、２８によって半導体素子２５の電極２６とリードフレーム端子３４あるいはキャパシタ３２の導体パターン３７との接続を行なう。
【選択図】 図２

Description

本発明は半導体装置およびその製造方法に係り、とくに半導体装置において受動素子、とくにバイパスコンデンサを内蔵する半導体装置とその製造方法に関する。

リードフレーム上に半導体素子を搭載して成る通常の半導体装置は、例えば図７に示すように構成されている。すなわちリードフレーム１上にＡｇペースト２等を塗布し、その上に半導体素子３を搭載し、上記Ａｇペースト２を固化してワイヤボンディング装置によって半導体素子３のＩ／Ｏ端子とリードフレーム１の端子部とをワイヤ４で接続し、熱硬化性樹脂５でモールディングすることによって製造される。

一方アナログ回路およびデジタル回路を問わず、半導体装置に供給される電源は、その安定化と低インピーダンス化を図るために、バイパスコンデンサを半導体装置の近傍に配置するのが一般的である。このバイパスコンデンサは、通常積層型セラミックコンデンサを用いることが多く、その容量は数百ｐＦ〜１μＦ程度の容量で、温度特性はＦ特性またはＢ特性である。一般にはＢ特性を採用している例が多い。

温度特性については、Ｆ特性の場合に、積層型セラミックコンデンサにおいては温度が−２５〜８５℃の範囲内で、静電容量が＋３０〜−８５％まで変化する。これに対してＢ特性は、積層セラミックコンデンサにおいて、温度が−２５〜８５℃範囲で、静電容量の変化率が±１０％の範囲内になっている。

積層型セラミックコンデンサは、角型チップ部品として供給され、その寸法から３２１６（３．２×１．６ｍｍ）、２１２５（２．１×２．５ｍｍ）、１６０８（１．６×０．８ｍｍ）、１００５（１．０×０．５ｍｍ）、０６０３（０．６×０．３ｍｍ）等のタイプがある。

このようなチップ型のコンデンサは、通常マザーボードを構成するプリント回路基板上にパターンを形成して半田接続によって実装される。そしてこのようなチップ部品と半導体装置との間は、極力短い距離となるように配置されるのが鉄則であるが、部品の大きさや、必要とする他の電子部品との関係で、配置が難しい場合も生じている。

また半導体装置と同一面に配置する場合には、その半導体装置の外形より外に配置せざるを得ない。また裏面側に配するとしても、半導体装置の端子部のパターンから引出してプリント回路基板に設けたスルーホールを介して、裏面側に配置された部品と接続することになる。従ってバイパスコンデンサの配置は、少なからずいろいろな制約を受けて配置されることになる。

最近のアナログ高周波回路および高速デジタル回路において、高周波の動きが顕著であり、このために益々バイパスコンデンサの配置の問題が重要視されている。すなわちバイパスコンデンサは、従来半導体装置に外付けするのが一般的な手法であるが、この部品は、プリント回路基板上に実装したときにこのプリント回路基板の配線と半導体装置のリードが不要な電磁波の放射源となっていることがある。最近このような問題に際して、極力半導体装置の端子近傍に配置するための小型の部品の開発や、半導体パッケージ内への部品の内蔵を提案している例も見られる。

従来の半導体装置に必要とされるバイパスコンデンサは、上述の如く、半導体装置の外付けで対応しているタイプと、半導体装置内にそれを取込んでいるタイプに区別される。

半導体装置内に内蔵されるタイプは、キャパシタをチップ部品、シート状のままの形状で内蔵するものと、薄膜技術を用いて半導体素子のアクティブ面、またはその反対側の面に形成するものとに分類される。

これに対して半導体装置に外付けしてその機能を負担する方式は、部品としては、積層型セラミックコンデンサを主に、半導体装置のリードとプリント回路基板に形成されたパターンの間に配置されるものである。そして半導体装置の周辺に配置される部品は、バイパスコンデンサだけではなく、このために他の部品との兼合いで、極力半導体装置の端子部に近くなるように配置される。

しかしながら他の部品または配線パターンとの関係で、必ずしも理想的な配置となっていないのが現状である。またこの配置の方法によれば、半導体装置のリードと配線パターンの長さが影響し、これによってアンテナとなって不要輻射の要因になってしまっている。

上述の外付けしていた部品を半導体装置のパッケージ内に取込み内蔵する方式については、取扱う部品の厚みは、先の積層型セラミックコンデンサのタイプ１００５で、厚みｔ＝０．５ｍｍ程度であり、このような部品を搭載するための基板や、接続するための半田等の厚みを考慮しなければならない。上記の積層型セラミックコンデンサよりもう少し薄いタイプをこれに当てるとしても、１００〜５００μｍ程度にはなってしまうと考えられる。また容量的にも十分な値が得られない可能性があり、容量をより多く得ようとすると、厚みが増大する方向になる。これは多段に積層することになるからである。

半導体素子の表面に薄膜技術によってキャパシタを形成して半導体パッケージ内に内蔵する方式については、特開平８−３７２８１号公報によってその一例が提案されている。この方式は図８に示すように、シリコン基板８の上面側にはＭＯＳＦＥＴ等の半導体素子が形成され、そのシリコン基板８の下面にバイパス・コンデンサ９が形成される。

バイパス・コンデンサ９は、シリサイド膜からなる第１の電極１１と、高誘電体薄膜からなるキャパシタ絶縁膜１２と、導電性膜からなる第２の電極１３とで構成されている。第１の電極１１は、シリコン基板８および拡散層１４を介して電極端子１５に接続されている。第２の電極１３は、導体板１６を介して接地電極１７に接続されている。このようなバイパスコンデンサ９によって、半導体装置内に発生した雑音を接地端子１７側へ流出させるようにし、これによって半導体装置に内蔵されるバイパスコンデンサ９の容量の拡大と製造工程の簡略化とが図られるようにしている。

このような構造によるバイパスコンデンサ９の形成は、アクティブ面に形成する方式比較して、格段にプロセス上の課題を克服できる。しかしながらシリコン基板８の裏面側に形成したとしても、ある確率で形成したキャパシタの不良、すなわち容量不足やショート、その他の不具合が発生することは避けられない。ひいては半導体素子は良品であっても、裏側に形成されたキャパシタが不良のために、この半導体装置は廃棄せざるを得なくなり、これによって歩留りが低下する。

次にシリコン基板８の裏側にキャパシタを形成するには、まず下電極１３を形成してその上に誘電体層３２を形成し、上電極１１を形成する工程を経る。下電極１３、誘電体１２、上電極１１は、その形成される材料にもよるが、半導体装置でよく用いられるスパッタ装置で総て形成するとして、その成膜温度は２００〜４００℃程度を必要とする。

また誘電体層１２をゾルゲル法による誘電体溶液材料を用いてスピンコート法を採用して形成する場合に、誘電体を結晶化させるための適正温度は、数百℃以上となる。これは少なからず半導体装置に対して、熱的影響を与えることになる。

また上述のような方式の製造方法を採用したときに、半導体ウエハーの表面と裏面の何れかから製造プロセスに投入するかという問題がある。仮にアクティブ面から製造するとして、裏面側のキャパシタ形成時のプロセスで、先に形成された半導体素子面への機械的ダメージ等を受けないように配慮が必要である。

これとは逆のプロセスを採用した場合においても、先に形成された裏面側のキャパシタの膜厚のバラツキでアクティブ面の成膜を行なう際に、その平坦度やウエハーの厚みのバラツキがこれによって生じ、パターンニングの精度に影響することも懸念される。昨今の半導体製造プロセスは、高集積化が進み、配線ルールも従来と比較にならないほど進化してきており、ウエハーの平坦度や平滑性、厚みのバラツキ、あるいは成膜の精度も厳しいものがある。またアクティブ面の形成プロセス上での熱的影響や機械的影響が、裏面側のキャパシタに出る可能性がある。
特開平８−３７２８１号公報 特開２０００−３４０７４４号公報 特開２０００−１８３５３６号公報

本願発明の課題は、受動素子を内蔵した半導体装置において、高周波アナログ回路および高速デジタル回路とした場合に、電源系の安定化や低インピーダンス化のために、バイパスコンデンサが必須不可欠になるが、このバイパスコンデンサと半導体素子のＩ／Ｏ端子間の距離がこの特性に大きく影響しているのに鑑みて、半導体パッケージ内に受動素子、とくにキャパシタを形成して上述の問題を解決することである。

本願発明の別の課題は、外付け部品による特性上の課題を解決して内蔵するキャパシタの厚みによる半導体装置への形状的な課題と、薄膜技術による半導体素子のアクティブ面または裏面側へのキャパシタ形成による影響とをなくし、プロセス的に簡便でしかも歩留りについても考慮した構造およびプロセスを提供することである。

本願発明のさらに別の課題は、半導体装置のパッケージ内にキャパシタを形成しても、半導体装置の歩留りが低下しないようにした半導体装置とその製造方法を提供することである。

本願発明のさらに別の課題は、キャパシタを形成する工程での技術的影響、とくに誘電体膜の形成のための結晶化の過程での加熱による悪影響を半導体素子が受けないようにした半導体装置とその製造方法を提供することである。

本願発明の上記の課題および別の課題は、以下に述べる本願発明の技術的思想およびその実施の形態によって明らかにされよう。

本願の主要な発明は、リードフレームに半導体素子を搭載し、該半導体素子と前記リードフレームの端子とをワイヤボンディングによって回路接続し、絶縁材料によってモールドした半導体装置において、
前記リードフレームの前記半導体素子搭載面上に誘電体膜を形成し、その上に上電極を形成し、前記誘電体膜によって形成されるキャパシタの上に前記半導体素子を配し、前記リードフレームをグランドとして前記半導体素子のＩ／Ｏ端子を前記上電極と接続したことを特徴とする半導体装置に関するものである。

ここで前記リードフレーム上に下電極を形成し、該下電極上に前記誘電体膜が形成されてよい。また前記下電極が密着性を向上する金属膜を介して前記リードフレーム上に形成されてよい。また前記誘電体膜によって形成されるキャパシタは、容量を確保するエリアと前記半導体素子のＩ／Ｏ端子と接続するエリアとを備えてよい。また前記リードフレーム上の前記誘電体膜がない領域に前記誘電体膜とほぼ同じ高さに絶縁層が形成され、該絶縁層の表面に前記上電極と前記半導体素子のＩ／Ｏ端子とを接続する導体パターンが形成され、しかも前記導体パターンの延長部分が前記リードフレームのリードとワイヤボンディングによって接続されてよい。また前記リードフレーム上の誘電体膜によって形成されるキャパシタは、その上に配置される半導体素子とともに絶縁材料によってモールドされて一体化されてよい。また前記リードフレーム上に形成された誘電体膜によって形成されるキャパシタは、前記半導体素子の電源端子に回路接続されてバイパスコンデンサを構成してよい。

製造方法に関する主要な発明は、リードフレームに半導体素子を搭載し、該半導体素子と前記リードフレームの端子とをワイヤボンディングによって回路接続し、絶縁材料によってモールドする半導体装置の製造方法において、
前記リードフレームの前記半導体素子搭載面上に予め誘電体膜を形成し、その上に上電極を形成し、前記誘電体膜によって形成されるキャパシタの上に前記半導体素子を搭載し、前記リードフレームをグランドとして前記半導体素子のＩ／Ｏ端子を前記上電極と接続したことを特徴とする半導体装置の製造方法に関するものである。

ここで前記リードフレーム上に形成された誘電体膜の内の一部を除去し、その領域に前記誘電体膜とほぼ同じ高さに絶縁層を形成し、該絶縁層の上に導体パターンを形成し、該導体パターンによって前記上電極と前記半導体素子のＩ／Ｏ端子とを接続してよい。また前記リードフレーム上の誘電体膜によって形成されるキャパシタの上に半導体素子を搭載し、絶縁材料によってモールドして一体化してよい。

本願発明の好ましい態様は、半導体素子製造プロセスとキャパシタ形成プロセスを分離し、それぞれの工程において完成したものを最終段階で組立てて半導体装置を完成するものである。これによって、半導体装置のアクティブ面に形成する際の課題、または裏面側に形成する際の課題を解決できる。

半導体素子の製造プロセスは、従来の方式に変化を加えることなく、従来と同様の方法で製造を行なう。これに対してキャパシタは、組立て工程で用いられるリードフレームの製造工程で形成され、半導体素子が搭載される面上に設けられる。そしてその上に半導体素子を機械的に固定するための接着層を介して半導体素子を搭載し、ワイヤボンディングによって半導体素子上のＩ／Ｏ端子とリードフレーム、および半導体素子のＩ／Ｏ端子とキャパシタの端子部とを接続し、モールド成形によって一体化し、検査工程を経て完成する。

ここでキャパシタは、必要とされる容量を確保するために、薄膜プロセスで成形することによって、その厚み方向での半導体素子への形状的な影響をなくし、積層型セラミックコンデンサ等の外付け方式や、あるいはまたパッケージ内への内蔵での形状的課題を解決する。

キャパシタがその上に形成されるリードフレームは、４２ＦＮ、５０ＦＮ、コパール等の導電性を有する金属材料であり、耐熱性も十分に備えており、薄膜形成のための平坦性や平滑性も確保されているものである。キャパシタの形成は、このような材料のリードフレームに直接、あるいは密着性金属膜を介して下電極を形成し、その上に誘電体膜を形成してさらに上電極を形成することにより行なう。

各工程での熱的影響は、ベース材が先の金属で十分に耐熱性を有していることから、キャパシタ形成時にどの方式を採用しても形成可能である。そして完成したキャパシタは、その電極部が露出していることから、リードフレームの状態で検査が可能であって、不良のキャパシタが形成されたリードフレームの個所には、半導体素子を搭載しなければ、半導体素子が無駄にならない。

上述のような態様によれば、従来のような半導体装置内に内蔵する構造をも含めて、積層型セラミックコンデンサ等を半導体パッケージ内に実装することによる半導体装置の厚みが増すことがなくなる。また特開平８−３７２８１号公報による構造をはじめとする半導体素子のアクティブ面またはその裏面側にキャパシタを形成する方法に比較して、プロセス的に簡便になる。また半導体装置の組立て工程も先のチップ型コンデンサ等をパッケージ内に内蔵する際に、その回路接続方法として用いることが多いワイヤボンディングによる接続が可能になる。従って従来の製造方法を変えることなく安価に製造できる。また組立ての前であって検査の際に、キャパシタの容量をはじめその品質や特性を確認できることから、キャパシタの不良による半導体装置の歩留りの低下を招くことがない。

またキャパシタがリードフレーム上に形成されるが、リードフレームに使用される材料は上述の如く、４２ＦＮ、５０ＦＮ、コパール等を主とする金属材料であって、半導体用のリードフレームに多用されている材料であるから、キャパシタ形成時の下電極や上電極、あるいは誘電体膜の形成における熱処理の影響に十分耐え得る耐熱性を有し、成膜上求められる平坦性や平滑性も十分に有している。

従って半導体素子の製造プロセスに影響を与えることなく、またリードフレーム上へのキャパシタの形成は、このプロセスと並行して行なうことが可能である。先の半導体のアクティブ面または裏面側にキャパシタを形成するプロセスを採用する際には、本来の半導体素子への熱的影響や、強誘電体による影響等を考慮する必要があるが、本発明においてはそのような影響を全く受けることがない。

本願の主要な発明は、リードフレームに半導体素子を搭載し、該半導体素子とリードフレームの端子とをワイヤボンディングによって回路接続し、絶縁材料によってモールドした半導体装置において、リードフレームの半導体素子搭載面上に誘電体膜を形成し、その上に上電極を形成し、誘電体膜によって形成されるキャパシタの上に半導体素子を配し、リードフレームをグランドとして半導体素子のＩ／Ｏ端子を上電極と接続したものである。

従ってこのような半導体装置によれば、半導体素子とリードフレームとの間に配される誘電体膜から成るキャパシタによってバイパスコンデンサとすることができ、このために半導体素子のＩ／Ｏ端子とコンデンサとの距離を極めて近接させることが可能になり、これによって電源の安定化と低インピーダンス化とが達成される。

製造方法に関する主要な発明は、リードフレームに半導体素子を搭載し、該半導体素子とリードフレームの端子とをワイヤボンディングによって回路接続し、絶縁材料によってモールドする半導体装置の製造方法において、リードフレームの半導体素子搭載面上に予め誘電体膜を形成し、その上に上電極を形成し、誘電体膜によって形成されるキャパシタの上に半導体素子を搭載し、リードフレームをグランドとして半導体素子のＩ／Ｏ端子を上電極と接続したものである。

従ってこのような半導体装置の製造方法によれば、リードフレーム上に予め誘電体膜を形成し、さらにその上に上電極を形成することによってキャパシタをリードフレーム上に設けることが可能になる。そしてその上に半導体素子を搭載し、絶縁材料でモールドすることによって半導体装置が製造される。従ってキャパシタの製造工程における影響、とくに熱的な影響を半導体素子が受けることがなく、これによって半導体素子が無駄に廃棄されることがなくなり、半導体素子に極めて近接してキャパシタを設けた半導体装置が提供される。

以下本願発明を図示の実施の形態によって説明する。図１はＩＣの組立て工程のフローを示したものであって、ここではまずリードフレームを用意し、このリードフレームの搭載面上に半導体素子をマウントし、半導体素子の電極とリードフレームの端子とをワイヤボンディングによって接続し、この後に絶縁樹脂でモールドして一体化し、そしてその後にリードフレームのリード端子をカッティングして折曲げフォーミングする。そしてこの後にテストおよびマークの印刷を行なうことにより半導体装置が完成する。

図２に示すリードフレーム２０上へのキャパシタの形成プロセスは、図１における第１の工程、すなわちリードフレーム上に半導体素子２５を搭載する前に形成するようにしている。

リードフレーム２０は４２ＦＮ、５０ＦＮ、コパール等の板状の金属材料を図１に示すような形状にするために、金型による打抜き加工を行なうか、あるいは必要な部位をマスクしてエッチング加工によって所定の形状を得るようにしている。なおこの作業は連続作業になっており、材料の供給から加工までリール状の形態で行なわれる。

キャパシタの形成は、リードフレーム２０の形状に加工する前に、このリードフレーム２０を構成する板材の基準位置となる目印を平板に穴あけまたはエッチングにより、マーキングされた材料から出発することも可能である。以下に示す実施の形態におけるリードフレーム２０の形態は、この状態で行なうものである。

キャパシタを形成した後に、図１および図２に示すように、半導体素子２５を搭載する。すなわちリール材の両端には所定の寸法でガイド孔が形成され、これを基準に搬送または位置決めし、半導体素子２５を搭載する。なおその前の工程で、半導体素子２５の搭載エリアに、Ａｇペーストが塗布される。そして半導体素子の搭載後に加温して固定する。そしてその後にワイヤボンディングによって半導体素子の接続を行なう。

図２は本実施の形態に係る半導体装置の完成状態の概要を示しており、半導体素子２５を固定しているペースト材２４とリードフレーム２０との間には、バイパスコンデンサとなる誘電体膜２２を形成してワイヤ２７、２８により半導体素子２５の電極２６とリードフレーム２０およびキャパシタ３２の電極とを接続し、絶縁樹脂３０によるモールドを行なう。工程は次の通りである。

工程１ リードフレーム材２０に位置合わせのためのマーキングの処理を行なう。

工程２ 密着用金属膜４３を成膜する（図６参照）。なお次の工程の下電極２１がリードフレーム材２０に拡散または密着性が確保できれば、この工程は省略してもよい。

工程３ 必要であれば密着性金属膜４３をパターンニングする。

工程４ 下電極２１を形成する
工程５ 誘電体膜２２を形成する。

工程６ 上電極膜２３を形成する。

工程７ 上電極膜７のパターンニングを行なう。

工程８ ワイヤボンディングのための電極膜の形成（Ａｕ／Ｎｉ等）
工程９ キャパシタ３２の検査および特性確認
工程１０ 工程９の検査で良品であれば、通常のリードフレームの加工工程に投入する。

工程１１ この後の工程は、図１の半導体素子のマウントの工程に継続する。

以上のような概略の工程を経て完成するが、ここで絶縁樹脂３０はモールド樹脂であって、通常エポキシ系の熱硬化性樹脂を主成分とし、熱膨張係数や機械的強度を調整するためのフィラーや添加剤を加えて構成された物質である。

接続用のワイヤ２７、２８は、通常Ａｕ材を使用するが、Ａｌ、Ｃｕ等を使用する場合もある。ワイヤ２７、２８はワイヤボンダ装置によって、所定の位置に超音波と熱を併せて接続される。

半導体素子２５は、図２においてはフェースアップの形でパッケージ内に実装される状態を示している。半導体素子２５には、ワイヤ２７、２８を接続するための端子Ｉ／Ｏを構成する電極２６が形成されている。なお電極２６はパッドとも呼ばれる。

半導体素子２５を固定するペースト材２４は、通常Ａｇペーストを用いることが多い。すなわち導電性のＡｇの粉体と熱硬化性の樹脂または熱可塑性の樹脂を混合したものである。なお本実施の形態においては、熱硬化性のエポキシ樹脂を主に使用する。またペースト材２４は、導電性のタイプと絶縁性のタイプとが存在するが、ここでは絶縁性のペースト材を用いている。

リードフレーム２０上には下電極２１が直接、あるいは図６に示すように密着性金属膜４３を介して形成される。なお密着用材料としてはＣｒ、Ｔｉ、Ｎｉ等であって、下電極２１を構成する材料とリードフレーム２０との密着性を高めるための材料である。

下電極２１と密着性金属膜４３との間に拡散バリア金属膜を形成する場合がある。この材料としては、Ｐｔ、Ｗ、Ｎｉ、Ｒｕ、Ｐｄ等か存在する。また下電極２１の材料として、Ｐｔ、Ｗ、Ｎｉ、Ｒｕ、ＲｕＯ_２ 、Ｐｄ等があるが、先の拡散バリア金属膜を兼用することも可能である。

上電極２３は、先の下電極２１と同様のものを用い、その上にワイヤボンディングが可能な材料の成膜を行なう。例えばＡｕ／Ｎｉであるが、密着性を上げるために、先のＣｒ、Ｔｉ等をこの間に形成してもよい。

キャパシタを構成する誘電体膜２２の材料としては、タンタルオキサイド（ε；約２０〜２７）、ＢａＴｉＯ_３ （ε；約２０００）、ＳｒＴｉＯ_３ （ε；１５０〜２００）、ＢａＳｒＴｉＯ_３ （ε；２００〜４５０）、ＰｂＬａＺｒＴｉＯ_３ （ε；７５０〜４０００）等の材料の中から適宜選択される。

図２の構成において、下電極２１の材料をＲｕまたはＲｕＯ_２ とし、上電極２３を同じくＲｕ、ＲｕＯ_２ とした。また密着性金属膜４３の要否またはその材料については、個々のベース材と信頼性を含めた要求の度合とによるので、ここではＴｉを採用している。また誘電体膜２２としては、ＢａＳｉＴｉＯ_３ （ε；２００〜４５０）を用いた。また上記上電極２３のワイヤボンディングに対応するための層構成としては、Ａｕ／Ｎｉ／Ｒｕとした。従ってキャパシタ３２の層構成は、Ａｕ／Ｎｉ／Ｒｕ ＢａＳｒＴｉＯ_３ Ｒｕ／Ｔｉ リードフレーム材となる。

キャパシタ３２の各層の成膜方法としては、半導体素子の製造に用いられている装置、すなわちＣＶＤやスパッタ等と湿式メッキ装置により電極膜２１を形成し、誘電体膜２２を先のＣＶＤやスパッタ装置で行なう方式、またゾルゲル溶液を採用してスピンコートを行なうか、スプレーコート法による方法等その形成方法は、各種の選択の余地がある。本実施の形態においては、キャパシタ３２の形成のコストを抑えるために、以下の形成方法を選択した。

工程１ 下電極２１を湿式メッキ法により、Ｔｉ／Ｒｕで形成した。

工程２ 誘電体膜２２の形成は、スプレーコート法によった。

工程３ 上電極２３は、湿式メッキによった。構成はＡｕ／Ｎｉ／Ｒｕである。また上電極膜２３上におけるパターンニングは、ドライエッチング装置を使用することなく、まず無電解メッキを施した後に電解メッキ法によって成膜を行なった。

図３は本発明の実施の形態に係る半導体素子２５およびその周辺回路部品を含む回路図の例を示している。ここでキャパシタ３２は、回路図中Ｃ１およびＣ２で示されている。またＲ１、Ｒ２は抵抗体であって、外付け部品として、半導体素子２５のリード端子の４番ピンと回路基板に形成されたパターンの中間に配置される。図３の回路ではＩ／Ｏ端子は全部で８本であって、総てのＩ／Ｏ端子がプリント基板にパターンに接続されることを示している。第１および第５のＩ／Ｏ端子につけられたＶｃｃ１およびＶｃｃ２は、電源と接続されることを意味しており、これらの電源と接続されるＩ／Ｏ端子にＣ１、Ｃ２が接続される。

次にフェースアップ方式の半導体素子の組立て構造を図４によって説明する。図４はこの方式のリードフレーム部の平面図（Ａ）と、正面図（Ｂ）とを示している。

リードフレーム２０の保持部に半導体素子２５を搭載する前工程において、まず下電極２１の形成を行なう。なお必要に応じて予め密着性金属膜４３を形成する。この場合にリードフレーム２０は、端子等の加工をしていない状態、あるいはリードフレーム２０として完成している状態のどちらでもよいが、前者の状態であれば、キャパシタ３２の形成後に、リードフレーム２０の加工工程を経ることになる。下電極２１の形成方法としては湿式メッキを基本として行なう。

次に誘電体膜２２の形成は、スプレーコート法により、ゾルゲル溶液を噴霧して乾燥−溶液噴射−乾燥の工程を繰返し、所定の膜厚となるように噴射量および時間を加減する。また誘電体膜２２の結晶化のために、大気中あるいは真空炉におい焼成し、結晶化を行なう。なお図４Ａに示すように、誘電体膜２２は必要な部分のみを残し、不要な部分は除去するためにパターンニングを行なう。

この後に上電極２３を形成する。上電極２３は下電極２１と同様にスプレーコート法、または湿式メッキによって形成する。上電極２３は、必要な部位のみの電極膜を形成する。その方法は湿式メッキ法による場合に、メッキレジストにてマスクし、スプレーコート法の場合も同じように剥離可能なマスク材によって規定乾燥到達後に剥離し、焼成のプロセスを行なう。

次にワイヤボンディングが可能なように、上電極２３の表面に密着性金属膜を形成してＮｉ−Ａｕ膜等を形成する。

次に形成されたキャパシタ３２を含みかつ半導体素子２５が搭載される面に、半導体固定用Ａｇペースト材２４を塗布し、この上に半導体素子２５をボンディングし、ペースト２４を固化する。なおここでは絶縁性のＡｇペーストが用いられる。

この後にワイヤ２７、２８によるワイヤボンディングを行なう。すなわち半導体素子２５とリードフレーム端子３４および半導体素子２５とキャパシタ３２の上電極２３との接続を行なう。図３の回路によれば、キャパシタ３２と結線が必要なＩ／Ｏ端子は、Ｎｏ．１の端子とＮｏ．５の端子である。

これらのＩ／Ｏ端子は、他にリードフレーム２０とも結線されることが必要であるから、Ｎｏ．１およびＮｏ．５の半導体素子２５のＩ／Ｏ端子部は、それぞれ各２本のワイヤ２７、２８を接続し、対応するキャパシタ３２と接続を行なう。またその他の半導体素子のＩ／Ｏ端子は、それぞれリードフレーム２０の対応する端子と接続される。回路図中のＲ１、Ｒ２は、ここでは回路基板に設けられたパターンとして実装されるようにしているので、この部分の接続は、リードフレーム端子と接続されることになる。なおリードフレーム２０上に形成されたキャパシタ３２の内、無結線のキャパシタ３２はそのままの状態に放置されて使用されない。

次にフェースダウン方式の半導体素子２５の実装に適用した例を図５によって説明する。図５はこのような構成に係る半導体装置のリードフレーム部の平面図（Ａ）と正面図（Ｂ）とを示している。

ここでリードフレーム２０上にはまず下電極２１を形成し、その上に誘電体膜２２を形成する。そして誘電体膜２２の所定の部位を除去して開口とし、この部分に絶縁樹脂層４１を形成する。そして誘電体膜２２と絶縁樹脂層４１の上面に上電極２３を形成し、必要であればパターンニングを施して導体パターン３７を形成する。なおこのときに半導体素子２５との接続端子となる部分も合わせてパターン形成を行なう。すなわちここでキャパシタ３２はそれぞれリードフレーム２０のリードフレーム端子３４と接続される導体パターン３７が同時に形成される。またここでは導体パターン３７の表面にワイヤボンディングが可能なようにＮｉ／Ａｕメッキ処理を行なう。

電極となるバンプ３８が形成された半導体素子２５をこの素子に対応して形成されたパッド部に実装する。半導体素子２５に形成されるバンプ３８は、半田や銅等の球状の端子を半導体素子２５のパッド上に形成したものや、Ｎｉ、Ａｕ等の材料をメッキ等によって形成したものを用いる。

半導体素子２５の下面とキャパシタ３２の上電極２３との間の空間を封止するアンダーフィル絶縁樹脂４０は、熱硬化性の樹脂であって、半導体素子２５の電極とキャパシタ３２の接続面である導体パターン３７とを保護する目的で用いられる。また球状のバンプ２８に代えてＡｕワイヤを半導体素子２５の電極２６に接続して切断し、形状成形したバンプ形成方式、すなわちスタッドバンプを用いるようにしてもよい。また接続方法も半田接続の他、ＡＣＦ（異方性導電膜）による方式や、導電性接着材による方法、あるいはまた超音波による接続等に置換えることも可能である。ワイヤ３９は、キャパシタ３２の上電極２３とともにパターンニングして形成された１〜８の端子とリードフレーム２０の端子３４とを接続する。そしてこの後にモールディングの工程を経て半導体素子２５が誘電体膜２２上に一体化して形成される。

図６はこのような半導体装置において、とくにキャパシタ３２の部分を構成する各層の構造を拡大して示したものである。すなわちリードフレーム２０上に必要に応じて密着性金属膜４３が形成され、その上に下電極２１が形成され、その上に誘電体膜２２が形成され、そして１坂上に上電極２３が形成されるようになっている。

以上本願発明を図示の実施の形態によって説明したが、本願発明は上記実施の形態によって限定されることなく、本願に含まれる発明の技術的思想の範囲内で各種の変更が可能である。

本願発明は、バイパスコンデンサを内蔵し、これによって電源系の安定化や低インピーダンス化を可能にした薄型の半導体装置に広く利用可能である。

半導体装置の組立て工程を示すフロー図である。 半導体装置の要部縦断面図である。 半導体装置の接続を示す回路図である。 フェースアップ方式の半導体装置の平面図および正面図である。 フェースダウン方式の半導体装置の平面図および正面図である。 キャパシタの構成を示す拡大断面図である。 従来の半導体装置の要部縦断面図である。 シリコン基板の裏側にキャパシタを形成した半導体装置の要部縦断面図である。

符号の説明

１‥‥リードフレーム、２‥‥Ａｇペースト、３‥‥半導体素子、４‥‥ワイヤ、５‥‥熱硬化性樹脂、８‥‥シリコン基板、９‥‥バイパスコンデンサ、１１‥‥第１の電極、１２‥‥キャパシタ絶縁膜、１３‥‥第２の電極、１４‥‥拡散層、１５‥‥電極端子、１６‥‥導体板、１７‥‥接地電極、２０‥‥リードフレーム、２１‥‥下電極、２２‥‥誘電体膜、２３‥‥上電極、２４‥‥ペースト材、２５‥‥半導体素子、２６‥‥電極、２７、２８‥‥ワイヤ、２９‥‥ペースト材、３０‥‥絶縁樹脂、３２‥‥キャパシタ、３４‥‥リードフレーム端子、３７‥‥導体パターン、３８‥‥バンプ、３９‥‥ワイヤ、４０‥‥アンダーフィル樹脂、４１‥‥絶縁樹脂層、４３‥‥密着性金属膜

Claims (10)

1. リードフレームに半導体素子を搭載し、該半導体素子と前記リードフレームの端子とをワイヤボンディングによって回路接続し、絶縁材料によってモールドした半導体装置において、
   前記リードフレームの前記半導体素子搭載面上に誘電体膜を形成し、その上に上電極を形成し、前記誘電体膜によって形成されるキャパシタの上に前記半導体素子を配し、前記リードフレームをグランドとして前記半導体素子のＩ／Ｏ端子を前記上電極と接続したことを特徴とする半導体装置。
2. 前記リードフレーム上に下電極を形成し、該下電極上に前記誘電体膜が形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記下電極が密着性を向上する金属膜を介して前記リードフレーム上に形成されることを特徴とする請求項２に記載の半導体装置。
4. 前記誘電体膜によって形成されるキャパシタは、容量を確保するエリアと前記半導体素子のＩ／Ｏ端子と接続するエリアとを備えることを特徴とする請求項１に記載の半導体装置。
5. 前記リードフレーム上の前記誘電体膜がない領域に前記誘電体膜とほぼ同じ高さに絶縁層が形成され、該絶縁層の表面に前記上電極と前記半導体素子のＩ／Ｏ端子とを接続する導体パターンが形成され、しかも前記導体パターンの延長部分が前記リードフレームのリードとワイヤボンディングによって接続されることを特徴とする請求項１に記載の半導体装置。
6. 前記リードフレーム上の誘電体膜によって形成されるキャパシタは、その上に配置される半導体素子とともに絶縁材料によってモールドされて一体化されることを特徴とする請求項１に記載の半導体装置。
7. 前記リードフレーム上に形成された誘電体膜によって形成されるキャパシタは、前記半導体素子の電源端子に回路接続されてバイパスコンデンサを構成することを特徴とする請求項１に記載の半導体装置。
8. リードフレームに半導体素子を搭載し、該半導体素子と前記リードフレームの端子とをワイヤボンディングによって回路接続し、絶縁材料によってモールドする半導体装置の製造方法において、
   前記リードフレームの前記半導体素子搭載面上に予め誘電体膜を形成し、その上に上電極を形成し、前記誘電体膜によって形成されるキャパシタの上に前記半導体素子を搭載し、前記リードフレームをグランドとして前記半導体素子のＩ／Ｏ端子を前記上電極と接続したことを特徴とする半導体装置の製造方法。
9. 前記リードフレーム上に形成された誘電体膜の内の一部を除去し、その領域に前記誘電体膜とほぼ同じ高さに絶縁層を形成し、該絶縁層の上に導体パターンを形成し、該導体パターンによって前記上電極と前記半導体素子のＩ／Ｏ端子とを接続することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記リードフレーム上の誘電体膜によって形成されるキャパシタの上に半導体素子を搭載し、絶縁材料によってモールドして一体化することを特徴とする請求項８に記載の半導体装置の製造方法。
    

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