JP3008858B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3008858B2 JP3008858B2 JP8236213A JP23621396A JP3008858B2 JP 3008858 B2 JP3008858 B2 JP 3008858B2 JP 8236213 A JP8236213 A JP 8236213A JP 23621396 A JP23621396 A JP 23621396A JP 3008858 B2 JP3008858 B2 JP 3008858B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- gate electrode
- buffer film
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000003870 refractory metal Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート電極のパターニングならびにエ
ッチングする半導体装置の製造方法に関する。
方法に関し、特にゲート電極のパターニングならびにエ
ッチングする半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造過程において、選択エ
ッチングや局所酸化等によりその表面には段差が生じ
る。この段差がある状態で、従来の光リソグラフィー技
術によりパターニングを行うと、段差部でパターンがく
びれたり、段差の上部と下部とで異なる寸法にパターニ
ングされる。
ッチングや局所酸化等によりその表面には段差が生じ
る。この段差がある状態で、従来の光リソグラフィー技
術によりパターニングを行うと、段差部でパターンがく
びれたり、段差の上部と下部とで異なる寸法にパターニ
ングされる。
【０００３】図３は、ゲート電極となる多結晶シリコン
を異方性エッチングした後の形状を示す図である。図４
は図３のＣ−Ｃ’線断面図であって、段差によるゲート
電極のくびれや段差上部と下部との寸法差について説明
する図である。図４において、１１は半導体基板、１４
は素子分離用絶縁膜、１５はゲート絶縁膜、１６はゲー
ト電極となる多結晶シリコン、１８はレジストである。
図４を参照すると、レジスト１８は段差部で膜厚が変化
し、段差上部と下部でレジスト膜厚が異なる。このた
め、定在波効果により、図３に示すように段差部でゲー
ト電極となる多結晶シリコン１６のパターンがくびれた
り、段差上部と下部とでゲート電極の寸法差がでる。ゲ
ート電極のくびれた部分では短チャネル効果によりパン
チスルーを起こしやすくなり、ゲート寸法の製造ばらつ
きによりトランジスタがオフしなくなる場合が発生す
る。
を異方性エッチングした後の形状を示す図である。図４
は図３のＣ−Ｃ’線断面図であって、段差によるゲート
電極のくびれや段差上部と下部との寸法差について説明
する図である。図４において、１１は半導体基板、１４
は素子分離用絶縁膜、１５はゲート絶縁膜、１６はゲー
ト電極となる多結晶シリコン、１８はレジストである。
図４を参照すると、レジスト１８は段差部で膜厚が変化
し、段差上部と下部でレジスト膜厚が異なる。このた
め、定在波効果により、図３に示すように段差部でゲー
ト電極となる多結晶シリコン１６のパターンがくびれた
り、段差上部と下部とでゲート電極の寸法差がでる。ゲ
ート電極のくびれた部分では短チャネル効果によりパン
チスルーを起こしやすくなり、ゲート寸法の製造ばらつ
きによりトランジスタがオフしなくなる場合が発生す
る。
【０００４】この問題を解決するため、平坦化を行い段
差を取り除いた後、レジストを塗布しパターニングを行
い、ゲート電極のくびれを抑制する必要がある。
差を取り除いた後、レジストを塗布しパターニングを行
い、ゲート電極のくびれを抑制する必要がある。
【０００５】従来、平坦化を行う製造方法としては、例
えばＵＳＰ５３４６５８７号明細書に示されるように、
素子領域と素子分離領域の段差がゲートのパターニング
寸法に影響を及ぼさないように平坦化する方法がある。
えばＵＳＰ５３４６５８７号明細書に示されるように、
素子領域と素子分離領域の段差がゲートのパターニング
寸法に影響を及ぼさないように平坦化する方法がある。
【０００６】図５に従来の平坦化を行う製造方法の一例
を示す。（ａ）はゲート電極である多結晶シリコン１６
を３００ｎｍ堆積した後の断面図である。素子分離領域
Ａには素子分離用絶縁膜１４が半導体基板１１上に形成
されており、素子領域Ｂにはゲート絶縁膜１５が半導体
基板１１上に形成されており、素子領域Ｂと素子分離領
域Ｂの間の段差は約１００ｎｍである。
を示す。（ａ）はゲート電極である多結晶シリコン１６
を３００ｎｍ堆積した後の断面図である。素子分離領域
Ａには素子分離用絶縁膜１４が半導体基板１１上に形成
されており、素子領域Ｂにはゲート絶縁膜１５が半導体
基板１１上に形成されており、素子領域Ｂと素子分離領
域Ｂの間の段差は約１００ｎｍである。
【０００７】（ｂ）は（ａ）において堆積した多結晶シ
リコン１６を化学的機械的研磨（ＣＭＰ）により１５０
ｎｍ研磨して平坦化し、段差を取り除いた後の断面形状
を示す図である。（ｂ）に示すように、ウェハー表面を
平坦化した後、レジストを塗布し光リソグラフィーによ
るパターニングならびに選択エッチングを行う。以上に
より、多結晶シリコン１６の光リソグラフィーによるパ
ターニング時に素子分離領域と素子領域の段差が影響を
及ぼさないようにしている。
リコン１６を化学的機械的研磨（ＣＭＰ）により１５０
ｎｍ研磨して平坦化し、段差を取り除いた後の断面形状
を示す図である。（ｂ）に示すように、ウェハー表面を
平坦化した後、レジストを塗布し光リソグラフィーによ
るパターニングならびに選択エッチングを行う。以上に
より、多結晶シリコン１６の光リソグラフィーによるパ
ターニング時に素子分離領域と素子領域の段差が影響を
及ぼさないようにしている。
【０００８】
【発明が解決しようとする課題】しかしながら、図５に
示す平坦化方法によれば、ゲート電極となる多結晶シリ
コン１６を直接ＣＭＰにより１５０ｎｍ研磨して平坦化
するため、素子領域での多結晶シリコンの膜厚はウェハ
ー面内での均一性に欠け、レンジで約３０ｎｍの面内ば
らつきがでる。
示す平坦化方法によれば、ゲート電極となる多結晶シリ
コン１６を直接ＣＭＰにより１５０ｎｍ研磨して平坦化
するため、素子領域での多結晶シリコンの膜厚はウェハ
ー面内での均一性に欠け、レンジで約３０ｎｍの面内ば
らつきがでる。
【０００９】ｎＭＯＳＦＥＴでは、例えばヒ素をゲート
にドーピングする際、ゲート電極の厚い部分ではゲート
電極全体に拡散せずゲート電極が空乏化したり、逆にｐ
ＭＯＳＦＥＴでは、例えばボロンがゲート電極の薄い部
分でゲート絶縁膜を突抜けてチャネル領域にまでドーピ
ングされる。このゲート電極の空乏化や不純物の突抜け
のため、ウェハー面内でのゲート電極の膜厚ばらつきが
あると、トランジスタの特性がウェハー面内でばらつく
という問題がある。
にドーピングする際、ゲート電極の厚い部分ではゲート
電極全体に拡散せずゲート電極が空乏化したり、逆にｐ
ＭＯＳＦＥＴでは、例えばボロンがゲート電極の薄い部
分でゲート絶縁膜を突抜けてチャネル領域にまでドーピ
ングされる。このゲート電極の空乏化や不純物の突抜け
のため、ウェハー面内でのゲート電極の膜厚ばらつきが
あると、トランジスタの特性がウェハー面内でばらつく
という問題がある。
【００１０】本発明の目的は、光リソグラフィーにより
パターニングする際、表面を平坦化することにより、パ
ターンのくびれを防止する半導体装置の製造方法を提供
することにある。
パターニングする際、表面を平坦化することにより、パ
ターンのくびれを防止する半導体装置の製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、素子分離領
域形成工程と、電極堆積工程と、緩衝膜堆積工程と、平
坦化工程と、パターニング工程とを有する半導体装置の
製造方法であって、素子分離領域形成工程は、窒化シリ
コンをシリコン基板上に堆積し、素子分離領域とする部
分の窒化シリコン及びシリコン基板を異方性エッチング
し、露出したシリコン基板表面に熱酸化膜を成長させる
処理であり、電極堆積工程は、半導体基板上に形成され
た段差上に電極材料を堆積する処理であり、緩衝膜堆積
工程は、前記電極材料上に緩衝膜を堆積する処理であ
り、平坦化工程は、前記緩衝膜を平坦化する処理であ
り、パターニング工程は、前記段差を横切る、前記電極
材料及び緩衝膜をパターニングする処理である。
め、本発明に係る半導体装置の製造方法は、素子分離領
域形成工程と、電極堆積工程と、緩衝膜堆積工程と、平
坦化工程と、パターニング工程とを有する半導体装置の
製造方法であって、素子分離領域形成工程は、窒化シリ
コンをシリコン基板上に堆積し、素子分離領域とする部
分の窒化シリコン及びシリコン基板を異方性エッチング
し、露出したシリコン基板表面に熱酸化膜を成長させる
処理であり、電極堆積工程は、半導体基板上に形成され
た段差上に電極材料を堆積する処理であり、緩衝膜堆積
工程は、前記電極材料上に緩衝膜を堆積する処理であ
り、平坦化工程は、前記緩衝膜を平坦化する処理であ
り、パターニング工程は、前記段差を横切る、前記電極
材料及び緩衝膜をパターニングする処理である。
【００１２】また前記平坦化を化学的機械的研磨（ＣＭ
Ｐ）で行うものである。
Ｐ）で行うものである。
【００１３】また前記電極材料が多結晶シリコンまたは
アモルファスシリコンまたはリンドープシリコンまたは
ボロンドープシリコンである。
アモルファスシリコンまたはリンドープシリコンまたは
ボロンドープシリコンである。
【００１４】また前記緩衝膜が窒化シリコンである。
【００１５】また前記緩衝膜が高融点金属膜あるいはシ
リサイド膜である。
リサイド膜である。
【００１６】また前記緩衝膜がＭｏ，Ｔｉ，Ｗ，Ｃｏま
たはＭｏシリサイド，Ｔｉシリサイド，Ｗシリサイド，
Ｃｏシリサイドである。
たはＭｏシリサイド，Ｔｉシリサイド，Ｗシリサイド，
Ｃｏシリサイドである。
【００１７】
【作用】本発明では、ゲート電極となる多結晶シリコン
のパターニング時に、該多結晶シリコン上に緩衝膜を設
け、該緩衝膜を平坦化した後、光リソグラフィー技術に
よりパタニーングを行ない、緩衝膜と多結晶シリコンの
異方性エッチングを行なう。本発明によれば、緩衝膜は
平坦化されるため、光リソグラフィー技術によるパター
ニングにおいて、パターンのくびれや寸法変化がなくな
る。また、緩衝膜を平坦化するため、ゲート電極の膜厚
は一定である。
のパターニング時に、該多結晶シリコン上に緩衝膜を設
け、該緩衝膜を平坦化した後、光リソグラフィー技術に
よりパタニーングを行ない、緩衝膜と多結晶シリコンの
異方性エッチングを行なう。本発明によれば、緩衝膜は
平坦化されるため、光リソグラフィー技術によるパター
ニングにおいて、パターンのくびれや寸法変化がなくな
る。また、緩衝膜を平坦化するため、ゲート電極の膜厚
は一定である。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１９】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を製造工程順に示す断面
図である。図において本発明に係る半導体装置の製造方
法は基本的構成として、電極堆積工程と、緩衝膜堆積工
程と、平坦化工程と、パターニング工程とを行なうもの
であって、電極堆積工程において、半導体基板上に形成
された段差上に電極材料を堆積し、緩衝膜堆積工程にお
いて、前記電極材料上に緩衝膜を堆積し、平坦化工程に
おいて、前記緩衝膜を平坦化し、パターニング工程にお
いて、前記電極材料及び緩衝膜をパターニングする処理
を行なう。
１に係る半導体装置の製造方法を製造工程順に示す断面
図である。図において本発明に係る半導体装置の製造方
法は基本的構成として、電極堆積工程と、緩衝膜堆積工
程と、平坦化工程と、パターニング工程とを行なうもの
であって、電極堆積工程において、半導体基板上に形成
された段差上に電極材料を堆積し、緩衝膜堆積工程にお
いて、前記電極材料上に緩衝膜を堆積し、平坦化工程に
おいて、前記緩衝膜を平坦化し、パターニング工程にお
いて、前記電極材料及び緩衝膜をパターニングする処理
を行なう。
【００２０】次に本発明に係る半導体装置の製造方法を
具体例を用いて説明する。図１（ａ）は、シリコン製半
導体基板１１上に熱酸化膜１２を２０ｎｍ成長させた
後、窒化シリコン１３を１５０ｎｍ堆積した状態を示し
ている。
具体例を用いて説明する。図１（ａ）は、シリコン製半
導体基板１１上に熱酸化膜１２を２０ｎｍ成長させた
後、窒化シリコン１３を１５０ｎｍ堆積した状態を示し
ている。
【００２１】次に、素子分離領域を形成するため、
（ｂ）に示すようにリソグラフィー技術を用いて素子分
離領域とする部分の窒化シリコン１３ならびに酸化膜１
２を異方性エッチングし、さらにシリコン基板１１を４
０ｎｍ異方性エッチングする。
（ｂ）に示すようにリソグラフィー技術を用いて素子分
離領域とする部分の窒化シリコン１３ならびに酸化膜１
２を異方性エッチングし、さらにシリコン基板１１を４
０ｎｍ異方性エッチングする。
【００２２】次に熱酸化膜を４００ｎｍ成長させた後、
窒化シリコン膜１３と酸化膜１２をウェットエッチング
にて除去する。窒化シリコン膜１３で覆われた箇所は熱
酸化されないため、（ｃ）に示すように、素子分離領域
Ａだけに厚い酸化膜１４が形成されるが、素子分離領域
Ａと素子領域Ｂとの間に１００ｎｍ程度の段差が生じ
る。次にゲート絶縁膜１５を熱酸化などにより形成した
後、ゲート電極となる多結晶シリコン１６をＣＶＤによ
り３００ｎｍ堆積する。
窒化シリコン膜１３と酸化膜１２をウェットエッチング
にて除去する。窒化シリコン膜１３で覆われた箇所は熱
酸化されないため、（ｃ）に示すように、素子分離領域
Ａだけに厚い酸化膜１４が形成されるが、素子分離領域
Ａと素子領域Ｂとの間に１００ｎｍ程度の段差が生じ
る。次にゲート絶縁膜１５を熱酸化などにより形成した
後、ゲート電極となる多結晶シリコン１６をＣＶＤによ
り３００ｎｍ堆積する。
【００２３】（ｄ）に示すように多結晶シリコン１６を
堆積させた後も、段差は多結晶シリコン１６の表面に残
ったままである。
堆積させた後も、段差は多結晶シリコン１６の表面に残
ったままである。
【００２４】（ｅ）に示すように多結晶シリコン１６上
に、窒化シリコン（緩衝膜）１７をＣＶＤにより３００
ｎｍ堆積する。
に、窒化シリコン（緩衝膜）１７をＣＶＤにより３００
ｎｍ堆積する。
【００２５】さらに窒化シリコン１７をＣＭＰにより１
５０ｎｍ研磨し、（ｆ）に示すようにウェハー表面を平
坦化する。この平坦化されたウェハーにレジスト１８を
塗布すると、（ｇ）に示すレジスト１８は、その膜厚に
差がなく平坦に塗布される。
５０ｎｍ研磨し、（ｆ）に示すようにウェハー表面を平
坦化する。この平坦化されたウェハーにレジスト１８を
塗布すると、（ｇ）に示すレジスト１８は、その膜厚に
差がなく平坦に塗布される。
【００２６】次にリソグラフィー技術によりレジスト１
８のパターニングを行い、そのレジスト１８をマスクと
して窒化シリコン１７を異方性エッチングし、その後レ
ジスト１８を剥離する。さらにパターンとして残ってい
る窒化シリコン１７をマスクとして、多結晶シリコン１
６を異方性エッチングし、窒化シリコン１７をウェット
エッチングにより取り除くことにより、図１（ｈ）に示
すように多結晶シリコン１６からなるゲート電極が形成
される。
８のパターニングを行い、そのレジスト１８をマスクと
して窒化シリコン１７を異方性エッチングし、その後レ
ジスト１８を剥離する。さらにパターンとして残ってい
る窒化シリコン１７をマスクとして、多結晶シリコン１
６を異方性エッチングし、窒化シリコン１７をウェット
エッチングにより取り除くことにより、図１（ｈ）に示
すように多結晶シリコン１６からなるゲート電極が形成
される。
【００２７】なお、本実施形態では窒化シリコン１７を
異方性エッチングした後、レジスト１８を剥離している
が、多結晶シリコン１６を選択エッチングした後、レジ
スト１８を剥離してもよい。最後に、窒化シリコン１７
をウェットエッチングにより除去して、既成の方法に従
い半導体装置を完成させる。
異方性エッチングした後、レジスト１８を剥離している
が、多結晶シリコン１６を選択エッチングした後、レジ
スト１８を剥離してもよい。最後に、窒化シリコン１７
をウェットエッチングにより除去して、既成の方法に従
い半導体装置を完成させる。
【００２８】本発明の実施形態１によると、窒化シリコ
ン１７を平坦化した後、光リソグラフィーによりパター
ニングを行っているため、ゲート電極となる多結晶シリ
コン１６のパターン寸法のずれやくびれを防止すること
ができる。
ン１７を平坦化した後、光リソグラフィーによりパター
ニングを行っているため、ゲート電極となる多結晶シリ
コン１６のパターン寸法のずれやくびれを防止すること
ができる。
【００２９】また、窒化シリコン１７がＣＭＰにより平
坦化されるため、ゲート電極である多結晶シリコン１６
の膜厚ばらつきは、ＣＶＤによる堆積時の膜厚ばらつき
と同じとなり、ウェハー面内のゲート電極膜厚均一性が
向上する。
坦化されるため、ゲート電極である多結晶シリコン１６
の膜厚ばらつきは、ＣＶＤによる堆積時の膜厚ばらつき
と同じとなり、ウェハー面内のゲート電極膜厚均一性が
向上する。
【００３０】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を製造工程順に示す断面
図である。
２に係る半導体装置の製造方法を製造工程順に示す断面
図である。
【００３１】（ａ）から（ｃ）までに示す素子分離領域
Ａの形成工程は、実施形態１と同じである。
Ａの形成工程は、実施形態１と同じである。
【００３２】（ｄ）はゲート絶縁膜１５を形成した後、
ゲート電極となるリンドープシリコン２０をＣＶＤによ
り３００ｎｍ堆積した状態を示している。
ゲート電極となるリンドープシリコン２０をＣＶＤによ
り３００ｎｍ堆積した状態を示している。
【００３３】（ｅ）に示すようにリンドープシリコン２
０上に、チタンシリサイド（緩衝膜）２１をスパッタに
より３００ｎｍ堆積する。（ｅ）を参照すると、チタン
シリサイド２１上に素子分離領域Ａと素子領域Ｂの段差
は残ったままである。
０上に、チタンシリサイド（緩衝膜）２１をスパッタに
より３００ｎｍ堆積する。（ｅ）を参照すると、チタン
シリサイド２１上に素子分離領域Ａと素子領域Ｂの段差
は残ったままである。
【００３４】次に（ｆ）に示すように、ＣＭＰによりチ
タンシリサイド２１を１５０ｎｍ研磨し、ウェハー表面
を平坦化する。この平坦化されたウェハー上にレジスト
１８を塗布する。レジスト１８に光リソグラフィー技術
によりレジストパターンを形成し、レジスト１８をマス
クとしてチタンシリサイド２１を異方性エッチングし、
さらにレジスト１８とチタンシリサイド２１をマスクと
してリンドープシリコン２０の異方性エッチングを行
い、ゲート電極を形成した後、レジスト１８を剥離す
る。
タンシリサイド２１を１５０ｎｍ研磨し、ウェハー表面
を平坦化する。この平坦化されたウェハー上にレジスト
１８を塗布する。レジスト１８に光リソグラフィー技術
によりレジストパターンを形成し、レジスト１８をマス
クとしてチタンシリサイド２１を異方性エッチングし、
さらにレジスト１８とチタンシリサイド２１をマスクと
してリンドープシリコン２０の異方性エッチングを行
い、ゲート電極を形成した後、レジスト１８を剥離す
る。
【００３５】なお、本実施形態では、緩衝膜としてチタ
ンシリサイド２１を用いて平坦化したが、チタンシリサ
イド２１に代えて、ゲート電極の低抵抗化を行える他の
材料、たとえばタングステンなどの高融点金属を用いて
もよい。本発明の実施形態２によれば、実施形態１の効
果に加え、ゲート電極上部に金属材料であるチタンシリ
サイドが残るため、ゲート電極の低抵抗化を実現するこ
とができる。
ンシリサイド２１を用いて平坦化したが、チタンシリサ
イド２１に代えて、ゲート電極の低抵抗化を行える他の
材料、たとえばタングステンなどの高融点金属を用いて
もよい。本発明の実施形態２によれば、実施形態１の効
果に加え、ゲート電極上部に金属材料であるチタンシリ
サイドが残るため、ゲート電極の低抵抗化を実現するこ
とができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、段
差部によりゲート電極にくびれた部分が生じるのを防止
し、短チャネル効果によるオフ電流の増加を抑制でき
る。その理由は、ウェハー表面を平坦化した後、レジス
トを塗布しており、素子領域と素子分離領域の段差によ
るパターンのくびれや寸法差を抑制することができるた
めである。
差部によりゲート電極にくびれた部分が生じるのを防止
し、短チャネル効果によるオフ電流の増加を抑制でき
る。その理由は、ウェハー表面を平坦化した後、レジス
トを塗布しており、素子領域と素子分離領域の段差によ
るパターンのくびれや寸法差を抑制することができるた
めである。
【００３７】またゲート電極の空乏化や不純物の突抜け
によるウェハー面内での性能ばらつきを抑制することが
できる。その理由は、ゲート電極の上部に設けた緩衝膜
をＣＭＰにより平坦化するため、ゲート電極は研磨され
ず、ゲート電極の膜厚は一定に維持することができるた
めである。
によるウェハー面内での性能ばらつきを抑制することが
できる。その理由は、ゲート電極の上部に設けた緩衝膜
をＣＭＰにより平坦化するため、ゲート電極は研磨され
ず、ゲート電極の膜厚は一定に維持することができるた
めである。
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図２】本発明の実施形態を製造工程順に示す断面図で
ある。
ある。
【図３】ウェハー表面が平坦化されていない状態でのゲ
ート電極の形状を示す正面図である。
ート電極の形状を示す正面図である。
【図４】図３のＣ−Ｃ’線断面図である。
【図５】従来の例を示す断面構造図である。
１１ 半導体基板 １２ 酸化膜 １３ 窒化シリコン １４ 素子分離用絶縁膜 １５ ゲート絶縁膜 １６ ゲート電極となる多結晶シリコン １７ 窒化シリコン（緩衝膜） １８ 光レジスト ２０ ゲート電極となるリンドープシリコン ２１ チタンシリサイド（緩衝膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768 H01L 21/78
Claims (6)
- 【請求項１】 素子分離領域形成工程と、電極堆積工程
と、緩衝膜堆積工程と、平坦化工程と、パターニング工
程とを有する半導体装置の製造方法であって、素子分離領域形成工程は、窒化シリコンをシリコン基板
上に堆積し、素子分離領域とする部分の窒化シリコン及
びシリコン基板を異方性エッチングし、露出したシリコ
ン基板表面に熱酸化膜を成長させる処理であり、 電極堆積工程は、半導体基板上に形成された段差上に電
極材料を堆積する処理であり、 緩衝膜堆積工程は、前記電極材料上に緩衝膜を堆積する
処理であり、 平坦化工程は、前記緩衝膜を平坦化する処理であり、 パターニング工程は、前記段差を横切る、前記電極材料
及び緩衝膜をパターニングする処理であることを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記平坦化を化学的機械的研磨（ＣＭ
Ｐ）で行うことを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記電極材料が多結晶シリコンまたはア
モルファスシリコンまたはリンドープシリコンまたはボ
ロンドープシリコンであることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項４】 前記緩衝膜が窒化シリコンであることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記緩衝膜が高融点金属膜あるいはシリ
サイド膜であることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項６】 前記緩衝膜がＭｏ，Ｔｉ，Ｗ，Ｃｏまた
はＭｏシリサイド，Ｔｉシリサイド，Ｗシリサイド，Ｃ
ｏシリサイドであることを特徴とする請求項５に記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236213A JP3008858B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体装置の製造方法 |
| US08/924,313 US6156631A (en) | 1996-09-06 | 1997-09-05 | Method of manufacturing semiconductor device |
| DE69718733T DE69718733T2 (de) | 1996-09-06 | 1997-09-05 | Herstellungsverfahren für Halbleiteranordnung |
| EP97115456A EP0831527B1 (en) | 1996-09-06 | 1997-09-05 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236213A JP3008858B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083993A JPH1083993A (ja) | 1998-03-31 |
| JP3008858B2 true JP3008858B2 (ja) | 2000-02-14 |
Family
ID=16997461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236213A Expired - Lifetime JP3008858B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6156631A (ja) |
| EP (1) | EP0831527B1 (ja) |
| JP (1) | JP3008858B2 (ja) |
| DE (1) | DE69718733T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1011135A3 (en) * | 1998-12-14 | 2000-07-26 | Conexant Systems, Inc. | Semiconductor interconnect structure employing a pecvd inorganic dielectric layer and process for making same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3035945B2 (ja) * | 1989-12-26 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| JPH05251383A (ja) * | 1992-03-04 | 1993-09-28 | Sony Corp | 半導体装置の製造方法 |
| US5334281A (en) * | 1992-04-30 | 1994-08-02 | International Business Machines Corporation | Method of forming thin silicon mesas having uniform thickness |
| US5324690A (en) * | 1993-02-01 | 1994-06-28 | Motorola Inc. | Semiconductor device having a ternary boron nitride film and a method for forming the same |
| US5324689A (en) * | 1993-07-28 | 1994-06-28 | Taiwan Semiconductor Manufacturing Company | Critical dimension control with a planarized underlayer |
| US5346587A (en) * | 1993-08-12 | 1994-09-13 | Micron Semiconductor, Inc. | Planarization of a gate electrode for improved gate patterning over non-planar active area isolation |
| US5543356A (en) * | 1993-11-10 | 1996-08-06 | Hitachi, Ltd. | Method of impurity doping into semiconductor |
| JP2699845B2 (ja) * | 1993-12-22 | 1998-01-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2848481B2 (ja) * | 1995-02-08 | 1999-01-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5682055A (en) * | 1995-06-07 | 1997-10-28 | Sgs-Thomson Microelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
| US5858865A (en) * | 1995-12-07 | 1999-01-12 | Micron Technology, Inc. | Method of forming contact plugs |
| JP2812275B2 (ja) * | 1995-12-19 | 1998-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5654227A (en) * | 1996-01-23 | 1997-08-05 | Micron Technology, Inc. | Method for local oxidation of silicon (LOCOS) field isolation |
-
1996
- 1996-09-06 JP JP8236213A patent/JP3008858B2/ja not_active Expired - Lifetime
-
1997
- 1997-09-05 EP EP97115456A patent/EP0831527B1/en not_active Expired - Lifetime
- 1997-09-05 DE DE69718733T patent/DE69718733T2/de not_active Expired - Fee Related
- 1997-09-05 US US08/924,313 patent/US6156631A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0831527A1 (en) | 1998-03-25 |
| JPH1083993A (ja) | 1998-03-31 |
| EP0831527B1 (en) | 2003-01-29 |
| DE69718733D1 (de) | 2003-03-06 |
| US6156631A (en) | 2000-12-05 |
| DE69718733T2 (de) | 2003-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6071783A (en) | Pseudo silicon on insulator MOSFET device | |
| US6177303B1 (en) | Method of manufacturing a semiconductor device with a field effect transistor | |
| JP2955459B2 (ja) | 半導体装置の製造方法 | |
| US7368372B2 (en) | Methods of fabricating multiple sets of field effect transistors | |
| US20050158970A1 (en) | Tri-gate transistors and methods to fabricate same | |
| JP4748408B2 (ja) | 半導体装置のメタルシリサイド層形成方法 | |
| JP2831745B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001077321A (ja) | ポリシリコン・マスクと化学機械研摩（ｃｍｐ）平坦化を使用して２通りの異なるゲート誘電体厚を製作するためのプロセス | |
| US6258679B1 (en) | Sacrificial silicon sidewall for damascene gate formation | |
| US20060065893A1 (en) | Method of forming gate by using layer-growing process and gate structure manufactured thereby | |
| JP3398735B2 (ja) | 半導体装置の製造方法 | |
| US5856227A (en) | Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer | |
| US6372563B1 (en) | Self-aligned SOI device with body contact and NiSi2 gate | |
| JP3008858B2 (ja) | 半導体装置の製造方法 | |
| JP3141010B2 (ja) | メモリ・セルの製造方法 | |
| US6238997B1 (en) | Method of fabricating shallow trench isolation | |
| US6566215B1 (en) | Method of fabricating short channel MOS transistors with source/drain extensions | |
| JP3262434B2 (ja) | 半導体装置の製造方法 | |
| JP3227786B2 (ja) | 素子分離領域形成方法 | |
| JPH09260647A (ja) | 半導体装置およびその製造方法 | |
| JPH10125864A (ja) | 半導体装置の製造方法 | |
| JPH0621054A (ja) | 平坦化された多結晶シリコンゲートを備えた集積回路の製造方法 | |
| JP2597424B2 (ja) | 半導体装置の製造方法 | |
| JP2002009032A (ja) | 素子分離領域形成方法及び半導体装置の製造方法並びに半導体装置 | |
| US6162731A (en) | Method of defining a conductive layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991102 |