JPH03201548A - 誘電体分離型半導体基板の製造方法 - Google Patents
誘電体分離型半導体基板の製造方法Info
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- JPH03201548A JPH03201548A JP34356789A JP34356789A JPH03201548A JP H03201548 A JPH03201548 A JP H03201548A JP 34356789 A JP34356789 A JP 34356789A JP 34356789 A JP34356789 A JP 34356789A JP H03201548 A JPH03201548 A JP H03201548A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、素子分離を絶縁体で行った誘電体分離型半導
体基板の製造方法に関する。
体基板の製造方法に関する。
従来、半導体装置の素子分離技術の一つとして、絶縁体
を用いた誘電体分離技術が知られている。
を用いた誘電体分離技術が知られている。
この誘電体分離方法としては、ｐｏｌｙ Ｓｉサブボ
ンディング法、ＳＩＭＯＸ法、ウェハ接合法等が挙げら
れる。
ンディング法、ＳＩＭＯＸ法、ウェハ接合法等が挙げら
れる。
先ず、ｐｏｌｙ Ｓｉ サブボンディング法につい
て、第４図を用いて説明する。第４図（ａ）に示すよう
に、半導体基板４１の所定の領域を選択的にエツチング
して、溝４２を形成する。次に、表面全体に酸化膜４３
を形成し、さらに多結晶シリコン層４４を堆積させる。
て、第４図を用いて説明する。第４図（ａ）に示すよう
に、半導体基板４１の所定の領域を選択的にエツチング
して、溝４２を形成する。次に、表面全体に酸化膜４３
を形成し、さらに多結晶シリコン層４４を堆積させる。
その後、同図（ｂ）に示すように基板４１の裏面側を溝
４２に達するまで研磨することで、デバイス活性層４５
は、絶縁体で完全に他の領域から分離された島領域とな
る。しかしこの方法では、多結晶シリコンを非常に厚く
成膜する必要があるため、コスト高となる。
４２に達するまで研磨することで、デバイス活性層４５
は、絶縁体で完全に他の領域から分離された島領域とな
る。しかしこの方法では、多結晶シリコンを非常に厚く
成膜する必要があるため、コスト高となる。
次にＳｒＭＯＸ法について、第５図を用いて説明する。
第５図に示すように、半導体基板６１にイオン注入によ
り酸素イオン０゛を所定の深さにまで注入した後、熱処
理を行なう。その結果、半導体基板６１には、Ｓｉｎ、
層６２によって電気的に分離されたデバイス活性層６１
°を形成することができる。この方法によれば、厚みの
薄いデバイス活性層６１゛を形成することが可能である
が、イオン注入時に発生したダメージが完全には回復し
ないため、デバイス活性層６１“には欠陥が多数音まれ
ていて、結晶性に問題がある。
り酸素イオン０゛を所定の深さにまで注入した後、熱処
理を行なう。その結果、半導体基板６１には、Ｓｉｎ、
層６２によって電気的に分離されたデバイス活性層６１
°を形成することができる。この方法によれば、厚みの
薄いデバイス活性層６１゛を形成することが可能である
が、イオン注入時に発生したダメージが完全には回復し
ないため、デバイス活性層６１“には欠陥が多数音まれ
ていて、結晶性に問題がある。
また、ウェハ接合を用いた素子分離技術としては、第６
図（ａ）、（ｂ）に示すものが知られている。このもの
は、まず、第６図（ａ）に示すように、絶縁膜７２を介
して２枚の半導体基板７１ａと７１ｂを直接接合した後
、一体化した基板７１の一方の面を所望のデバイス活性
層厚になるまで研磨をし、この研磨面を選択的にエツチ
ングして絶縁膜７２に達する分離溝７３を形成する。そ
の後、熱酸化膜７４を形成し、第６図中）に示すように
、多結晶シリコン７５を堆積させることで分離溝７３を
埋めた後、表面の多結晶シリコン層を除去、平坦化し、
デバイス活性１７６を絶縁体により他の領域から分離し
て形成する。しかしこの方法では、デバイス活性層厚は
研磨によって薄肉化するため、その厚さを精度よく制御
することは困難であり、また、素子の分離溝を多結晶シ
リコンで埋める溝埋め工程を必要としている。
図（ａ）、（ｂ）に示すものが知られている。このもの
は、まず、第６図（ａ）に示すように、絶縁膜７２を介
して２枚の半導体基板７１ａと７１ｂを直接接合した後
、一体化した基板７１の一方の面を所望のデバイス活性
層厚になるまで研磨をし、この研磨面を選択的にエツチ
ングして絶縁膜７２に達する分離溝７３を形成する。そ
の後、熱酸化膜７４を形成し、第６図中）に示すように
、多結晶シリコン７５を堆積させることで分離溝７３を
埋めた後、表面の多結晶シリコン層を除去、平坦化し、
デバイス活性１７６を絶縁体により他の領域から分離し
て形成する。しかしこの方法では、デバイス活性層厚は
研磨によって薄肉化するため、その厚さを精度よく制御
することは困難であり、また、素子の分離溝を多結晶シ
リコンで埋める溝埋め工程を必要としている。
〔発明が解決しようとする課題］
本発明は上記事情に鑑みてなされたものであり、素子分
離溝のｐｏｌｙ Ｓｉ等の充填による溝埋め工程を必
要とせず、また薄膜とするＳＯＩ層の厚みを精度よく制
御することができる誘電体分離型半導体基板の製造方法
を提供することを目的とする。
離溝のｐｏｌｙ Ｓｉ等の充填による溝埋め工程を必
要とせず、また薄膜とするＳＯＩ層の厚みを精度よく制
御することができる誘電体分離型半導体基板の製造方法
を提供することを目的とする。
上記目的を遠戚するために、本発明による誘電体分離型
半導体基板の製造方法は、 鏡面研磨された第１半導体基板の研磨面に、素子分離領
域形成予定位置が開口したパターンを有する窒化シリコ
ン（Ｓ ｉ ｘ Ｎａ ）膜を被着し、前記第１半導体
基板の研磨面を選択酸化し、この第１半導体基板の研磨
面の前記素子分離領域形成予定位置において深さ方向に
所定の膜厚を有する酸化膜を形成する工程と、 鏡面研磨された第２半導体基板の研磨面に、熱軟化性を
有するシリケートガラスを被着する工程と、 前記酸化膜を形成された前記第１半導体基板の研磨面と
、前記シリケートガラスを被着された前記第２半導体基
板の研磨面とを、少なくとも前記シリケートガラスを介
して接合し、前記シリケートガラスによって基板間を絶
縁分離した接合基板を構成する工程と、 前記接合基板に熱処理を加え、前記シリケートガラスの
有する熱軟化性により前記接合基板の接合面の凹凸を前
記シリケートガラスによって埋め込む工程と、 前記第１半導体基板の前記接合面に対向する面より、前
記酸化膜が表面に露出するまで選択研磨し、前記酸化膜
により素子分離された素子領域を形成する工程と を有することを特徴としている。
半導体基板の製造方法は、 鏡面研磨された第１半導体基板の研磨面に、素子分離領
域形成予定位置が開口したパターンを有する窒化シリコ
ン（Ｓ ｉ ｘ Ｎａ ）膜を被着し、前記第１半導体
基板の研磨面を選択酸化し、この第１半導体基板の研磨
面の前記素子分離領域形成予定位置において深さ方向に
所定の膜厚を有する酸化膜を形成する工程と、 鏡面研磨された第２半導体基板の研磨面に、熱軟化性を
有するシリケートガラスを被着する工程と、 前記酸化膜を形成された前記第１半導体基板の研磨面と
、前記シリケートガラスを被着された前記第２半導体基
板の研磨面とを、少なくとも前記シリケートガラスを介
して接合し、前記シリケートガラスによって基板間を絶
縁分離した接合基板を構成する工程と、 前記接合基板に熱処理を加え、前記シリケートガラスの
有する熱軟化性により前記接合基板の接合面の凹凸を前
記シリケートガラスによって埋め込む工程と、 前記第１半導体基板の前記接合面に対向する面より、前
記酸化膜が表面に露出するまで選択研磨し、前記酸化膜
により素子分離された素子領域を形成する工程と を有することを特徴としている。
以下、本発明を図に示す実施例に基づいて説明する。
第１図（ａ）〜（濁は、本発明第１実施例の説明に供す
る断面図である。
る断面図である。
まず第１図（ａ）に示すように、少なくとも一方の面を
鏡面研磨した第１半導体基板１０の鏡面研磨面に、熱酸
化、化学的気相成長法、スパッタ、蒸着等により酸化ｎ
ｍｔｔを形成する。そして、この酸化膜Ｉｌ上に、５ｉ
ｓＮ４膜１２を化学的気相成長法等により成膜する。
鏡面研磨した第１半導体基板１０の鏡面研磨面に、熱酸
化、化学的気相成長法、スパッタ、蒸着等により酸化ｎ
ｍｔｔを形成する。そして、この酸化膜Ｉｌ上に、５ｉ
ｓＮ４膜１２を化学的気相成長法等により成膜する。
この後、第１図（ｂ）に示すように、酸化膜１１゜Ｓｉ
３Ｎ４膜１２を成膜した面の一部を反応性イオンエツチ
ング等により選択的にエツチングし、基板１０面を面出
させる溝１３を形成する。この時、エツチングは少なく
とも、基板１０のＳｉ面が現われるまで行うが、Ｓｉ基
板１０をこのエツチングにより所定深さまで蝕刻すれば
、その深さにより後述するＳＯＩ層の厚みは決定される
。
３Ｎ４膜１２を成膜した面の一部を反応性イオンエツチ
ング等により選択的にエツチングし、基板１０面を面出
させる溝１３を形成する。この時、エツチングは少なく
とも、基板１０のＳｉ面が現われるまで行うが、Ｓｉ基
板１０をこのエツチングにより所定深さまで蝕刻すれば
、その深さにより後述するＳＯＩ層の厚みは決定される
。
次に、第１図（Ｃ）に示すように、Ｓｉ、Ｎ、膜１２を
マスクとして選択酸化（いわゆるＬＯＧＯ３酸化）を行
なう。この酸化は、ドライ０２． ウェット０２ある
いはＨ２１０２混合燃焼気体中等の酸化雰囲気中にて、
９００°Ｃ以上の熱処理を施すことにより行われる。ま
た、その熱処理時間は、ＬＯＧＯ３酸化により成長する
酸化膜１４（以下、分離酸化膜という）が、エツチング
されていない酸化膜１１の界面と同じ高さか、あるいは
酸化膜１１界面よりも少しく例えば０．２μｍ以下）高
くあるいは低くなる位までに要する時間であればよい。
マスクとして選択酸化（いわゆるＬＯＧＯ３酸化）を行
なう。この酸化は、ドライ０２． ウェット０２ある
いはＨ２１０２混合燃焼気体中等の酸化雰囲気中にて、
９００°Ｃ以上の熱処理を施すことにより行われる。ま
た、その熱処理時間は、ＬＯＧＯ３酸化により成長する
酸化膜１４（以下、分離酸化膜という）が、エツチング
されていない酸化膜１１の界面と同じ高さか、あるいは
酸化膜１１界面よりも少しく例えば０．２μｍ以下）高
くあるいは低くなる位までに要する時間であればよい。
次に、第１図（ｄ）に示すように、５ｉｚＮ、膜１２を
、熱リン酸によるウェットエッチ、あるいは反応性イオ
ンエツチング（ＲＩＥ）により完全にエツチング除去す
る。なお、ここでＲＩＥによりエツチングを行う場合、
分離酸化ｖ！１４も同時に工・ノチングされてしまうた
め、Ｓ ｉ：＋ Ｎ４ Ｍｔ ２が完全に除去された時
に基板１０の表面（酸化膜面）の凹凸が０．２μｍ以下
になるように、Ｓｉｎ。
、熱リン酸によるウェットエッチ、あるいは反応性イオ
ンエツチング（ＲＩＥ）により完全にエツチング除去す
る。なお、ここでＲＩＥによりエツチングを行う場合、
分離酸化ｖ！１４も同時に工・ノチングされてしまうた
め、Ｓ ｉ：＋ Ｎ４ Ｍｔ ２が完全に除去された時
に基板１０の表面（酸化膜面）の凹凸が０．２μｍ以下
になるように、Ｓｉｎ。
膜と５ｉｉＮ、膜の選択性を考慮した上で、第１図（Ｃ
）に示す前工程のＬＯＧＯ３酸化の熱処理時間を決めて
おく必要がある。また、５ｉｉＮ４膜１２の除去後、基
板１０の表面（酸化膜面）にＢＰＳＣ膜を化学的気相成
長法等により成膜した後、リフローすることで表面の凹
凸を緩和してもよい。
）に示す前工程のＬＯＧＯ３酸化の熱処理時間を決めて
おく必要がある。また、５ｉｉＮ４膜１２の除去後、基
板１０の表面（酸化膜面）にＢＰＳＣ膜を化学的気相成
長法等により成膜した後、リフローすることで表面の凹
凸を緩和してもよい。
ここで、第１図（ｅ）に示すように、少なくとも一方の
面を鏡面研磨した第２半導体基板２０の鏡面上に、ＢＰ
ＳＧ膜２１膜化１的気相成長法により成膜しておく。
面を鏡面研磨した第２半導体基板２０の鏡面上に、ＢＰ
ＳＧ膜２１膜化１的気相成長法により成膜しておく。
そして、この第２半導体基板２０と第１半導体基板１０
を、例えばトリクレン煮沸し、アセトン超音波洗浄し、
ＮＨ，○Ｈ：Ｈ２０□ ：ＨｚＯ＝１：ｌ：４の混合液
によって有機物の除去を行い、Ｈ（１：Ｈｚ○２ ：Ｈ
２０＝１：１：４の混合液によって金属汚染の除去をし
た後、純水洗浄により十分に洗浄する。次に両基板１０
．２０表面に親水性を持たせるため、例えば、Ｈ２ＳＯ
４：Ｈ２Ｏ２＝３７１の混合液に浸漬して側基板表面に
シラノール基（−ＯＨ）を形成し、さらに純水中に浸漬
して水分子を吸着させる。そして、乾燥ブローによって
表面の水分量を制御した後、第１半導体基板１０のＳｉ
ｎ、膜面側と第２半導体基板２０のＢＰＳＧ膜２１面側
とを密着させる。これにより、表面のシラノール基と水
分子の水素結合によって、２枚の基板１０．２０は絶縁
層である、Ｓｉ○２膜１１とＢＰＳＣ；膜２１を介して
接着される。
を、例えばトリクレン煮沸し、アセトン超音波洗浄し、
ＮＨ，○Ｈ：Ｈ２０□ ：ＨｚＯ＝１：ｌ：４の混合液
によって有機物の除去を行い、Ｈ（１：Ｈｚ○２ ：Ｈ
２０＝１：１：４の混合液によって金属汚染の除去をし
た後、純水洗浄により十分に洗浄する。次に両基板１０
．２０表面に親水性を持たせるため、例えば、Ｈ２ＳＯ
４：Ｈ２Ｏ２＝３７１の混合液に浸漬して側基板表面に
シラノール基（−ＯＨ）を形成し、さらに純水中に浸漬
して水分子を吸着させる。そして、乾燥ブローによって
表面の水分量を制御した後、第１半導体基板１０のＳｉ
ｎ、膜面側と第２半導体基板２０のＢＰＳＧ膜２１面側
とを密着させる。これにより、表面のシラノール基と水
分子の水素結合によって、２枚の基板１０．２０は絶縁
層である、Ｓｉ○２膜１１とＢＰＳＣ；膜２１を介して
接着される。
続いて、ｌ ＯＴｏ ｒ ｒ以下の真空中で乾燥させる
が、このとき基板の反りを補償するため３０ｇ重／ ｃ
ａ１以上の荷重を加えるようにしてもよい。あるいは、
第２図に示すように、半導体基板１０及び２０の密着し
ていない面１５と２５に各々電極３２．３３を接続し、
直流電源３１により発生した電圧を印加しながら真空乾
燥を行なってもよい。
が、このとき基板の反りを補償するため３０ｇ重／ ｃ
ａ１以上の荷重を加えるようにしてもよい。あるいは、
第２図に示すように、半導体基板１０及び２０の密着し
ていない面１５と２５に各々電極３２．３３を接続し、
直流電源３１により発生した電圧を印加しながら真空乾
燥を行なってもよい。
これにより静電界によるクーロン力が基板間で均一に発
生するため、加重によって補償できなかった基板の反り
の影響を減少することができ、接合の均一性を確保する
ことが可能となる。
生するため、加重によって補償できなかった基板の反り
の影響を減少することができ、接合の均一性を確保する
ことが可能となる。
この後、Ｎｚ、Ａｒ等の不活性ガス雰囲気中あるいは酸
化性ガス雰囲気中で、ｓ ｏ ｏ ’ｃ以上、■時間以
上の熱処理を施す。それにより、基板接合面において脱
水縮合反応が起こり、水素結合からＳｉとＯの共有結合
にかわり、基板１０と基板２０とは、第１図（ｆ）に示
すように、強固に直接接合される。このとき、前述した
真空乾燥工程と同様に、接合の均一性を上げるために３
０ｇ重／ｃｔＡ以上の荷重、あるいは電圧の印加をしな
がら熱処理を行なってもよい。
化性ガス雰囲気中で、ｓ ｏ ｏ ’ｃ以上、■時間以
上の熱処理を施す。それにより、基板接合面において脱
水縮合反応が起こり、水素結合からＳｉとＯの共有結合
にかわり、基板１０と基板２０とは、第１図（ｆ）に示
すように、強固に直接接合される。このとき、前述した
真空乾燥工程と同様に、接合の均一性を上げるために３
０ｇ重／ｃｔＡ以上の荷重、あるいは電圧の印加をしな
がら熱処理を行なってもよい。
なお、ここで、基板１０側の接合面は第１図（Ｃ）の工
程でＬＯＧＯ３酸化された領域１４を含むＳ ｉ Ｏ２
膜面であるため、その表面には凹凸（面粗度０．２μｍ
以下）があり、もう一方の基板２０のＢＰＳＧｉＪＱ２
１面と接合した場合、その接合面には凹凸によって接合
することのできない領域が存在することも考察されるが
、第１図（ｆ）に示す基板接合工程時には８００°Ｃ以
上という高温での熱処理が含まれているため、ＢＰＳＧ
が有する流動性（熱軟化性）が現われ、そして未接合領
域はこのＢＰＳＧの流動によって埋められることになり
、接合面全面において均質な接合を得ることができる。
程でＬＯＧＯ３酸化された領域１４を含むＳ ｉ Ｏ２
膜面であるため、その表面には凹凸（面粗度０．２μｍ
以下）があり、もう一方の基板２０のＢＰＳＧｉＪＱ２
１面と接合した場合、その接合面には凹凸によって接合
することのできない領域が存在することも考察されるが
、第１図（ｆ）に示す基板接合工程時には８００°Ｃ以
上という高温での熱処理が含まれているため、ＢＰＳＧ
が有する流動性（熱軟化性）が現われ、そして未接合領
域はこのＢＰＳＧの流動によって埋められることになり
、接合面全面において均質な接合を得ることができる。
次に、第１半導体基板１０の接合面に対向する面１５を
、接合面からの厚さが３０ａｍ以下になるまでラッピン
グを行い、続いて第１図（Ｏに示すように、分離酸化膜
１４が露出するまで選択ポリッシングを行う。この選択
ポリッシングは、ア〔ン液（ピペラジン）とポリエステ
ル製の平板パッドを使い、分離酸化膜１４をエッチング
ストンバとしで機能させることで、酸化膜で囲まれた素
子分離領域１６をその層厚の制御性よく形成することが
でき・る。なお、この素子分離領域１６の層厚はＬＯＣ
Ｏ３による分離酸化膜１４の厚さで決定され、０．３μ
ｍ以下の厚みとすることもできる。
、接合面からの厚さが３０ａｍ以下になるまでラッピン
グを行い、続いて第１図（Ｏに示すように、分離酸化膜
１４が露出するまで選択ポリッシングを行う。この選択
ポリッシングは、ア〔ン液（ピペラジン）とポリエステ
ル製の平板パッドを使い、分離酸化膜１４をエッチング
ストンバとしで機能させることで、酸化膜で囲まれた素
子分離領域１６をその層厚の制御性よく形成することが
でき・る。なお、この素子分離領域１６の層厚はＬＯＣ
Ｏ３による分離酸化膜１４の厚さで決定され、０．３μ
ｍ以下の厚みとすることもできる。
また、素子分離領域１６の層厚はＬＯＣＯ３酸化前の基
板１０のＳｉ面出位置、すなわち溝１３深さによっても
決定される。
板１０のＳｉ面出位置、すなわち溝１３深さによっても
決定される。
以上の様に誘電体骨＃型半導体基板を製造すれば、従来
のように、ｐｏｌｙ Ｓｉ等の充填による溝埋め工程
を必要としなくても絶縁体によって素子分離されたＳＯ
Ｉ領域が容易に形成でき、またそのＳｏｌ膜厚もＬＯＣ
ＯＳ酸化工程で形成される素子分離用の酸化膜厚で制御
性よく与えることができる。
のように、ｐｏｌｙ Ｓｉ等の充填による溝埋め工程
を必要としなくても絶縁体によって素子分離されたＳＯ
Ｉ領域が容易に形成でき、またそのＳｏｌ膜厚もＬＯＣ
ＯＳ酸化工程で形成される素子分離用の酸化膜厚で制御
性よく与えることができる。
次に、本発明第２実施例を第３図を用いて説明する。第
３図（ａ）〜（ｇ）は本発明第２実施例の説明に供する
製造工程順の断面図である。
３図（ａ）〜（ｇ）は本発明第２実施例の説明に供する
製造工程順の断面図である。
上記第１実施例では、第１半導体基板の鏡面上にまず酸
化膜を形成し、さらにＳ＋ｘＮ−膜の２層膜を形成する
ものであったが、本第２実施例ではこの酸化膜は形成せ
ず、第３図（ａ）に示すように、５ｉｉＮｔ膜９１だけ
を第１半導体基板９０の鏡面に形成する。次いで、第３
図（ｂ）に示すように、Ｓｉ、Ｎ、膜面９１の一部をエ
ツチングし、上記第１実施例と同様にして、ＬＯＧＯ３
酸化を行なった後（第３図（Ｃ）参照）、第３図（ｄ）
に示すように、５ｉｚＮａ膜９１を除去する。この後、
基板９０の表面にＢＰＳＧ膜を底膜した後、リフローす
ることで基板９０の表面の凹凸を緩和してもよい。
化膜を形成し、さらにＳ＋ｘＮ−膜の２層膜を形成する
ものであったが、本第２実施例ではこの酸化膜は形成せ
ず、第３図（ａ）に示すように、５ｉｉＮｔ膜９１だけ
を第１半導体基板９０の鏡面に形成する。次いで、第３
図（ｂ）に示すように、Ｓｉ、Ｎ、膜面９１の一部をエ
ツチングし、上記第１実施例と同様にして、ＬＯＧＯ３
酸化を行なった後（第３図（Ｃ）参照）、第３図（ｄ）
に示すように、５ｉｚＮａ膜９１を除去する。この後、
基板９０の表面にＢＰＳＧ膜を底膜した後、リフローす
ることで基板９０の表面の凹凸を緩和してもよい。
次いで、第３図（ｅ）に示すＢＰＳＣ膜９６を一方の鏡
面研磨面に形成した第２半導体基板９５と第１半導体基
板９０とを、第３図（ｆ）に示すように上記第１実施例
と同様にして直接接合し、第１半導体基板９０の接合面
に対向する面９３を、第３図（Ｃ）に示す工程でＬＯＧ
Ｏ３酸化により形成した分離酸化膜９２が露出するまで
選択研磨することにより、第３図（樽に示すように、酸
化膜で囲まれた素子分離領域９４を構成する誘電体分離
型半導体基板が製造される。
面研磨面に形成した第２半導体基板９５と第１半導体基
板９０とを、第３図（ｆ）に示すように上記第１実施例
と同様にして直接接合し、第１半導体基板９０の接合面
に対向する面９３を、第３図（Ｃ）に示す工程でＬＯＧ
Ｏ３酸化により形成した分離酸化膜９２が露出するまで
選択研磨することにより、第３図（樽に示すように、酸
化膜で囲まれた素子分離領域９４を構成する誘電体分離
型半導体基板が製造される。
なお、この第２実施例によっては、第１半導体基板９０
にＳ １ｘ Ｎ４膜９１を形成する前工程で酸化膜を形
成する工程がないために、上記第１実施例に比して工程
数を削減することができる。
にＳ １ｘ Ｎ４膜９１を形成する前工程で酸化膜を形
成する工程がないために、上記第１実施例に比して工程
数を削減することができる。
なお、上記種々の実施例では接着層にＢＰＳＧ膜を用い
るものであったが、熱軟化性を有するシリケートガラス
（ＳＣ）ならなんでもよい。
るものであったが、熱軟化性を有するシリケートガラス
（ＳＣ）ならなんでもよい。
以上述べたように、従来の誘電体分離方法、特に直接接
合法による薄膜Ｓｏｌ形戊形成では研磨工程での加工精
度の問題で困難であったデバイス活性層の厚みを精度よ
く制御することが、本発明ではＬＯＧＯ３によって形成
された素子分離用の酸化膜をエツチングストッパとする
ことにより可能としている。また、研磨後に、素子形成
面に素子分離溝が露出する、あるいは素子分離溝を形成
する必要もないため、溝埋め工程も必要としない。
合法による薄膜Ｓｏｌ形戊形成では研磨工程での加工精
度の問題で困難であったデバイス活性層の厚みを精度よ
く制御することが、本発明ではＬＯＧＯ３によって形成
された素子分離用の酸化膜をエツチングストッパとする
ことにより可能としている。また、研磨後に、素子形成
面に素子分離溝が露出する、あるいは素子分離溝を形成
する必要もないため、溝埋め工程も必要としない。
従って、本発明の誘電体分離型半導体基板の製造方法に
よれば、素子分離溝のｐｏｌｙ Ｓｉ等の充填による
溝埋め工程を必要とせず、また薄膜とする３００層の厚
みを精度よく制御することができるという優れた効果が
ある。
よれば、素子分離溝のｐｏｌｙ Ｓｉ等の充填による
溝埋め工程を必要とせず、また薄膜とする３００層の厚
みを精度よく制御することができるという優れた効果が
ある。
第１図（ａ）〜（ｇ）は本発明第１実施例の説明に供す
る図、第２図は基板接合時の電界印加の例を説明する図
、第３図（ａ）〜（８）は本発明第２実施例の説明に供
する図、第４図（ａ）、 （ｂ）、第５図、第６図（ａ
）（ｂ）は従来技術による誘電体分離型半導体基板の製
造方法を示す図である。 １０・・・第１半導体基板、１１・・・酸化膜、１２・
・・Ｓｉ３Ｎ４膜、１３・・・エツチング溝部、１４・
・・分離酸化膜（ＬＯＧＯ３酸化膜）、１５・・・第１
半導体基板の接合面に対向する面、１６・・・素子分離
領域、２０・・・第２半導体基板、２１・・・ＢＰＳＣ
膜。 ２５・・・第２半導体基板の接合面に対向する面、９０
・・・第１半導体基板、９１・・・Ｓｉ３Ｎ４膜、９２
・・・分離酸化膜（ＬＯＧＯ３酸化膜）、９３・・・第
１半導体基板の接合面に対向する面、９４・・・素子分
離領域、９５・・・第２半導体基板、９６・・・ＢＰＳ
Ｇ膜。
る図、第２図は基板接合時の電界印加の例を説明する図
、第３図（ａ）〜（８）は本発明第２実施例の説明に供
する図、第４図（ａ）、 （ｂ）、第５図、第６図（ａ
）（ｂ）は従来技術による誘電体分離型半導体基板の製
造方法を示す図である。 １０・・・第１半導体基板、１１・・・酸化膜、１２・
・・Ｓｉ３Ｎ４膜、１３・・・エツチング溝部、１４・
・・分離酸化膜（ＬＯＧＯ３酸化膜）、１５・・・第１
半導体基板の接合面に対向する面、１６・・・素子分離
領域、２０・・・第２半導体基板、２１・・・ＢＰＳＣ
膜。 ２５・・・第２半導体基板の接合面に対向する面、９０
・・・第１半導体基板、９１・・・Ｓｉ３Ｎ４膜、９２
・・・分離酸化膜（ＬＯＧＯ３酸化膜）、９３・・・第
１半導体基板の接合面に対向する面、９４・・・素子分
離領域、９５・・・第２半導体基板、９６・・・ＢＰＳ
Ｇ膜。
Claims (1)
- 【特許請求の範囲】 鏡面研磨された第１半導体基板の研磨面に、素子分離
領域形成予定位置が開口したパターンを有する窒化シリ
コン（Ｓｉ＿３Ｎ＿４）膜を被着し、前記第１半導体基
板の研磨面を選択酸化し、この第１半導体基板の研磨面
の前記素子分離領域形成予定位置において深さ方向に所
定の膜厚を有する酸化膜を形成する工程と、 鏡面研磨された第２半導体基板の研磨面に、熱軟化性を
有するシリケートガラスを被着する工程と、 前記酸化膜を形成された前記第１半導体基板の研磨面と
、前記シリケートガラスを被着された前記第２半導体基
板の研磨面とを、少なくとも前記シリケートガラスを介
して接合し、前記シリケートガラスによって基板間を絶
縁分離した接合基板を構成する工程と、 前記接合基板に熱処理を加え、前記シリケートガラスの
有する熱軟化性により前記接合基板の接合面の凹凸を前
記シリケートガラスによって埋め込む工程と、 前記第１半導体基板の前記接合面に対向する面より、前
記酸化膜が表面に露出するまで選択研磨し、前記酸化膜
により素子分離された素子領域を形成する工程と を有することを特徴とする誘電体分離型半導体基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34356789A JP2754819B2 (ja) | 1989-12-28 | 1989-12-28 | 誘電体分離型半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34356789A JP2754819B2 (ja) | 1989-12-28 | 1989-12-28 | 誘電体分離型半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201548A true JPH03201548A (ja) | 1991-09-03 |
| JP2754819B2 JP2754819B2 (ja) | 1998-05-20 |
Family
ID=18362525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34356789A Expired - Lifetime JP2754819B2 (ja) | 1989-12-28 | 1989-12-28 | 誘電体分離型半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754819B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263541A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 誘電体分離基板およびその製造方法 |
| JPH1050824A (ja) * | 1995-12-30 | 1998-02-20 | Hyundai Electron Ind Co Ltd | Ｓｏｉ基板の製造方法 |
-
1989
- 1989-12-28 JP JP34356789A patent/JP2754819B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263541A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 誘電体分離基板およびその製造方法 |
| JPH1050824A (ja) * | 1995-12-30 | 1998-02-20 | Hyundai Electron Ind Co Ltd | Ｓｏｉ基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754819B2 (ja) | 1998-05-20 |
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Legal Events
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