KR20020020189A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따르면, NPN 트랜지스터와 종형 PNP 트랜지스터의 유전체 분리형의 상보형 바이폴라 트랜지스터에서 트랜지스터의 고내압화를 실현하기 위한 반도체 집적 회로 장치 및 그 제조 방법을 제공한다. 본 발명의 반도체 집적 회로 장치의 컬렉터 영역(32 및 33)을 형성할 경우, 에피택셜층을 4층 적층함으로써 고내압에 견디는 층두께를 갖는 컬렉터 영역(32 및 33)이 형성된다. 또한, 쌍방의 트랜지스터(21 및 22)간의 간섭에 따른 영향을 감소시키고, 기생 트랜지스터를 감소시키기 위하여, V형 트렌치 에칭에 따라 깊은 부분까지 에칭되고, 그 사이를 다결정 실리콘(42)에서 유전체 분리한 반도체 집적 회로 장치 및 그 제조 방법을 제공한다.

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR IC APPARATUS AND METHOD FOR FABRICATING THE SAME}
본 발명은, 유전체 분리형의 상보형 바이폴라 트랜지스터에서 콜렉터 영역을 두껍게 형성함으로써 트랜지스터의 고내압화를 실현하는 반도체 집적 회로 장치 및그 제조 방법에 관한 것이다.
최근에, 오디오 앰프(audio amplifier)나 디스플레이 드라이버(display driver) 등에 이용하는 트랜지스터의 고내압화 및 고집적화가 요구되고 있다. 고내압 집적 회로를 고집적화 및 고속화하는데는 기생 트랜지스터의 형성이나 소자 분리 형성에 따른 칩 사이즈의 증대를 방지하기 위하여, 유전체 분리 기술을 채용하는 것이 바람직하다.
도 29는 종래의 일례의 반도체 집적 회로 장치의 단면도를 도시한다(예를 들면, 특개평11-354535호). 또한, 도 29에 도시한 반도체 집적 회로 장치의 제조 방법에 있어서, 도 30 내지 도 36을 참조하여 하기에 나타낸다.
도 30은 고내압 종형 NPN 트랜지스터 형성 영역과 고내압 종형 PNP 트랜지스터 형성 영역을 도시한다. 또한, 실리콘으로 이루어지는 N형 기판(3)의 표면에, 예를 들면, 열확산법에 의해 막두께 2㎛ 정도의 매립 산화막(2)를 형성한다. 매립 산화막(2)을 통해 실온에서 지지 기판(1)에 N형 기판(3)을 접합시킨다. N형 기판(3)은 계속되는 공정에 의해, 활성층인 N+형 매립층(4) 및 P+형 매립층(5)으로 이루어진다. N형 기판(3)으로서는, 예를 들면, 비저항 10Ωcm 정도의 실리콘 기판을 이용한다. 이후, 예를 들면, 1100℃에서 2시간 정도 산소 분위기내에서 어닐링을 행하여 매립 산화막(2)과 지지 기판(1)의 접합 강도를 높인다. 이후, 예를 들면, 기계적연마 또는 화학적기계연마(CMP)에 의해, N형 기판(3)을 소정의 막두께, 예를 들면, 2㎛로 한다.
이후, N+형 매립층(4)을 형성하기 위하여 이온 주입을 행한다. 공지의 포토리소그래피 기술에 따라 NPN 트랜지스터 부분에 개구가 설치된 포토레지스트(도시되지 않음)를 마스크로 하여 N형 불순물, 예를 들면, 비소(As)를 가속전압 50keV 및 도입량 3 ×1015/㎠으로 하여 이온 주입한다. 이후, 포토레지스트를 제거한다. 또한, P+형 매립층(5)을 형성하기 위하여 이온 주입을 행한다. 공지의 포토리소그래피 기술에 따라 PNP 트랜지스터 부분에 개구가 설치된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속전압 50keV 및 도입량 3 ×1015/㎠으로 하여 이온 주입한다. 이후, 포토레지스트를 제거한다.
이후, 예를 들면, 1100℃에서 1시간 정도, 수증기 분위기 내에서 어닐링하여, 이전 공정에서 NPN 트랜지스터 부분에 도입된 비소 및 PNP 트랜지스터 부분에 도입된 붕소를 각각 열확산시키고, N+형 매립층(4) 및 P+형 매립층(5)을 형성한다. 이러한 어닐링 공정에서, 활성층 표면에 산화막(도시되지 않음)이 형성되기 때문에, 어닐링 이후에, 불산 용액 등을 이용한 라이트 에칭을 행하여 제거한다. 그 결과, 도 30에 도시된 구조로 된다.
이후, 도 31에 도시된 바와 같이, 활성층인 N+형 매립층(4) 및 P+형 매립층(5)에, 예를 들면, 10Ωcm, 막두께 15㎛의 N형 에피택셜층(6)을 성장시킨다. N형 에피택셜층(6)의 NPN형 트랜지스터 부분은 N형 컬렉터 영역(7)으로 이루어지고, N형 에피택셜층(6)의 PNP형 트랜지스터 부분은 후속 공정에 따라, P형 컬렉터 영역(8)으로 이루어진다. N형 에피택셜층(6) 상층에 열산화법에 따라 막두께 50nm 정도의 산막(9)을 형성한다. 공지의 포토리소그래피 기술에 따라 PNP 트랜지스터 부분에 개구가 설치된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속전압 300keV 및 도입량 8 ×1012/㎠으로 하여 이온 주입한다. 불활성 가스 분위기 내에서, 예를 들면, 1200℃, 7시간 정도 어닐링함으로써 PNP 트랜지스터의 P형 컬렉터 영역(8)이 형성된다. 그 결과, 도 31에 도시한 구조로 된다.
이후, 공지의 리소그래피 기술에 따라, NPN 트랜지스터의 베이스 영역 상층에 개구가 설치된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속전압 40keV 및 도입량 1 ×1014/㎠으로 하여 이온 주입한다. 포토레지스트를 제거한 후에, 공지의 포토리소그래피 기술에 따라, PNP 트랜지스터의 베이스 영역 상층에 개구가 설치된 포토레지스트를 마스크로 하여 N형 불순물, 예를 들면, 인(P)을 가속전압 60keV 및 도입량 1 ×1014/㎠로 하여 이온 주입한다. 포토레지스트 제거 이후, 불활성 가스 분위기 내에서, 예를 들면, 900℃로 30분 정도 어닐링함으로써 불순물이 열확산되어 NPN 트랜지스터의 P형 베이스 영역(10) 및 PNP 트랜지스터의 N형 베이스 영역(11)이 각각 형성된다.
이후, 공지의 포토리소그래피 기술에 따라, NPN 트랜지스터의 N형 에미터 영역 및 N형 컬렉터 콘택 상층에 개구가 설치된 포토레지스트를 마스크로 하여 N형불순물, 예를 들면, 비소(As)를 가속전압 110keV 및 도입량 5 ×1015/㎠로 하여 이온 주입한다. 이후, 포토레지스트를 제거한다. 이후, 공지의 포토리소그래피 기술에 의해, PNP 트랜지스터의 P형 에미터 영역 및 P형 컬렉터 콘택 상층에 개구가 설치된 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속전압 40keV 및 도입량 3 ×1015/㎠로 하여 이온 주입한다. 포토레지스트를 제거한 후에, 불활성 가스 분위기 내에서, 예를 들면, 1000℃로 30분 정도 어닐링함으로써 불순물이 열확산되어 NPN 트랜지스터의 N형 에미터 영역(12) 및 N+형 컬렉터 콘택(13)과, PNP 트랜지스터의 P+형 에미터 영역(14) 및 P+형 컬렉터 콘택(15)이 각각 형성된다. 그 결과, 도 32에 도시한 구조로 된다.
이후, 매립 산화막(2)에 도달할 때까지, NPN 트랜지스터 부분의 산화막(9), N형 컬렉터층(7) 및 N+형 매립층(4)을 에칭함으로써, 소자분리용 트렌치(16)를 형성한다. 동시에, 매립 산화막(2)에 도달할 때까지, PNP 트랜지스터 부분의 산화막(9), P형 컬렉터층(8) 및 P+형 매립층(5)을 에칭함으로써, 소자분리용 트렌치(16)를 형성한다. 트렌치(16)의 형성은, NPN 트랜지스터 및 PNP 트랜지스터의 컬렉터 콘택(13 및 15)의 측면이, 각각 트렌치(16) 내에서 노출되도록 행한다. 이에 따라, 도 33에 도시한 구조로 된다.
이후, 예를 들면, 열산화법에 의해 트렌치(16)의 내벽에, 막두께 500nm 정도의 산화막(17)을 형성한다. 또한, NPN 트랜지스터 및 PNP 트랜지스터의 컬렉터 콘택(13 및 15)에 접하는 부분의 산화막(17)을 에칭으로 제거한다. 그 결과, 도 34에 도시된 구조로 된다. 또한, 산화막(17)이 형성된 트렌치(16)에, 예를 들면, CVD법에 따라 폴리실리콘(18)을 매립하면서 퇴적시킨다. 이후, 트렌치로부터 오버플로우된 폴리실리콘(18)을, 예를 들면, RIE(Reactive Ion Etching)에 따라 에치백하여 표면을 평탄화한다. 그 결과, 도 35에 도시한 구조로 된다.
NPN 트랜지스터의 N+형 컬렉터 콘택(13)에 접하는 트렌치(16)에 매설된 폴리실리콘(18)에 N형 불순물을 도입한다. 공지의 포토리소그래피 기술을 이용하여, 상기 트렌치 만을 개방(opening)시키는 포토레지스트를 형성하고, 포토레지스트를 마스크로 하여 N형 불순물, 예를 들면, 인(P)를 가속전압 180keV 및 도입량 5 ×1015/㎠로 하여 이온 주입한다. 이후, PNP 트랜지스터의 P+형 컬렉터 콘택(15)에 접하는 트렌치(16)에 매설된 폴리실리콘(18)에 P형 불순물을 도입한다. 공지의 포토리소그래피 기술을 이용하여, 상기 트렌치 만을 개방(opening)시키는 포토레지스트를 형성하고, 포토레지스트를 마스크로 하여 P형 불순물, 예를 들면, 붕소(B)를 가속전압 180keV 및 도입량 5 ×1015/㎠로 하여 이온 주입한다.
이후, 불활성 가스 분위기 내에서, 예를 들면, 1000℃에서 30분 정도 어닐링함으로써, NPN 트랜지스터의 트렌치로부터 인(P)이 열확산되어 N+형 매립층(4) 및 N+형 컬렉터 콘택(13)을 접속하는 N+형 확산층(18n)이 형성된다. 동시에, PNP 트랜지스터의 트렌치로부터 붕소(B)가 열확산되어 P+형 매립층(5) 및 P+형 컬렉터 콘택(15)을 접속하는 P+형 확산층(18p)이 형성된다. 폴리실리콘 내의 불순물의 확산속도는, 단결정 실리콘 내의 불순물 확산속도에 비교해서 수십배 크기때문에, 트렌치 내의 폴리실리콘으로부터 컬렉터 영역의 단결정 실리콘(에피택셜층)으로 단시간에 불순물이 확산된다. 컬렉터 영역에 이동된 불순물은 단결정 실리콘 내의 불순물 확산속도와 동일한 속도로 하고, 트렌치와의 계면에 층 형상으로 적층되기 때문에, N+형 확산층(18n) 및 P+형 확산층(18p)(컬렉터 벽)이 형성된다. 이에 따라, 도 36에 도시한 구조로 된다.
이후, 예를 들면, CVD법에 따라 전면에 산화막(19)을 퇴적시킨다. 또한, 전면에 포토레지스트를 퇴적시키고, 공지의 포토리소그래피 기술에 따라 전극형성부분의 포토레지스트에 개구를 설치한다. 포토레지스트를 마스크로 하여, 예를 들면, RIE를 행하고, 산화막(19) 및 산화막(9)의 전극형성부분에 개구를 설치한다. 또한, 전극형성부분에 개구가 설치된 산화막(19)의 전면에, 예를 들면, 스퍼터링법에 따라 알루미늄(20)을 퇴적시킨다. 이후, 전면에 포토레지스트를 퇴적시키고, 공지의 포토리소그래피 기술에 따라 전극부분 이외의 포토레지스트를 제거한다. 포토레지스트를 마스크로 하여, 예를 들면, RIE법에 따라 알루미늄(20)을 패터닝한다. 전극 형성 이후에, 포토레지스트를 제거함으로써 도 29에 단면을 도시한 반도체 장치가 획득된다.
상기 구조의 반도체 장치에서는, 유전체 분리 기술을 이용하여, 인접하는NPN 트랜지스터와 PNP 트랜지스터간의 전기적인 절연 분리를 행하고 있다. 그 결과, 집적 밀도를 높게 할 수 있고, 각 트랜지스터의 PN 접합의 기생 용량도 저감할 수 있기 때문에, 고속화에 유리하게 된다. 또한, 상기 구조의 반도체 장치에서는, 컬렉터 영역(7 및 8)의 불순물 농도를 감소시킴으로써 베이스-컬렉터간 내압을 확보하고 있지만, 컬렉터 영역(7 및 8) 전체를 저불순물 농도로 하면, 컬렉터의 직렬 저항이 크게 되는 특성이 저하된다. 이 때문에, 도 29에 도시한 바와 같이, 저불순물 농도의 컬렉터 영역(7 및 8) 하면에, 고불순물 농도의 매립층(4 및 5)과 컬렉터 콘택(13 및 15)을 각각 접속하는 컬렉터 벽(N+형 확산층(18n) 및 P+형 확산층(18p))을 형성한다. 그 결과, 바이폴라 트랜지스터의 이점인 고속화를 생기게 하면서, 바이폴라 트랜지스터의 고내압화가 실현되고 있다.
종래의 반도체 집적 회로 장치에서는, 고내압화를 실현하기 위하여 저불순물 농도의 컬렉터 영역(7 및 8) 즉, N형 에피택셜층(6)을 두껍게 형성할 필요가 있다. 이러한 경우에, 상술한 바와 같이, N형 에피택셜층(6) 표층에서 불순물을 확산시키 때문에, 장시간의 고온 열처리가 필요하고, 컬렉터 영역의 두께를 두껍게 하기에는 공정상 한계가 있다. 이 때문에, 단층 에피택셜층에서 형성된 컬렉터 영역의 막두께로는, 고내압화에도 한계가 있고, 필요한 내압이 획득되지 않는 문제점이 있었다.
또한, 종래의 반도체 집적 회로 장치의 제조 방법에 있어서는, 단일 칩 상에 인접하여 형성되는 NPN 트랜지스터와 종형 PNP 트랜지스터의 유전체 분리형의 상보형 트랜지스터를 실현하기 위하여, 트렌치를 이용하여 쌍방의 트랜지스터를 전기적으로 절연 분리하였다. 하지만, 트렌치에서는 에칭하는 깊이에도 한계가 있고, 에칭의 정밀도에서도 난점이 있기 때문에, 고내압화를 실현하기 위한 에피택셜층의 막두께를 두껍게 함에 따라 소자간 분리를 위한 에칭이 곤란하게 되는 문제가 있었다.
또한, 고내압화를 실현하기 위하여 저불순물 농도의 컬렉터 영역(7 및 8) 즉, N형 에피택셜층(6)을 두껍게 형성할 경우, 종형 PNP 트랜지스터의 저불순물 농도의 컬렉터 영역(8)의 형성에 대응하고, 이온 주입된 불순물은 고온 장시간에서의 열처리가 필요하고, N형 에피택셜층의 막두께를 두껍게하기에는 공정상 한계가 있다. 또한, 불순물의 확산 깊이를 깊게 하기 위하여, 고가속전압 및 고도입량의 이온 주입을 행하면, 실리콘 기판의 결정 결함이 현저하게 되는 문제가 있었다.
또한, V형 트렌치로 에칭되어 소자간 분리된 컬렉터 영역 및 더미 섬영역에, 자기 정렬법 공정에 이용되고 있는 공지의 포토리소그래피 기술의 포토레지스트를 피막할 경우에, 컬렉터 영역 및 더미 섬영역의 각부에 포토레지스트를 피막하는 것이 곤란하게 되는 문제가 있었다.
본 발명은, 상술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명인 반도체 집적 회로 장치에서는, 지지 기판; 상기 지지 기판 상에 설치한 다결정 반도체층; 상기 다결정 반도체층에서 분리된 일도전형의 저농도 불순물 확산층으로 이루어지는 매립층으로 형성되는 제1 섬영역; 역도전형의 저농도 불순물 확산층으로 이루어지는 매립층으로 형성되는 제2 섬영역; 상기 제1 섬영역의 상기 다결정 반도체층과 인접한 주위에 형성되는 일도전형의 고농도 불순물 확산층으로 이루어지는 제1 매립층; 상기 제2 섬영역의 상기 다결정 반도체층과 인접한 주위에 형성되는 역도전형의 고농도 불순물 확산층으로 이루어지는 제2 매립층; 및 상기 제1 섬영역 및 상기 제2 섬영역에 형성되는 도전형이 서로 다른 트랜지스터를 구비하고, 상기 다결정 반도체층과 상기 제1 및 제2 섬영역의 표면을 실질적으로 평탄하게 형성하는 것을 특징으로 한다.
본 발명의 반도체 집적 회로 장치에서는, 바람직하게도, 상기 제1 및 제2 섬영역은, 복수층의 에피택셜층의 적층에 따라 형성됨으로써 필요에 따라서 상기 제1 및 제2 섬영역의 막두께를 두껍게 할 수 있는 고내압 트랜지스터를 실현할 수 있다.
또한, 상술한 목적으로 달성하기 위하여, 본 발명의 반도체 집적 회로 장치의 제조 방법은, 일도전형의 반도체 기판을 준비하는 공정; 상기 기판 상에 복수층의 역도전형의 에피택셜층을 형성하고, 상기 기판 및 상기 에피택셜층에 형성된 일도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬영역을 형성하는 공정; 상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하는 공정; 상기 제1 및 제2 섬영역의 표면에 이온 주입하여 상기 제1 섬영역에는 일도전형의 고농도 불순물 확산층으로 이루어지는 제1 매립층을 형성하고, 상기 제2 섬영역에는 역도전형의 고농도 불순물 확산층으로 이루어지는 제2 매립층을 형성하는 공정; 상기 제1 매립층의 표면에 LOCOS 산화막을 형성하고, 상기 제2 매립층의 표면에 산화막을 형성하여 상기 LOCOS 산화막 및 상기 산화막 상에 다결정 반도체층을 형성하는 공정; 산화막이 피복된 지지 기판을 준비하고, 상기 다결정 반도체층 상에 상기 산화막을 통해 지지 기판을 접합시키는 공정; 및 상기 지지 기판을 저면으로 하여 상기 반도체 기판을 상기 제1 및 제2 섬영역이 노출할 때까지 연마하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에서는, 바람직하게도, 상기 제1 및 제2 섬영역을 에칭하는 공정은, 상기 제1 및 제2 섬영역을 형성하는 저농도 불순물 확산층으로 이루어지는 상기 매립층과 상기 에피택셜층의 경계면을 완전히 제거하고, 동시에 막두께가 두껍게된 상기 제1 및 제2 섬영역의 바닥부까지 완전히 에칭하고, 유전체 분리형의 상보형 바이폴라 트랜지스터를 실현하기 위하여, V형 트렌치로 에칭하는 공정인 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에서는, 바람직하게도, 기판 표면에 이온 주입을 행하여 컬렉터 인출 확산층을 형성하는 경우에 비교하여, 에피택셜층 표면에 이온 주입을 행하기 때문에, 명확하게 기판에서 결정 결함의 발생을 저감할 수 있다.
또한, 상술한 목적을 달성하기 위하여, 본 발명의 반도체 집적 회로 장치의 제조 방법은, 일도전형의 반도체 기판을 준비하는 공정; 상기 기판 상에 복수층의 역도전형의 에픽택셜층을 형성하고, 상기 기판 및 상기 에픽택셜층에 형성된 일도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬영역을 형성하는 공정; 상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하고, 상기 제1 섬영역과 상기 제2 섬영역 사이에 더미 섬영역을 형성하는 공정; 상기 제1 섬영역, 상기 제2 섬영역 및 상기 더미 영역 상에 동일하게 산화막을 형성하는 공정; 상기 제1 섬영역, 상기 제2 섬영역 및 상기 더미 영역 상에 동일하게 내산화 마스크층을 형성하는 공정; 상기 제2 섬영역 및 상기 더미 섬영역까지의 상기 내산화 마스크층을 선택적으로 잔류시키고, 상기 내산화 마스크층을 마스크로 하여 상기 제1 섬영역 상의 상기 산화막 상에서 일도전형의 고농도 불순물을 이온 주입하는 공정; 상기 일도전형의 고농도 불순물을 확산시킴과 동시에 선택 산화하여 LOCOS 산화막을 형성하는 공정; 상기 제2 섬영역 상의 상기 내산화 마스크층을 제거하고, 상기 LOCOS 산화막을 상기 제1 섬영역 상의 마스크로 하여, 상기 제2 섬영역 상의 상기 산화막 상에서 역도전형의 고농도 불순물을 이온 주입하는 공정; 및 상기 역도전형의 고농도 불순물을 확산시키는 공정을 포함한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에서는, 바람직하게도, 상기 더미 섬영역은, 상기 더미 섬영역 상에 상기 일도전형 및 역도전형의 고농도 불순물의 경계면을 형성하고, 상기 제1 및 제2 섬영역으로의 상기 고농도 불순물의 형성을 방지함으로써 전기적 영향을 최대한 저감할 수 있다.
또한, 본 발명인 반도체 집적 회로 장치의 제조 방법에서는, 일도전형의 반도체 기판을 준비하는 공정; 상기 기판 상에 복수층의 역도전형의 에피택셜층을 형성하고, 상기 기판 및 상기 에피택셜층에 형성한 일도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬영역을 형성하는 공정; 상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하는 공정; 상기 제1 및 제2 섬영역의 각부(角部)를제거하는 공정; 상기 제1 및 제2 섬영역의 표면에 이온 주입하여 상기 제1 섬영역에는 일도전형의 고농도 불순물 확산층으로 이루어지는 제1 매립층을 형성하고, 상기 제2 섬영역에는 역도전형의 고농도 불순물 확산층으로 이루어지는 제2 매립층을 형성하는 공정; 상기 제1 및 제2 매립층의 표면에 LOCOS 산화막을 형성하고, 상기 LOCOS 산화막 상에 다결정 반도체층을 형성하는 공정; 상기 다결정 반도체층 상에 산화막을 형성하고, 상기 산화막을 통해 지지 기판을 접합시키는 공정; 및 상기 지지 기판을 저면으로 하여 상기 반도체 기판을 상기 제1 및 제2 섬영역이 노출될 때까지 연마하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에서는, 바람직하게도, 상기 제1 및 제2 섬영역의 각부를 에칭에 의해 제거하는 공정은, 포토레지스트를 상기 제1 및 제2 섬영역의 각부 이외에 피막시키고, 상기 포토레지스트를 마스크로서 이용하여 행하여 각부를 제거함으로써, 상기 포토 레지스트의 피막을 용이하게 동시에 정밀도가 양호하게 행하는 것을 실현하도록 하는 공정인 것을 특징으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치를 설명하는 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제1 및 제2 실시 형태에 따른 반도체 집적 회로 장치의 유전체 분리형의 상보형 트랜지스터에서 컬렉터 영역 막두께와 내압간의 관계를 나타내는 특성도.
도 15는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치를 설명하는 단면도.
도 16은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 19는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 20은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 23은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 24는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 25는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 26은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 27은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 28은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 29는 종래의 반도체 집적 회로 장치를 설명하는 단면도.
도 30은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 31은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 32는 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 33은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 34는 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 35는 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 36은 종래의 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21, 22, 121, 122 : 트랜지스터
32, 33, 132, 133 : 컬렉터 영역
42, 142 : 다결정 실리콘
44, 144 : 지지 기판
이하에, 본 발명의 반도체 집적 회로 장치 및 그 제조 방법의 제1 및 제2 실시 형태에 관한 도면을 참조하면서 상세하게 설명한다.
우선, 제1 실시 형태에서 도 1 내지 도 14를 이용하여 설명한다.
도 1은 고내압 NPN 트랜지스터(21) 및 고내압 종형 PNP 트랜지스터(22)가 다결정 실리콘(42)을 통해 유전체 분리형의 상보형 바이폴라 트랜지스터로서 형성된 IC의 단면도이다.
본 발명의 반도체 집적 회로 장치는, 실리콘 산화막(43)이 피복된 지지 기판(44) 상에는 다결정 실리콘(42)이 형성되어 있다. 여기서, 지지 기판(44)은, 실리콘 산화막(43)을 통해 1100℃ ~ 1200℃에서 2시간 정도의 열처리를 가하여 다결정 실리콘(42)과 접합시키고 있다. 또한, 다결정 실리콘(42)을 통해 유전체 분리형의 상보형 바이폴라 트랜지스터가 형성된다.
고내압 NPN 트랜지스터(21)에서는, 컬렉터 영역(32)을 에워싸도록 실리콘 산화막(39) 및 N+형 매립층(38)이 형성되어 있다. 또한, 컬렉터 영역(32)에는 N+형 확산영역(47)이 컬렉터 도전 영역으로서, P형 확산 영역(45)이 베이스 영역으로서, 및 N+형 확산영역(49)이 에미터 영역으로서 형성된다. 이때, 컬렉터 도출 영역(47)이 N+형 매립층(38)과 연결하여 형성되어 N+형 고농도층을 형성하고, 고내압 NPN 트랜지스터(21)의 컬렉터 저항을 저감한 구조를 갖는다.
고내압 종형 PNP 트랜지스터(22)에서는, 컬렉터 영역(33)을 에워싸도록 실리콘 산화막(41) 및 P+형 매립층(40)이 형성되어 있다. 또한, 컬렉터 영역(33)에는 P+형 확산 영역(48)이 컬렉터 도출 영역으로서, N+형 웰 영역(46)이 베이스 영역으로서, 및 P+형 확산 영역(50)이 에미터 영역으로서 형성된다. 이때, 컬렉터 도출 영역(48)이 P+형 매립층(40)과 접속하여 형성되어 P+형 고농도층을 형성하고, 고내압 PNP 트랜지스터(22)의 컬렉터 저항을 저감한 구조를 갖는다.
여기서, 도면에 도시되어 있지 않지만, 다른 주변 회로를 일체화하여 모놀리식으로 형성하는 경우는, 이들 소자 상에 Al에 의한 전극 배선, 폴리이미드계 절연막에 의한 층간 절연막, 폴리이미드계의 등이 재킷 ˙코트 등이 형성된다.
상술한 본 발명의 반도체 집적 회로 장치는, N_형 및 P_형 컬렉터 영역(32 및 33)의 주변에 N+형 및 P+형 매립층(38 및 40)을 형성하고, 컬렉터 도출 영역(47 및 48)과 연결시킨다. 이에 따라, N+형 및 P+형 고농도층을 형성하고 컬렉터 저항을 저감시키고, 컬렉터 영역(32 및 33)의 막두께를 두껍게 하는 것을 실현할 수 있어, 그 결과, 고내압의 상보형 바이폴라 트랜지스터를 형성할 수 있다.
구체적으로는, 도 14에 본 발명의 반도체 집적 회로 장치의 유전체 분리형의 상보형 트랜지스터에서 컬렉터 영역 막두께가 90㎛에서는 컬렉터-에미터간 내압 Vceo는 300V를 획득할 수 있고, 고내압의 상보형 바이폴라 트랜지스터를 형성할 수 있다. 또한, 컬렉터-에미터간 내압 Vceo를 250V 이상 획득하기 위해서는 컬렉터 영역의 막두께는 60㎛ 정도 이상 필요하고, 트렌치를 이용한 제조 방법에서의 한계를 훨씬 초과한 막두께로 이루어진다.
또한, 본 발명의 반도체 집적 회로 장치는, 상술한 바와 같이, NPN 트랜지스터(21)와 PNP 트랜지스터(22)가, 다결정 실리콘(42)을 통하여 확실히 유전체 분리되기 위하여, 서로 트랜지스터(21 및 22)에 따른 영향 및 기생 트랜지스터의 발생을 억제할 수 있고, 보다 고주파에 적합한 반도체 집적 회로 장치로 이루어진다.
또한, 결정축(100)의 P형 단결정 실리콘 기판(23)은, 비저항 50Ω㎝ 이상의 기판을 사용하고, 이러한 기판(23) 상에 에피택셜층을 적층하는 트랜지스터 형성 영역을 형성한다. 또한, 본 발명에서는, 다층의 에피택셜층을 적층하지만, 이때, 기판(23)은 장시간에 걸쳐 고온 하에 놓여진다. 예를 들면, 4층의 에피택셜층을 적층하는 경우는, 24시간 동안 약 1000 ~ 1400℃ 하에서 놓여진다. 그 때문에, 상술한 바와 같이, 낮은 비저항이 기판을 이용하고 있어, 기판(23)으로부터의 붙어서 뻗어 올라가는 것을 억제할 수 있다. 그 결과, 컬렉터 영역(32 및 33)으로서 이용하는 에피택셜층을 두껍게 형성할 수 있고, 고내압의 트랜지스터를 실현할 수 있다.
다음에, 도 1에 도시한 본 발명의 반도체 집적 회로 장치의 제조 방법에서, 도 2 내지 도 13을 참조하여 설명한다.
우선, 도 2에 도시한 바와 같이, 두께 650㎛ 정도의 P형 단결정 실리콘 기판(23)을 준비하고, 이 기판(23)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토 에칭하여 선택 마스크로 한다. 또한, 기판(23) 표면에 N_형의 제1 매립층(24)을 형성하는 인(P) 및 P_형의 제1 매립층(25)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
다음에, 도 3에 도시한 바와 같이, 선택 마스크로서 이용한 산화막을 전부 제거한 후에, 기판(23)을 에피택셜 성장 장치의 서셉터(susceptor) 상에 배치하고, 램프 가열에서 기판(23)에 1140℃ 정도의 고온을 가함과 함께, 반응관 내에 SiH2Cl2가스와 H2가스를 도입함으로써 N 또는 N-의 제1 에피택셜층(26)을 18 ~ 22㎛로 성장시킨다. 또한, 제1 에피택셜층(26)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 각각의 선택 마스크로 한다. 또한, 제1 에피택셜층(26) 표면에 N-형의 제2 매립층(27)을 형성하는 인(P) 및 P-형의 제2 매립층(28)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
다음에, 도 4에 도시한 바와 같이, 선택 마스크로서 이용한 산화막을 전부 제거한 후에, 기판(23)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 따라 1140℃ 정도의 고온을 가함과 함께, 반응관 내에 SiH2Cl2가스와 H2가스를 도입함으로써 N 또는 N-의 제2 에피택셜층(29)을 18 ~ 22㎛로 성장시킨다. 이때, 동시에, N-형의 제1 및 제2 매립층(24 및 27)과, P-형의 제1 및 제2 매립층(25 및 28)을 확산시켜 연결시킨다. 또한, 제1 에피택셜층(26) 상에 제2 에피택셜층(29), 제3 에피택셜층(30) 및 제4 에피택셜층(31)까지 형성되지만, 상술한 바와 같이, 각 에피택셜층에서도 마찬가지로, N-형 및 P-형 매립층을 이온 주입함으로써 형성하고, 약 1250℃의 고온에서 16시간 정도 확산시키고, 각각의 매립층을 연결시킨다. 그 결과, NPN 트랜지스터(21)의 N-형 컬렉터 영역(32) 및 PNP 트랜지스터(22)의 P-형 컬렉터 영역(33)이 형성된다.
여기서, N형 불순물로서 인(P) 및 P형 불순물로서 붕소(B)를 사용한 것은 확산속도가 빠른 불순물을 이용하여 짧은 열처리 시간에서 매립층의 연결을 확실히 하기 위함이다. 다시말하면, N형 불순물 영역 및 P형 불순물 영역에서 평탄한 프로파일을 단시간에 형성하기 위함이다.
또한, 기판(23) 상에 NPN 트랜지스터(21) 및 PNP 트랜지스터(22) 형성 영역을 동시에 형성할 수 있는 것도 본 발명의 특징이다.
다음에, 도 5에 도시한 바와 같이, 제4 에피택셜층(31)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 선택 마스크로 한다. 이때, 단일 칩에 근접하여 형성되는 NPN 트랜지스터(21) 및 PNP 트랜지스터(22)의 간섭에 의한 영향을 저감하기 때문에, 또한, 기생 트랜지스터의 발생을 억제하기 때문에, NPN 트랜지스터(21)가 형성되는 N-형 컬렉터 영역(32)과 PNP 트랜지스터(22)가 형성되는 P-형 컬렉터 영역(33)의 소자간 분리를 실현할 필요가 있다. 또한, 후속 공정의 자기 정렬 공정에서 이용되는 공정에서 포토리소그래피 기술과의 관련도 있고, N-형 컬렉터 영역(32)과 P-형 컬렉터 영역(33) 사이에 더미 섬영역(34)이 형성된다. 또한, 제1 에피택셜층(26), 제2 에피택셜층(29), 제3 에피택셜층(30), 제4 에피택셜층(31) 및 기판(23)의 N-형 제1 매립층(24) 및 P-형 제1 매립층(25)이 확산되어 있는 부분보다 깊게 에칭하도록 하고, 소자간 분리용의 V형 트렌치가 형성된다.
다음에, 도 6에 도시한 바와 같이, 선택 마스크로서 이용한 산화막을 전부 제거한 후에, 도면에 도시한 바와 같이, 예를 들면, 막두께가 400 ~ 500Å의 실리콘 산화막(35)이 퇴적되고, 그 상에 실리콘 질화막(36)이 전면에 퇴적된다. 또한, N-형 컬렉터 영역(32)의 표면에 N+형 매립층(38)을 형성하기 위하여, 전면에 포토레지스트(도시되지 않음)를 퇴적시켜 공지의 포토리소그래피 기술에 따라, P-형 컬렉터 영역(33) 및 더미 섬영역(34) 상의 실리콘 질화막(36) 및 포토레지스트(37)을 잔류시켜 그 이외의 실리콘 질화막(36) 및 포토레지스트(37)는 제거된다.
다음에, 도 7에 도시한 바와 같이, 패터닝한 실리콘 질화막(36)을 선택 마스크로 하여 N-형 컬렉터 영역(32)의 주위에 N+형 매립층(38)을 형성하기 위하여, 예를 들면, 비소(As)를 가속전압 40keV 및 도입량 3.0 ×1015/㎠로 하여 이온 주입한다. 또한, 포토레지스트(37)를 제거한 후에, 이온 주입된 비소(As)를 확산시켜서 N+형 매립층(38)이 N-형 컬렉터 영역(32)의 주위에 형성된다. 이때, 실리콘 질화막(36)을 내산화 마스크로서 이용하여, 동시에 실리콘 산화막도 선택적으로 산화시키고, 막두께 0.3 ~ 0.4㎛ 정도의 LOCOS 산화막(39)을 형성한다. 이후, 선택 마스크로서 이용한 실리콘 질화막(36)을 전부 제거한다.
다음에, 도 8에 도시한 바와 같이, P-형 컬렉터 영역(33)의 주위에 P+형 매립층(40)을 형성하기 위하여, 예를 들면, 붕소(B)를 가속전압 40keV 및 도입량 3 ×1015/㎠로 하여 이온 주입한다. 이때, N-형 컬렉터 영역(32)에는, LOCOS 산화막(39)이 마스크의 역할을 하기 위하여, 붕소(B)는 이온 주입되지 않는다.
다음에, 도 9에 도시한 바와 같이, 이온 주입된 붕소(B)를 확산시켜서 P-형 매립층(40)이 P-형 컬렉터 영역(33)의 주위에 형성된다. 이때, P-형 컬렉터 영역(33) 상에는 LOCOS 산화막을 형성할 필요가 없고, 도면에 도시한 바와 같이, LOCOS 산화막(39)과 산화막(41)은 단차가 있는 형상 그대로 존재한다. 여기서, N+형 매립층(38)과 P+형 매립층(40)이 더미 섬영역(34) 상에 접하지만, 더미 섬영역(34)에는 반도체 소자는 어떠한 것도 형성되지 않고, NPN 트랜지스터(21)와 PNP 트랜지스터(22)도 유전체 분리되기 때문에 문제는 없다.
다음에, 도 10에 도시한 바와 같이, 실리콘 산화막(39 및 41) 상에 다결정 실리콘(42)을 1240℃ 정도의 고온에서 1시간 정도에서 150㎛ 정도가 되도록 CVD 퇴적시킨다. 이후, 다결정 실리콘(42)은, 얇은 부분이라도 30㎛의 막두께를 가지도록 연마에 의해 평탄화되고, 산화막(43)이 피복된 웨이퍼를 별개로 준비하여, 이를 지지 기판(44)으로서 다결정 실리콘(42) 표면에 접합시키고, 1100℃ ~ 1200℃에서 2시간 정도의 열처리를 가하여 지지 기판(44)은 확실히 접합된다. 여기서, 지지 기판(44)은 후속 공정에서 연마 공정에 견딜 수 있는 재료이면 바람직하고, 특히, 도전성이 재료에 없어도 된다.
다음에, 도 11에 도시한 바와 같이, 안팍을 뒤집은 단결정 실리콘 기판(23)이 표면으로 되고, 지지 기판(44)이 저면으로 되도록 한다. 또한, 실리콘 기판(23)의 표면에서 N-형 컬렉터 영역(32) 및 P-형 컬렉터 영역(33)이 노출될 때까지 580㎛ 정도 실리콘 기판(23)을 연마한다. 이때, N-형 컬렉터 영역(32), P-형 컬렉터 영역(33) 및 더미 섬영역(34)은 다결정 실리콘(42)을 통해 유전체 분리된 구조로 된다. 또한, 이러한 공정에 따라 N-형 컬렉터 영역(32) 및 P-형 컬렉터 영역(33)은 60 ~ 80㎛ 정도의 막두께로 형성된다.
다음에, 도 12에 도시한 바와 같이, N-형 컬렉터 영역(32)에 P형 확산 영역(45)을 베이스 영역으로서 형성하고, P-형 컬렉터 영역(33)에 이온 주입에 따라 N+형 웨이퍼 영역(46)을 베이스 영역으로서 형성한다.
다음에, 도 13에 도시한 바와 같이, N-형 컬렉터 영역(32) 및 P-형 컬렉터 영역(33)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 선택 마스크로 한다. 또한, N-형 컬렉터 영역(32)에 N+형 확산 영역(47)을 컬렉터 도출 영역으로서 형성하는 비소(As) 및 P+형 확산 영역(48)을 컬렉터 도출 영역으로서 형성하는 붕소(B)를 이온 주입하고, 확산한다. 또한, 동시에, P형 확산 영역(45)에 N+형 확산 영역(49)을 에미터 영역으로서 형성함으로써 NPN 트랜지스터(21)가 형성된다. 또한, N+형 웨이퍼 영역(46)에 P+형 컬렉터 영역(50)을 에미터 영역으로서 형성함으로써 PNP 트랜지스터(22)가 형성된다.
이러한 공정에서, N+형 매립층(38) 및 P+형 매립층(40)은 V형 트렌치 에칭의경사를 따라서 표면까지 형성되어 있기 때문에, N+형 컬렉터 도출 영역(47) 및 P+형 컬렉터 도출 영역(48)은 짧은 확산 시간에 N+형 매립층(38) 및 P+형 매립층(40)과 연결할 수 있다. 또한, N+형 컬렉터 도출 영역(47) 및 P+형 컬렉터 도출 영역(48)의 마스크 차이가 있는 것으로 하여도, N+형 매립층(38) 및 P+형 매립층(40)은 V형 트렌치 에칭의 경사를 따라서 표면까지 형성되기 때문에, 확산 시간의 조정으로 용이하게 양자를 연결할 수 있다. 이에 따라, N+형 컬렉터 도출 영역(47) 및 P+형 컬렉터 도출 영역(48)은 각각 N+형 매립층(38) 및 P+형 매립층(40)과 연결하고, 컬렉터 저항이 저감된 구조로 된다.
이후, 전면에 산화막이 퇴적되어, 전극 형성부에 개구가 설치된 산화막 상에서 알루미늄을 퇴적시킨 전극(51)을 형성한다. 그 결과, 도 1에 도시한 반도체 집적 회로 장치의 구조로 된다.
상술한 실시에서는, 에피택셜층이 4층 적층된 구조에 관해 설명하지만, 사용 목적에 따라서 적층되는 에피택셜층의 단수가 변하여도 상술한 제1 실시 형태에서 반도체 집적 회로 장치와 동일한 효과를 획득할 수 있다.
다음에, 제2 실시 형태에 관해 도 15 내지 도 28을 이용하여 설명한다.
도 15는 제1 실시 형태와 동일하게 고내압 NPN 트랜지스터(121) 및 고내압 종형 PNP 트랜지스터(122)가 다결정 실리콘(142)을 통해, 유전체 분리형의 상보형바이폴라 트랜지스터로서 형성된 IC의 단면도이다.
또한, 제1 실시 형태와 제2 실시 형태의 IC 구조에서 서로 다른 점은, 제2 실시 형태에서는 N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134) 등의 각부를 제거한 구조를 갖는데 있다. 그 이외에 IC 구조는, 제1 및 제2 실시 형태에서 동일한 구조를 가지기 때문에, 제1 실시 형태에서의 특징 및 효과는 제2 실시 형태에서도 동일하다고 말할 수 있다. 그러므로, 제2 실시 형태에서 구조의 설명은 제1 실시 형태를 참조하는 것으로 하여, 여기서는 구조의 상세한 설명을 할애하지 않는다.
다음에, 도 15에 도시한 본 발명의 반도체 집적 회로 장치의 제조 방법에 관해 도 16 내지 도 28을 참조하여 설명한다.
우선, 도 16에 도시한 바와 같이, 두께 650㎛ 정도의 P형 단결정 실리콘 기판(123)을 준비하고, 이러한 기판(123)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 선택 마스크로 한다. 또한, 기판(123) 표면에 N-형 제1 매립층(124)을 형성하는 인(P) 및 P-형 제1 매립층(125)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
다음에, 도 17에 도시한 바와 같이, 선택 마스크로서 이용한 산화막을 전부 제거한 후에, 기판(123)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 따라 기판(123)에 1140℃ 정도의 고온을 가함과 함께, 반응관 내에 SiH2Cl2가스와 H2가스를 도입함으로써 N 또는 N-의 제1 에피택셜층(126)을 18 ~ 22㎛로 성장시킨다. 또한, 제1 에피택셜층(126)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 각각의 선택 마스크로 한다. 또한, 제1 에피택셜층(126) 표면에 N-형의 제2 매립층(127)을 형성하는 인(P) 및 P-형의 제2 매립층(128)을 형성하는 붕소(B)를 이온 주입하여 확산한다.
다음에, 도 18에 도시한 바와 같이, 선택 마스크로서 이용한 산화막을 전부 제거한 후에, 기판(123)을 에피택셜 성장 장치의 서셉터 상에 배치하고, 램프 가열에 따라 1140℃ 정도의 고온을 가함과 함께, 반응관 내에 SiH2Cl2가스와 H2가스를 도입함으로써 N 또는 N-의 제2 에피택셜층(129)을 18 ~ 22㎛로 성장시킨다. 이때, 동시에, N-형의 제1 및 제2 매립층(124 및 127)과, P-형의 제1 및 제2 매립층(125 및 128)을 확산시켜 연결시킨다. 또한, 제1 에피택셜층(126) 상에 제2 에피택셜층(129), 제3 에피택셜층(130) 및 제4 에피택셜층(131)까지 형성되지만, 상술한 바와 같이, 각 에피택셜층에서도 동일한 형태로, N-형 및 P-형 매립층을 이온 주입함으로써 형성하고, 약 1250℃의 고온에서 16시간 정도 확산시키고, 각각의 매립층을 연결시킨다. 그 결과, NPN 트랜지스터(121)의 N-형 컬렉터 영역(132) 및 PNP 트랜지스터(122)의 P-형 컬렉터 영역(133)이 형성된다.
여기서, N형 불순물로서 인(P) 및 P형 불순물로서 붕소(B)를 사용한 것은 확산속도가 빠른 불순물을 이용하여 짧은 열처리 시간에서 매립층의 연결을 확실히 하기 위함이다. 다시말하면, N형 불순물 영역 및 P형 불순물 영역에서 평탄한 프로파일을 단시간에 형성하기 위함이다.
또한, 기판(123) 상에 NPN 트랜지스터(121) 및 PNP 트랜지스터(122) 형성 영역을 동시에 형성할 수 있는 것도 본 발명의 특징이다.
다음에, 도 19에 도시한 바와 같이, 제4 에피택셜층(131)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 선택 마스크로 한다. 이때, 단일 칩에 근접하여 형성되는 NPN 트랜지스터(121) 및 PNP 트랜지스터(122)의 간섭에 의한 영향을 저감하기 때문에, 또한, 기생 트랜지스터의 발생을 억제하기 때문에, NPN 트랜지스터(121)가 형성되는 N-형 컬렉터 영역(132)과 PNP 트랜지스터(122)가 형성되는 P-형 컬렉터 영역(133)의 소자간 분리를 실현할 필요가 있다. 또한, 후속 공정의 자기 정렬 공정에서 이용되는 공정에서 포토리소그래피 기술과의 관련도 있고, N-형 컬렉터 영역(132)과 P-형 컬렉터 영역(133) 사이에 더미 섬영역(134)이 형성된다. 또한, 제1 에피택셜층(126), 제2 에피택셜층(129), 제3 에피택셜층(130), 제4 에피택셜층(131) 및 기판(123)의 N-형 제1 매립층(124) 및 P-형 제1 매립층(125)이 확산되어 있는 부분보다 깊게 에칭하도록 하고, 소자간 분리용의 V형 트렌치가 형성된다.
다음에, 도 20에 도시한 바와 같이, 선택 마스크로서 이용한 산화막을 전부제거한 후에, 포토레지스트(152)를 퇴적시킨다. 이때, 적하된 포토레지스트(152)는 실리콘 웨이퍼를 회전시키는 것으로 원심력을 이용하여 피막된다. 하지만, 이러한 공정에서는, 포토레지스트(152)가 피막하기 어려운 N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134) 등의 각부에 포토레지스트(152)가 피막되지 않는 부분에서 멈춘다.
다음에, 도 21에 도시한 바와 같이, 포토레지스트(152)가 피막하고 있지 않은 N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134) 등의 각부를 실리콘 에칭함으로써 각부를 제거한다. 또한, 선택 마스크로서 이용한 포토레지스트(152)를 전부 제거한다. 이때, 에칭 방법으로서는, CHF3가스 또는 CF4가스를 이용하고, 상온 하에서 플라즈마 에칭에 따라 행한다.
이러한 공정에서, N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134) 등의 각부를 제거함에 따라, 후속 공정에서 V형 구조를 갖는 부분에 포토레지스트(152)를 피막시킬 경우에, 막두께의 조정이 용이하고, 포토레지스트 피막 공정이 용이한 구조로 된다.
구체적으로는, 상술한 바와 같이, 적하된 포토레지스트(152)는 실리콘 웨이퍼를 회전시킴으로써 원심력을 이용하여 피막하지만, 이때, V형 트렌치로 에칭된 내부나 N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134)의 상단에는 포토레지스트(152)는 피막하지만, 각부에는 포토레지스트가 피막하기 어렵고,피막되어도 다른 부분보다도 얇게 된다. 하지만, 이러한 공정에 따라 각부를 에칭함으로써 포토레지스트(152)의 피막이 훨씬 용이하고, N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134) 등의 각부에서 포토레지스트(152)의 피막의 정밀도를 갖는 구조로 된다.
다음에, 도 22에 도시한 바와 같이, 전면에, 막두께가 400 ~ 500Å의 실리콘 산화막(135)이 퇴적되고, 그 상에 실리콘 질화막(136)이 전면에 퇴적된다. 또한, N-형 컬렉터 영역(132)의 표면에 N+형 매립층(138)을 형성하기 위하여, 전면에 포토레지스트(도시되지 않음)를 퇴적시켜 공지의 포토리소그래피 기술에 따라, P-형 컬렉터 영역(133) 및 더미 섬영역(134) 상의 실리콘 질화막(136) 및 포토레지스트(137)을 잔류시켜 그 이외의 실리콘 질화막(136) 및 포토레지스트(137)는 제거된다.
다음에, 도 23에 도시한 바와 같이, 패터닝한 실리콘 질화막(136)을 선택 마스크로 하여 N-형 컬렉터 영역(132)의 주위에 N+형 매립층(138)을 형성하기 위하여, 예를 들면, 비소(As)를 가속전압 40keV 및 도입량 3.0 ×1015/㎠로 하여 이온 주입한다. 또한, 포토레지스트(137)를 제거한 후에, 이온 주입된 비소(As)를 확산시켜서 N+형 매립층(138)이 N-형 컬렉터 영역(132)의 주위에 형성된다. 이때, 실리콘 질화막(136)을 내산화 마스크로서 이용하여, 동시에 실리콘 산화막도 선택적으로산화시키고, 막두께 0.3 ~ 0.4㎛ 정도의 LOCOS 산화막(139)을 형성한다. 이후, 선택 마스크로서 이용한 실리콘 질화막(136)을 전부 제거한다.
다음에, 도 24에 도시한 바와 같이, P-형 컬렉터 영역(133)의 주위에 P형 매립층(140)을 형성하기 위하여, 예를 들면, 붕소(B)를 가속전압 40keV 및 도입량 3.0 ×1015/㎠로 하여 이온 주입한다. 이때, N-형 컬렉터 영역(132)에는, LOCOS 산화막(139)이 마스크의 역할을 하기 위하여, 붕소(B)는 이온 주입되지 않는다.
또한, 이온 주입된 붕소(B)를 확산시켜서 P-형 매립층(140)이 P-형 컬렉터 영역(133)의 주위에 형성된다. 이때, P-형 컬렉터 영역(133) 상에는 LOCOS 산화막을 형성할 필요가 없고, 도면에 도시한 바와 같이, LOCOS 산화막(139)과 산화막(141)은 단차가 있는 형상 그대로 존재한다. 여기서, N+형 매립층(138)과 P+형 매립층(140)이 더미 섬영역(134) 상에 접하지만, 더미 섬영역(134)에는 반도체 소자는 어떠한 것도 형성되지 않고, NPN 트랜지스터(121)와 PNP 트랜지스터(122)도 유전체 분리되기 때문에 문제는 없다.
다음에, 도 25에 도시한 바와 같이, 실리콘 산화막(139 및 141) 상에 다결정 실리콘(142)을 1240℃ 정도의 고온에서 1시간 정도에서 150㎛ 정도가 되도록 CVD 퇴적시킨다. 이후, 다결정 실리콘(142)은, 얇은 부분이라도 30㎛의 막두께를 가지도록 연마에 의해 평탄화되고, 산화막(143)이 피복된 웨이퍼를 별개로 준비하여, 이를 지지 기판(144)으로서 다결정 실리콘(142) 표면에 접합시키고, 1100℃ ~ 1200℃에서 2시간 정도의 열처리를 가하여 지지 기판(144)은 확실히 접합된다. 여기서, 지지 기판(144)은 후속 공정에서 연마 공정에 견딜 수 있는 재료이면 바람직하고, 특히, 도전성이 재료에 없어도 된다.
다음에, 도 26에 도시한 바와 같이, 안팍을 뒤집은 단결정 실리콘 기판(123)이 표면으로 되고, 지지 기판(144)이 저면으로 되도록 한다. 또한, 실리콘 기판(123)의 표면에서 N-형 컬렉터 영역(132) 및 P-형 컬렉터 영역(133)이 노출될 때까지 580㎛ 정도 실리콘 기판(123)을 연마한다. 이때, N-형 컬렉터 영역(132), P-형 컬렉터 영역(133) 및 더미 섬영역(134)은 다결정 실리콘(142)을 통해 유전체 분리된 구조로 된다. 또한, 이러한 공정에 따라 N-형 컬렉터 영역(132) 및 P-형 컬렉터 영역(133)은 60 ~ 80㎛ 정도의 막두께로 형성된다.
다음에, 도 27에 도시한 바와 같이, N-형 컬렉터 영역(132)에 P형 확산 영역(145)을 베이스 영역으로서 형성하고, P-형 컬렉터 영역(133)에 이온 주입에 따라 N+형 웨이퍼 영역(146)을 베이스 영역으로서 형성한다.
다음에, 도 28에 도시한 바와 같이, N-형 컬렉터 영역(132) 및 P-형 컬렉터 영역(133)의 표면을 열산화하여 산화막을 형성하고, 산화막을 포토에칭하여 선택 마스크로 한다. 또한, N-형 컬렉터 영역(132)에 N+형 확산 영역(147)을 컬렉터 도출 영역으로서 형성하는 비소(As) 및 P+형 확산 영역(148)을 컬렉터 도출 영역으로서 형성하는 붕소(B)를 이온 주입하고, 확산한다. 또한, 동시에, P형 확산 영역(145)에 N+형 확산 영역(149)을 에미터 영역으로서 형성함으로써, NPN 트랜지스터(121)가 형성된다. 또한, N+형 웨이퍼 영역(146)에 P+형 컬렉터 영역(150)을 에미터 영역으로서 형성함으로써 PNP 트랜지스터(122)가 형성된다.
이러한 공정에서, N+형 매립층(138) 및 P+형 매립층(140)은 V형 트렌치 에칭의 경사를 따라서 표면까지 형성되어 있기 때문에, N+형 컬렉터 도출 영역(147) 및 P+형 컬렉터 도출 영역(148)은 짧은 확산 시간에 N+형 매립층(138) 및 P+형 매립층(140)과 연결할 수 있다. 또한, N+형 컬렉터 도출 영역(147) 및 P+형 컬렉터 도출 영역(148)의 마스크 차이가 있는 것으로 하여도, N+형 매립층(138) 및 P+형 매립층(140)은 V형 트렌치 에칭의 경사를 따라서 표면까지 형성되기 때문에, 확산 시간의 조정으로 용이하게 양자를 연결할 수 있다. 이에 따라, N+형 컬렉터 도출 영역(147) 및 P+형 컬렉터 도출 영역(148)은 각각 N+형 매립층(138) 및 P+형 매립층(140)과 연결하고, 컬렉터 저항이 저감된 구조로 된다.
이후, 전면에 산화막이 퇴적되어, 전극 형성부에 개구가 설치된 산화막 상에서 알루미늄을 퇴적시킨 전극(151)을 형성한다. 이에 따라, 도 15에 도시한 반도체 집적 회로 장치의 구조로 된다.
상술한 실시에서는, 에피택셜층이 4층 적층된 구조에 관해 설명하지만, 사용 목적에 따라서 적층되는 에피택셜층의 단수가 변하여도 상술한 제2 실시 형태에서 반도체 집적 회로 장치와 동일한 효과를 획득할 수 있다.
본 발명에 따르면, 반도체 집적 회로 장치에서, 저농도층의 컬렉터 영역의 주위에 고농도층의 매립층을 형성하고, 고농도 컬렉터 도출 영역과 연결시킴으로써 고농도층 영역을 형성하고 컬렉터 저항을 저감시킬 수 있고, 컬렉터 영역의 막두께를 두껍게 실현할 수 있으며, 고내압에 강한 반도체 집적 회로 장치가 실현될 수 있다. 구체적으로, 컬렉터-에미터간 내압 Vceo를 250V 이상 획득하기 위해서는 컬렉터 영역의 막두께는 60㎛ 정도 이상 필요하고, 트렌치를 이용한 제조 방법에서는 형성될 수 없는 고내압의 소자를 형성할 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 컬렉터 영역을 형성하는 공정에서, 에픽택셜층을 다층 적층함으로써 형성하기 때문에, 컬렉터 영역의 막두께를 두껍게 할 수가 있고, 고내압에 강한 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 컬렉터 영역을 에칭하는 공정에서, V형 트렌치로 에칭함으로써 깊은 부분까지 면방위에 에칭할 수 있고, 다결정 실리콘에 의해 확실히 유전체 분리가 되어 서로의 트랜지스터의영향을 저감할 수 있는 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 컬렉터 영역을 에칭하는 공정에서, V형 트렌치로 에칭함으로써 컬렉터 영역의 측면으로 경사를 가질수 있고, 컬렉터 영역의 주위에 고농도의 매립층을 한번에 형성할 수 있고, 정해진 양산성으로 강한 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 상보형의 트랜지스터의 컬렉터 영역을 형성하는 공정에서, V형 트렌치로 에칭함으로써 고농도 매립층이 경사를 이유로 형성되기 때문에, 컬렉터 도출 영역을 대부분 확산시키지 않도록 상기 고농도 매립층과 연결시킬 수 있고, 에미터 영역과 동일한 공정으로 형성될 수 있으며, 정해진 양산성으로 강한 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 고농도의 매립층을 형성하는 공정에서, 자기 정렬 기술을 이용함으로써 포토레지스트 공정을 한 공정 생략할 수 있고, 정해진 양산성으로 강한 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, N-형 및 P-형 컬렉터 영역 및 더미 섬영역 등의 각부를 실리콘 에칭함으로써 각부를 제거하여, 포토리소그래피 기술의 포토레지스트 피막의 공정에 의해 각부에서 포토레지스트의 피막이 용이하게 동시에 정밀도가 양호하게 행해지고, 정해진 양산성으로 강한 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법에 따르면, 고농도의 매립층을 형성하는 공정에서, 자기 정렬 기술을 이용함으로써 포토레지스트 공정을 한 공정 생략할 수 있고, 정해진 양산성으로 강한 반도체 집적 회로 장치의 제조 방법이 실현될 수 있다.

Claims (12)

  1. 반도체 집적 회로 장치에 있어서,
    지지 기판;
    상기 지지 기판 상에 설치한 다결정 반도체층;
    상기 다결정 반도체층에서 분리된 일도전형의 저농도 불순물 확산층으로 이루어지는 매립층으로 형성되는 제1 섬영역;
    역도전형의 저농도 불순물 확산층으로 이루어지는 매립층으로 형성되는 제2 섬영역;
    상기 제1 섬영역의 상기 다결정 반도체층과 인접한 주위에 형성되는 일도전형의 고농도 불순물 확산층으로 이루어지는 제1 매립층;
    상기 제2 섬영역의 상기 다결정 반도체층과 인접한 주위에 형성되는 역도전형의 고농도 불순물 확산층으로 이루어지는 제2 매립층; 및
    상기 제1 섬영역 및 상기 제2 섬영역에 형성되는 도전형이 서로 다른 트랜지스터를 구비하고,
    상기 다결정 반도체층과 상기 제1 및 제2 섬영역의 표면을 실질적으로 평탄하게 형성하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 섬영역은, 복수층의 에피택셜층으로 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 섬영역의 막두께는, 5㎛ 내지 100㎛인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 제1 섬영역에 형성되는 상기 일도전형의 트랜지스터는 NPN 트랜지스터이고, 상기 제2 섬영역에 형성되는 상기 역도전형의 트랜지스터는 종형 PNP 트랜지스터인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 반도체 집적 회로 장치의 제조 방법에 있어서,
    일도전형의 반도체 기판을 준비하는 공정;
    상기 기판 상에 복수층의 역도전형의 에피택셜층을 형성하고, 상기 기판 및 상기 에피택셜층에 형성된 일도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬영역을 형성하는 공정;
    상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하는 공정;
    상기 제1 및 제2 섬영역의 표면에 이온 주입하여 상기 제1 섬영역에는 일도전형의 고농도 불순물 확산층으로 이루어지는 제1 매립층을 형성하고, 상기 제2 섬영역에는 역도전형의 고농도 불순물 확산층으로 이루어지는 제2 매립층을 형성하는 공정;
    상기 제1 매립층의 표면에 LOCOS 산화막을 형성하고, 상기 제2 매립층의 표면에 산화막을 형성하여 상기 LOCOS 산화막 및 상기 산화막 상에 다결정 반도체층을 형성하는 공정;
    산화막이 피복된 지지 기판을 준비하고, 상기 다결정 반도체층 상에 상기 산화막을 통해 지지 기판을 접합시키는 공정; 및
    상기 지지 기판을 저면으로 하여 상기 반도체 기판을 상기 제1 및 제2 섬영역이 노출할 때까지 연마하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하는 공정은, 상기 제1 섬영역과 상기 제2 섬영역 사이에 더미 섬영역을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제5항에 있어서, 상기 반도체 기판은, 비저항이 50Ωcm 이상인 기판으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제5항에 있어서, 상기 제1 섬영역에 NPN 트랜지스터를 형성하고, 상기 제2 섬영역에 종형 PNP 트랜지스터를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 반도체 집적 회로 장치의 제조 방법에 있어서,
    일도전형의 반도체 기판을 준비하는 공정;
    상기 기판 상에 복수층의 역도전형의 에픽택셜층을 형성하고, 상기 기판 및 상기 에픽택셜층에 형성된 일도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬영역을 형성하는 공정;
    상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하고, 상기 제1 섬영역과 상기 제2 섬영역 사이에 더미 섬영역을 형성하는 공정;
    상기 제1 섬영역, 상기 제2 섬영역 및 상기 더미 영역 상에 동일하게 산화막을 형성하는 공정;
    상기 제1 섬영역, 상기 제2 섬영역 및 상기 더미 영역 상에 동일하게 내산화 마스크층을 형성하는 공정;
    상기 제2 섬영역 및 상기 더미 섬영역까지의 상기 내산화 마스크층을 선택적으로 잔류시키고, 상기 내산화 마스크층을 마스크로 하여 상기 제1 섬영역 상의 상기 산화막 상에서 일도전형의 고농도 불순물을 이온 주입하는 공정;
    상기 일도전형의 고농도 불순물을 확산시킴과 동시에 선택 산화하여 LOCOS 산화막을 형성하는 공정;
    상기 제2 섬영역 상의 상기 내산화 마스크층을 제거하고, 상기 LOCOS 산화막을 상기 제1 섬영역 상의 마스크로 하여, 상기 제2 섬영역 상의 상기 산화막 상에서 역도전형의 고농도 불순물을 이온 주입하는 공정; 및
    상기 역도전형의 고농도 불순물을 확산시키는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 반도체 집적 회로 장치의 제조 방법에 있어서,
    일도전형의 반도체 기판을 준비하는 공정;
    상기 기판 상에 복수층의 역도전형의 에피택셜층을 형성하고, 상기 기판 및 상기 에피택셜층에 형성한 일도전형 및 역도전형의 매립층을 확산하여 연결하고, 제1 및 제2 섬영역을 형성하는 공정;
    상기 제1 및 제2 섬영역의 양단부를 V형 트렌치로 에칭하는 공정;
    상기 제1 및 제2 섬영역의 각부(角部)를 제거하는 공정;
    상기 제1 및 제2 섬영역의 표면에 이온 주입하여 상기 제1 섬영역에는 일도전형의 고농도 불순물 확산층으로 이루어지는 제1 매립층을 형성하고, 상기 제2 섬영역에는 역도전형의 고농도 불순물 확산층으로 이루어지는 제2 매립층을 형성하는 공정;
    상기 제1 및 제2 매립층의 표면에 LOCOS 산화막을 형성하고, 상기 LOCOS 산화막 상에 다결정 반도체층을 형성하는 공정;
    상기 다결정 반도체층 상에 산화막을 형성하고, 상기 산화막을 통해 지지 기판을 접합시키는 공정; 및
    상기 지지 기판을 저면으로 하여 상기 반도체 기판을 상기 제1 및 제2 섬영역이 노출될 때까지 연마하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 및 제2 섬영역의 각부를 제거하는 공정은, 상기제1 및 제2 섬영역의 각부 이외에 포토레지스트를 피막시키고, 상기 포토레지스트를 마스크로 하여 에칭에 따라 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제10항에 있어서, 상기 제1 섬영역에 NPN 트랜지스터를 형성하고, 상기 제2 섬영역에 종형 PNP 트랜지스터를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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