JP2001223274A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体膜のエッチング残渣に伴うＩＩＬの横
型トランジスタのコレクタ・エミッタ間リーク電流を抑
え、またＩＩＬの横型トランジスタのベース電流を減ら
してＩＩＬのβｅｆｆを向上する。 【解決手段】 Ｎ型シリコン基板１０１上に形成された
Ｎ型エピタキシャル層１０２も表面に、第１の素子領域
を囲んで素子分離ＬＯＣＯＳ膜１０３が形成される。第
１の素子領域にはＩＩＬの横型ＰＮＰトランジスタのエ
ミッタ層となるＰ型拡散層１０６と、コレクタ層となる
Ｐ型拡散層１０７が形成される。素子分離ＬＯＣＯＳ膜
を横切って、Ｐ型半導体膜が横型ＰＮＰトランジスタの
コレクタ電極１０４ａとして形成される。コレクタ電極
１０４ａと離れてかつ素子分離ＬＯＣＯＳ膜の周辺部を
横切らない位置に、インジェクタとなる横型ＰＮＰトラ
ンジスタのエミッタ電極１０４ｂがＰ型半導体膜により
形成される。
型トランジスタのコレクタ・エミッタ間リーク電流を抑
え、またＩＩＬの横型トランジスタのベース電流を減ら
してＩＩＬのβｅｆｆを向上する。 【解決手段】 Ｎ型シリコン基板１０１上に形成された
Ｎ型エピタキシャル層１０２も表面に、第１の素子領域
を囲んで素子分離ＬＯＣＯＳ膜１０３が形成される。第
１の素子領域にはＩＩＬの横型ＰＮＰトランジスタのエ
ミッタ層となるＰ型拡散層１０６と、コレクタ層となる
Ｐ型拡散層１０７が形成される。素子分離ＬＯＣＯＳ膜
を横切って、Ｐ型半導体膜が横型ＰＮＰトランジスタの
コレクタ電極１０４ａとして形成される。コレクタ電極
１０４ａと離れてかつ素子分離ＬＯＣＯＳ膜の周辺部を
横切らない位置に、インジェクタとなる横型ＰＮＰトラ
ンジスタのエミッタ電極１０４ｂがＰ型半導体膜により
形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
特にＩＩＬ素子を有するバイポーラ型の集積回路とその
製造方法に関する。
特にＩＩＬ素子を有するバイポーラ型の集積回路とその
製造方法に関する。
【０００２】
【従来の技術】ＩＩＬはバイポーラプロセス技術を使っ
て形成できるため、同一チップ上にデジタル回路とアナ
ログ回路とを容易に集積できる特長があり、集積回路に
広く用いられている。
て形成できるため、同一チップ上にデジタル回路とアナ
ログ回路とを容易に集積できる特長があり、集積回路に
広く用いられている。
【０００３】ＩＩＬを高速に動作させるには、逆方向構
造の縦型トランジスタのエミッタおよびベース領域に蓄
積される少数電荷を低減することが重要である。例え
ば、バイポーラプロセスの素子分離に用いる厚い酸化膜
でＩＩＬ素子を取り囲むことにより、ベース領域に蓄積
される少数電荷を大幅に低減でき、ＩＩＬを高速化でき
る。
造の縦型トランジスタのエミッタおよびベース領域に蓄
積される少数電荷を低減することが重要である。例え
ば、バイポーラプロセスの素子分離に用いる厚い酸化膜
でＩＩＬ素子を取り囲むことにより、ベース領域に蓄積
される少数電荷を大幅に低減でき、ＩＩＬを高速化でき
る。
【０００４】図９（ａ）〜図９（ｄ）は従来のＩＩＬの
構造を示す図である。図９（ｄ）は平面図、図９（ａ）
は図９（ｄ）のＡ−Ａ’に沿った断面図、図９（ｂ）は
図９（ｄ）のＢ−Ｂ’に沿った断面図、図９（ｃ）は図
９（ｄ）のＣ−Ｃ’に沿った断面図を示す。
構造を示す図である。図９（ｄ）は平面図、図９（ａ）
は図９（ｄ）のＡ−Ａ’に沿った断面図、図９（ｂ）は
図９（ｄ）のＢ−Ｂ’に沿った断面図、図９（ｃ）は図
９（ｄ）のＣ−Ｃ’に沿った断面図を示す。
【０００５】Ｎ型シリコン基板１上にＮ型エピタキシャ
ル層２が形成され、Ｎ型エピタキシャル層２中にＰ型拡
散層８およびＰ型拡散層９が形成され、Ｐ型拡散層９中
にＮ型拡散層１２が形成されている。そして、Ｎ型拡散
層１２をコレクタとし、Ｐ型拡散層９をベースとし、Ｎ
型エピタキシャル層２をエミッタとする逆方向構造の縦
型ＮＰＮトランジスタを構成している。更にＰ型半導体
膜４ａは、縦型ＮＰＮトランジスタのベース蓄積電荷を
低減する等の目的で、ＬＯＣＯＳ膜３を跨いで形成さ
れ、縦型ＮＰＮトランジスタのベース電極および横型Ｐ
ＮＰトランジスタのコレクタ電極を兼ねている。Ｐ型半
導体膜４ｂが横型ＰＮＰトランジスタのコレクタ電極４
ａから離れた所定の位置に、横型ＰＮＰトランジスタの
エミッタ電極として形成されている。横型ＰＮＰトラン
ジスタのコレクタ電極４ａおよびエミッタ電極４ｂは、
素子分離ＬＯＣＯＳ膜３の周辺部を横切って同一素子領
域上に形成されている。素子分離ＬＯＣＯＳ膜３で素子
間を取り囲むことにより、縦型ＮＰＮトランジスタのエ
ミッタおよぴベースの蓄積電荷等の低減を図っている。
ル層２が形成され、Ｎ型エピタキシャル層２中にＰ型拡
散層８およびＰ型拡散層９が形成され、Ｐ型拡散層９中
にＮ型拡散層１２が形成されている。そして、Ｎ型拡散
層１２をコレクタとし、Ｐ型拡散層９をベースとし、Ｎ
型エピタキシャル層２をエミッタとする逆方向構造の縦
型ＮＰＮトランジスタを構成している。更にＰ型半導体
膜４ａは、縦型ＮＰＮトランジスタのベース蓄積電荷を
低減する等の目的で、ＬＯＣＯＳ膜３を跨いで形成さ
れ、縦型ＮＰＮトランジスタのベース電極および横型Ｐ
ＮＰトランジスタのコレクタ電極を兼ねている。Ｐ型半
導体膜４ｂが横型ＰＮＰトランジスタのコレクタ電極４
ａから離れた所定の位置に、横型ＰＮＰトランジスタの
エミッタ電極として形成されている。横型ＰＮＰトラン
ジスタのコレクタ電極４ａおよびエミッタ電極４ｂは、
素子分離ＬＯＣＯＳ膜３の周辺部を横切って同一素子領
域上に形成されている。素子分離ＬＯＣＯＳ膜３で素子
間を取り囲むことにより、縦型ＮＰＮトランジスタのエ
ミッタおよぴベースの蓄積電荷等の低減を図っている。
【０００６】
【発明が解決しようとする課題】上記のとおり従来の技
術では、図９（ｃ）および図９（ｄ）に示す様に、横型
ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ
電極４ｂとして用いる半導体膜が、素子分離ＬＯＣＯＳ
膜３の周辺部を横切って同一素子領域上に形成されてい
る。横型ＰＮＰトランジスタのコレクタ電極４ａおよび
エミッタ電極４ｂとして用いる半導体膜をエッチングし
た時のエッチング残渣４ｃは、シリコンとの段差がある
ＬＯＣＯＳ膜３の周辺部において残りやすく、このエッ
チング残渣を介して横型ＰＮＰトランジスタのコレクタ
とエミッタとの間にリーク電流が流れるという課題があ
った。
術では、図９（ｃ）および図９（ｄ）に示す様に、横型
ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ
電極４ｂとして用いる半導体膜が、素子分離ＬＯＣＯＳ
膜３の周辺部を横切って同一素子領域上に形成されてい
る。横型ＰＮＰトランジスタのコレクタ電極４ａおよび
エミッタ電極４ｂとして用いる半導体膜をエッチングし
た時のエッチング残渣４ｃは、シリコンとの段差がある
ＬＯＣＯＳ膜３の周辺部において残りやすく、このエッ
チング残渣を介して横型ＰＮＰトランジスタのコレクタ
とエミッタとの間にリーク電流が流れるという課題があ
った。
【０００７】また図９（ｄ）に示すように、横型ＰＮＰ
トランジスタのコレクタ電極４ａとエミッタ電極４ｂが
対向する部分の素子領域の幅は、コレクタ電極４ａおよ
びエミッタ電極４ｂが対向する幅と同一にしているた
め、横型ＰＮＰトランジスタのエミッタ（Ｐ型拡散層
６）とコレクタ（Ｐ型拡散層７）が対向しているベース
領域が幅広くなり、Ｐ型拡散層６から供給されるインジ
ェクタ電流は横型ＰＮＰトランジスタのベース電流とし
て多く流れ、ＩＩＬのβｅｆｆが低くなるという課題が
あった。
トランジスタのコレクタ電極４ａとエミッタ電極４ｂが
対向する部分の素子領域の幅は、コレクタ電極４ａおよ
びエミッタ電極４ｂが対向する幅と同一にしているた
め、横型ＰＮＰトランジスタのエミッタ（Ｐ型拡散層
６）とコレクタ（Ｐ型拡散層７）が対向しているベース
領域が幅広くなり、Ｐ型拡散層６から供給されるインジ
ェクタ電流は横型ＰＮＰトランジスタのベース電流とし
て多く流れ、ＩＩＬのβｅｆｆが低くなるという課題が
あった。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体集積回路は、第１導電型の半導体基板
上に形成された第１導電型の半導体層と、前記半導体層
表面の第１の素子領域を取り囲む素子分離領域に形成さ
れた絶縁膜と、前記第１の素子領域領域内に前記絶縁膜
上を横切って形成された第２導電型の第１の半導体膜
と、前記第１の素子領域上に前記絶縁膜を横切らずに形
成された第２導電型の第２の半導体膜とを備える。前記
第１の半導体膜がＩＩＬの横型トランジスタのコレクタ
電極を構成し、前記第２の半導体膜が前記横型トランジ
スタのエミッタ電極を構成する。
に本発明の半導体集積回路は、第１導電型の半導体基板
上に形成された第１導電型の半導体層と、前記半導体層
表面の第１の素子領域を取り囲む素子分離領域に形成さ
れた絶縁膜と、前記第１の素子領域領域内に前記絶縁膜
上を横切って形成された第２導電型の第１の半導体膜
と、前記第１の素子領域上に前記絶縁膜を横切らずに形
成された第２導電型の第２の半導体膜とを備える。前記
第１の半導体膜がＩＩＬの横型トランジスタのコレクタ
電極を構成し、前記第２の半導体膜が前記横型トランジ
スタのエミッタ電極を構成する。
【０００９】また、本発明の他の構成の半導体集積回路
は、第１導電型の半導体基板上に形成された第１導電型
の半導体層と、前記半導体層表面の第１の素子領域を取
り囲む素子分離領域に形成された絶縁膜と、前記第１の
素子領域に形成された第２導電型の第１の半導体膜と、
前記第１の素子領域に前記第２導電型の第１の半導体膜
と離れて形成された第２導電型の第２の半導体膜とを備
える。前記第１の半導体膜と前記第２の半導体膜が対向
する部分における前記第１の素子領域の幅が、前記第１
の素子領域の他の部分の幅より狭く形成され、前記第１
の半導体膜がＩＩＬの横型トランジスタのコレクタ電極
を構成し、前記第２の半導体膜が前記横型トランジスタ
のエミッタ電極を構成する。
は、第１導電型の半導体基板上に形成された第１導電型
の半導体層と、前記半導体層表面の第１の素子領域を取
り囲む素子分離領域に形成された絶縁膜と、前記第１の
素子領域に形成された第２導電型の第１の半導体膜と、
前記第１の素子領域に前記第２導電型の第１の半導体膜
と離れて形成された第２導電型の第２の半導体膜とを備
える。前記第１の半導体膜と前記第２の半導体膜が対向
する部分における前記第１の素子領域の幅が、前記第１
の素子領域の他の部分の幅より狭く形成され、前記第１
の半導体膜がＩＩＬの横型トランジスタのコレクタ電極
を構成し、前記第２の半導体膜が前記横型トランジスタ
のエミッタ電極を構成する。
【００１０】上記課題を解決するために本発明の半導体
集積回路の製造方法は、第１導電型の半導体基板上に第
１導電型の半導体層を形成する工程と、前記半導体層表
面の素子領域を取り囲む素子分離領域に素子分離酸化膜
を形成する工程と、前記半導体基板上全面に半導体膜を
形成する工程と、前記半導体膜に第２導電型の第１の不
純物を導入して第２導電型の半導体膜とする工程と、前
記第２導電型の半導体膜上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜および前記第２導電型の半導体
膜を選択的にエッチングして、前記第２導電型の半導体
膜から、前記素子分離酸化膜を横切って第１の素子領域
と第２の素子領域にまたがる第１の半導体膜を形成する
と同時に、前記第１の素子領域内に前記素子分離酸化膜
上を横切らずに配置された第２の半導体膜を形成する工
程と、前記第１の不純物を前記半導体層に導入し第２導
電型の第１の拡散層を形成する工程と、前記第２の素子
領域に第２導電型の第２の不純物を導入し、第２導電型
の第２の拡散層を形成する工程と、前記第２導電型の第
２の拡散層に第１導電型の第１の不純物を導入し、第１
導電型の第１の拡散層を形成する工程とを備える。
集積回路の製造方法は、第１導電型の半導体基板上に第
１導電型の半導体層を形成する工程と、前記半導体層表
面の素子領域を取り囲む素子分離領域に素子分離酸化膜
を形成する工程と、前記半導体基板上全面に半導体膜を
形成する工程と、前記半導体膜に第２導電型の第１の不
純物を導入して第２導電型の半導体膜とする工程と、前
記第２導電型の半導体膜上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜および前記第２導電型の半導体
膜を選択的にエッチングして、前記第２導電型の半導体
膜から、前記素子分離酸化膜を横切って第１の素子領域
と第２の素子領域にまたがる第１の半導体膜を形成する
と同時に、前記第１の素子領域内に前記素子分離酸化膜
上を横切らずに配置された第２の半導体膜を形成する工
程と、前記第１の不純物を前記半導体層に導入し第２導
電型の第１の拡散層を形成する工程と、前記第２の素子
領域に第２導電型の第２の不純物を導入し、第２導電型
の第２の拡散層を形成する工程と、前記第２導電型の第
２の拡散層に第１導電型の第１の不純物を導入し、第１
導電型の第１の拡散層を形成する工程とを備える。
【００１１】上記構成の半導体集積回路、およびその製
造方法によれば、同一素子領域上に形成する横型ＰＮＰ
トランジスタのコレクタ電極とエミッタ電極のうちのエ
ミッタ電極が、素子分離ＬＯＣＯＳ膜の周辺部を横切っ
ていない。したがって、横型ＰＮＰトランジスタのコレ
クタ電極およびエミッタ電極として用いる半導体膜をエ
ッチングした時のエッチング残渣が、ＬＯＣＯＳ膜の周
辺部に残っても、そのエッチング残渣を介して前記横型
ＰＮＰトランジスタのコレクタとエミッタが電気的に繋
がることがないので、横型ＰＮＰトランジスタのコレク
タとエミッタ間に流れるリーク電流を阻止できる。
造方法によれば、同一素子領域上に形成する横型ＰＮＰ
トランジスタのコレクタ電極とエミッタ電極のうちのエ
ミッタ電極が、素子分離ＬＯＣＯＳ膜の周辺部を横切っ
ていない。したがって、横型ＰＮＰトランジスタのコレ
クタ電極およびエミッタ電極として用いる半導体膜をエ
ッチングした時のエッチング残渣が、ＬＯＣＯＳ膜の周
辺部に残っても、そのエッチング残渣を介して前記横型
ＰＮＰトランジスタのコレクタとエミッタが電気的に繋
がることがないので、横型ＰＮＰトランジスタのコレク
タとエミッタ間に流れるリーク電流を阻止できる。
【００１２】また、横型ＰＮＰトランジスタのコレクタ
電極とエミッタ電極が対向する部分における素子領域の
幅が、同じ素子領域の他の部分より狭く形成されている
ため、横型ＰＮＰトランジスタのエミッタとコレクタが
対向しているベース領域が狭くなり、ベース電流を減ら
すことができ、ＩＩＬのβｅｆｆを向上させることがで
きる。
電極とエミッタ電極が対向する部分における素子領域の
幅が、同じ素子領域の他の部分より狭く形成されている
ため、横型ＰＮＰトランジスタのエミッタとコレクタが
対向しているベース領域が狭くなり、ベース電流を減ら
すことができ、ＩＩＬのβｅｆｆを向上させることがで
きる。
【００１３】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。本発明の半導
体集積回路の一例を図１に示す。図１（ｄ）は平面図、
図１（ａ）は図１（ｄ）のＡ−Ａ’に沿った断面図、図
１（ｂ）は図１（ｄ）のＢ−Ｂ’に沿った断面図、図１
（ｃ）は図１（ｄ）のＣ−Ｃ’に沿った断面図である。
明の実施の形態について詳細に説明する。本発明の半導
体集積回路の一例を図１に示す。図１（ｄ）は平面図、
図１（ａ）は図１（ｄ）のＡ−Ａ’に沿った断面図、図
１（ｂ）は図１（ｄ）のＢ−Ｂ’に沿った断面図、図１
（ｃ）は図１（ｄ）のＣ−Ｃ’に沿った断面図である。
【００１４】Ｎ型シリコン基板１０１は、アンチモンま
たは砒素が、不純物濃度１×１０18〜５×１０19ｃｍ-3
程度にドーピングされている。このＮ型シリコン基板１
０１は縦型ＮＰＮトランジスタのエミッタとなる。Ｎ型
シリコン基板１０１上に、リンまたは砒素を５×１０15
〜１×１０16ｃｍ-3程度ドーピングして膜厚０．７〜
１．２μｍ程度のＮ型エピタキシャル層１０２が形成さ
れている。このＮ型エピタキシャル層１０２は、縦型Ｎ
ＰＮトランジスタのエミッタおよび横型ＰＮＰトランジ
スタのベースとなる。
たは砒素が、不純物濃度１×１０18〜５×１０19ｃｍ-3
程度にドーピングされている。このＮ型シリコン基板１
０１は縦型ＮＰＮトランジスタのエミッタとなる。Ｎ型
シリコン基板１０１上に、リンまたは砒素を５×１０15
〜１×１０16ｃｍ-3程度ドーピングして膜厚０．７〜
１．２μｍ程度のＮ型エピタキシャル層１０２が形成さ
れている。このＮ型エピタキシャル層１０２は、縦型Ｎ
ＰＮトランジスタのエミッタおよび横型ＰＮＰトランジ
スタのベースとなる。
【００１５】Ｎ型エピタキシャル層１０２の第１の素子
領域（横型ＰＮＰトランジスタの形成領域）に、Ｐ型拡
散層１０６および１０７が表面濃度約１×１０20ｃ
ｍ-3、接合深さ０．２〜０．４μｍで形成されている。
Ｎ型エピタキシャル層１０２の第２の素子領域（縦型Ｎ
ＰＮトランジスタの形成領域）に、Ｐ型拡散層１０８が
表面濃度約１×１０20ｃｍ-3、接合深さ０．２〜０．４
μｍで形成されている。前記第２の素子領域中には更
に、Ｐ型拡散層１０９が表面濃度約１×１０17ｃｍ-3、
接合深さ０．２〜０．４μｍで形成され、そのＰ型拡散
層１０９中に、Ｎ型拡散層１１２が表面濃度約２×１０
20ｃｍ-3、接合深さ０．０５〜０．２μｍで形成されて
いる。
領域（横型ＰＮＰトランジスタの形成領域）に、Ｐ型拡
散層１０６および１０７が表面濃度約１×１０20ｃ
ｍ-3、接合深さ０．２〜０．４μｍで形成されている。
Ｎ型エピタキシャル層１０２の第２の素子領域（縦型Ｎ
ＰＮトランジスタの形成領域）に、Ｐ型拡散層１０８が
表面濃度約１×１０20ｃｍ-3、接合深さ０．２〜０．４
μｍで形成されている。前記第２の素子領域中には更
に、Ｐ型拡散層１０９が表面濃度約１×１０17ｃｍ-3、
接合深さ０．２〜０．４μｍで形成され、そのＰ型拡散
層１０９中に、Ｎ型拡散層１１２が表面濃度約２×１０
20ｃｍ-3、接合深さ０．０５〜０．２μｍで形成されて
いる。
【００１６】Ｐ型拡散層１０６は横型ＰＮＰトランジス
タのエミッタ層となり、Ｐ型拡散層１０７は前記横型Ｐ
ＮＰトランジスタのコレクタ層となる。Ｐ型拡散層１０
８は前記縦型ＮＰＮトランジスタの外部ベース層とな
り、Ｐ型拡散層１０９は縦型ＮＰＮトランジスタの活性
ベース層となり、Ｎ型拡散層１１２は縦型ＮＰＮトラン
ジスタのコレクタ層となる。
タのエミッタ層となり、Ｐ型拡散層１０７は前記横型Ｐ
ＮＰトランジスタのコレクタ層となる。Ｐ型拡散層１０
８は前記縦型ＮＰＮトランジスタの外部ベース層とな
り、Ｐ型拡散層１０９は縦型ＮＰＮトランジスタの活性
ベース層となり、Ｎ型拡散層１１２は縦型ＮＰＮトラン
ジスタのコレクタ層となる。
【００１７】またＰ型半導体膜が、縦型ＮＰＮトランジ
スタのベース電極と横型ＰＮＰトランジスタのコレクタ
電極を兼ねたコレクタ電極１０４ａとして形成されてい
る。ＰＮＰトランジスタのコレクタ電極１０４ａから離
れてかつ素子分離ＬＯＣＯＳ膜１０３の周辺部を横切ら
ない所定の位置に、Ｐ型半導体膜がインジェクタとなる
横型ＰＮＰトランジスタのエミッタ電極１０４ｂとして
形成されている。酸化膜１０５は、コレクタ電極１０４
ａおよびエミッタ電極１０４ｂの上とＮ型半導体膜１１
１の上に絶縁膜として形成されている。Ｎ型半導体膜１
１１は縦型ＮＰＮトランジスタのコレクタ電極となる。
また１１０はサイドウォール膜、１１３はフィールド絶
縁膜、１１４はアルミ電極である。素子分離ＬＯＣＯＳ
膜１０３は、膜厚が０．８〜１．３μｍ程度で、素子間
を取り囲むように形成されており、主に縦型ＮＰＮトラ
ンジスタのエミッタおよぴベースの蓄積電荷等の低減を
図っている。
スタのベース電極と横型ＰＮＰトランジスタのコレクタ
電極を兼ねたコレクタ電極１０４ａとして形成されてい
る。ＰＮＰトランジスタのコレクタ電極１０４ａから離
れてかつ素子分離ＬＯＣＯＳ膜１０３の周辺部を横切ら
ない所定の位置に、Ｐ型半導体膜がインジェクタとなる
横型ＰＮＰトランジスタのエミッタ電極１０４ｂとして
形成されている。酸化膜１０５は、コレクタ電極１０４
ａおよびエミッタ電極１０４ｂの上とＮ型半導体膜１１
１の上に絶縁膜として形成されている。Ｎ型半導体膜１
１１は縦型ＮＰＮトランジスタのコレクタ電極となる。
また１１０はサイドウォール膜、１１３はフィールド絶
縁膜、１１４はアルミ電極である。素子分離ＬＯＣＯＳ
膜１０３は、膜厚が０．８〜１．３μｍ程度で、素子間
を取り囲むように形成されており、主に縦型ＮＰＮトラ
ンジスタのエミッタおよぴベースの蓄積電荷等の低減を
図っている。
【００１８】ここで、図１（ａ）〜（ｄ）に示されるよ
うに、横型ＰＮＰトランジスタのエミッタ電極１０４ｂ
は、横型ＰＮＰトランジスタのコレクタ電極１０４ａと
同一の素子領域内に形成されるが、横型ＰＮＰトランジ
スタのエミッタ電極１０４ｂはＬＯＣＯＳ酸化膜１０３
の周辺部を横切っていない。そのため、横型ＰＮＰトラ
ンジスタのコレクタ電極およびエミッタ電極として用い
る半導体膜をエッチングした時のエッチング残渣１０４
ｃが、ＬＯＣＯＳ膜の周辺部に残っても、エッチング残
渣を介して横型ＰＮＰトランジスタのコレクタとエミッ
タは電気的に繋がらないため、横型ＰＮＰトランジスタ
のコレクタとエミッタ間に流れるリーク電流を阻止でき
る。
うに、横型ＰＮＰトランジスタのエミッタ電極１０４ｂ
は、横型ＰＮＰトランジスタのコレクタ電極１０４ａと
同一の素子領域内に形成されるが、横型ＰＮＰトランジ
スタのエミッタ電極１０４ｂはＬＯＣＯＳ酸化膜１０３
の周辺部を横切っていない。そのため、横型ＰＮＰトラ
ンジスタのコレクタ電極およびエミッタ電極として用い
る半導体膜をエッチングした時のエッチング残渣１０４
ｃが、ＬＯＣＯＳ膜の周辺部に残っても、エッチング残
渣を介して横型ＰＮＰトランジスタのコレクタとエミッ
タは電気的に繋がらないため、横型ＰＮＰトランジスタ
のコレクタとエミッタ間に流れるリーク電流を阻止でき
る。
【００１９】また、横型ＰＮＰトランジスタのコレクタ
電極１０４ａと、横型ＰＮＰトランジスタのエミッタ電
極１０４ｂが対向する部分における素子領域の幅Ｗ１
は、同じ素子領域の他の部分の幅Ｗ２より狭く形成され
ているため、横型ＰＮＰトランジスタのエミッタとコレ
クタが対向しているベース領域が狭くなり、横型ＰＮＰ
トランジスタのベース電流を減らすことができ、ＩＩＬ
のβｅｆｆを向上させることができる。
電極１０４ａと、横型ＰＮＰトランジスタのエミッタ電
極１０４ｂが対向する部分における素子領域の幅Ｗ１
は、同じ素子領域の他の部分の幅Ｗ２より狭く形成され
ているため、横型ＰＮＰトランジスタのエミッタとコレ
クタが対向しているベース領域が狭くなり、横型ＰＮＰ
トランジスタのベース電流を減らすことができ、ＩＩＬ
のβｅｆｆを向上させることができる。
【００２０】次に、本発明の半導体集積回路の製造方法
の一例を図２〜図８に示す。各図において、（ａ）は図
１（ｄ）のＡ−Ａ’断面図、（ｂ）は図１（ｄ）のＣ−
Ｃ’断面図である。
の一例を図２〜図８に示す。各図において、（ａ）は図
１（ｄ）のＡ−Ａ’断面図、（ｂ）は図１（ｄ）のＣ−
Ｃ’断面図である。
【００２１】まず、図２に示すように、アンチモンまた
は砒素を１×１０18〜５×１０19ｃｍ-3程度ドーピング
した結晶方位が（１１１）あるいは（１００）のＮ型シ
リコン基板２０１上に、１０８０℃、８０Ｔｏｒｒ程度
の条件でジクロロシランとアルシンガスを用いてＮ型エ
ピタキシャル層２０２を成長させる。Ｎ型エピタキシャ
ル層２０２の厚さは０．７〜１．２μｍで、リンの不純
物濃度が８×１０15ｃｍ-3程度である。Ｎ型シリコン基
板２０１はＮＰＮトランジスタのエミッタ層、Ｎ型エピ
タキシャル層２０２はＮＰＮトランジスタのエミッタ層
および横型ＰＮＰトランジスタのベース層となる。次
に、エピタキシャル層２０２上に図面には表示されてい
ない酸化膜を３５ｎｍ程度成長させ、シリコン窒化膜２
０３を約１２０ｎｍ成長させる。シリコン窒化膜２０３
は、ジクロロシランとアンモニアの混合ガスを用いて減
圧ＣＶＤ法で成長させる。
は砒素を１×１０18〜５×１０19ｃｍ-3程度ドーピング
した結晶方位が（１１１）あるいは（１００）のＮ型シ
リコン基板２０１上に、１０８０℃、８０Ｔｏｒｒ程度
の条件でジクロロシランとアルシンガスを用いてＮ型エ
ピタキシャル層２０２を成長させる。Ｎ型エピタキシャ
ル層２０２の厚さは０．７〜１．２μｍで、リンの不純
物濃度が８×１０15ｃｍ-3程度である。Ｎ型シリコン基
板２０１はＮＰＮトランジスタのエミッタ層、Ｎ型エピ
タキシャル層２０２はＮＰＮトランジスタのエミッタ層
および横型ＰＮＰトランジスタのベース層となる。次
に、エピタキシャル層２０２上に図面には表示されてい
ない酸化膜を３５ｎｍ程度成長させ、シリコン窒化膜２
０３を約１２０ｎｍ成長させる。シリコン窒化膜２０３
は、ジクロロシランとアンモニアの混合ガスを用いて減
圧ＣＶＤ法で成長させる。
【００２２】次に図３に示すように、フォトリソグラフ
ィーにより素子分離領域を開口したレジスト２０４をマ
スクにして、ドライエッチングによりシリコン窒化膜２
０３とＮ型エピタキシャル層２０２を続けてエッチング
し、素子分離領域にＮ型エピタキシャル層２０２の膜厚
の半分よりも若干深い程度の深さ０．４〜０．７μｍの
シリコン溝２０５を形成する。なおシリコン窒化膜２０
３はＣＨＦ3ガスで、Ｎ型エピタキシャル層２０２はＳ
Ｆ6系ガスを用いてドライエッチングする。
ィーにより素子分離領域を開口したレジスト２０４をマ
スクにして、ドライエッチングによりシリコン窒化膜２
０３とＮ型エピタキシャル層２０２を続けてエッチング
し、素子分離領域にＮ型エピタキシャル層２０２の膜厚
の半分よりも若干深い程度の深さ０．４〜０．７μｍの
シリコン溝２０５を形成する。なおシリコン窒化膜２０
３はＣＨＦ3ガスで、Ｎ型エピタキシャル層２０２はＳ
Ｆ6系ガスを用いてドライエッチングする。
【００２３】続いて、酸素プラズマアッシングを用い
て、レジスト２０４を除去した後、図４に示すように、
図面には表示されていない酸化膜を３５ｎｍ程度成長さ
せ、シリコン窒化膜２０６を約４０ｎｍ成長させる。シ
リコン窒化膜２０６は、ジクロロシランとアンモニアの
混合ガスを用いて減圧ＣＶＤ法で成長させる。続いて、
ＣＨＦ3ガスでウエハ全面を異方性ドライエッチングし
て、素子分離領域のシリコン窒化膜を除き、素子領域と
シリコン溝２０５の側面にシリコン窒化膜２０６を残
す。
て、レジスト２０４を除去した後、図４に示すように、
図面には表示されていない酸化膜を３５ｎｍ程度成長さ
せ、シリコン窒化膜２０６を約４０ｎｍ成長させる。シ
リコン窒化膜２０６は、ジクロロシランとアンモニアの
混合ガスを用いて減圧ＣＶＤ法で成長させる。続いて、
ＣＨＦ3ガスでウエハ全面を異方性ドライエッチングし
て、素子分離領域のシリコン窒化膜を除き、素子領域と
シリコン溝２０５の側面にシリコン窒化膜２０６を残
す。
【００２４】次に図５に示すように、素子分離ＬＯＣＯ
Ｓ膜２０７を、シリコン窒化膜２０３およびシリコン窒
化膜２０６をマスクにして選択的に０．８〜１．３μｍ
の厚さに形成する。ＬＯＣＯＳ膜２０７は、１０５０℃
のパイロジェニック酸化により形成する。このように、
シリコン溝２０５にＬＯＣＯＳ膜２０７を形成すること
によって、ＬＯＣＯＳ膜２０７はＮ型シリコン基板２０
１まで到達するので、ＩＩＬのＮＰＮトランジスタのエ
ミッタとして動作するＮ型エピタキシャル層２０２の領
域が減り、ＮＰＮトランジスタのエミッタ蓄積電荷量を
減らすことができ、ＩＩＬを高速化できる。
Ｓ膜２０７を、シリコン窒化膜２０３およびシリコン窒
化膜２０６をマスクにして選択的に０．８〜１．３μｍ
の厚さに形成する。ＬＯＣＯＳ膜２０７は、１０５０℃
のパイロジェニック酸化により形成する。このように、
シリコン溝２０５にＬＯＣＯＳ膜２０７を形成すること
によって、ＬＯＣＯＳ膜２０７はＮ型シリコン基板２０
１まで到達するので、ＩＩＬのＮＰＮトランジスタのエ
ミッタとして動作するＮ型エピタキシャル層２０２の領
域が減り、ＮＰＮトランジスタのエミッタ蓄積電荷量を
減らすことができ、ＩＩＬを高速化できる。
【００２５】次にリン酸液によりシリコン窒化膜２０３
およびシリコン窒化膜２０６を除去し、続いてパッド酸
化膜をパッファードＨＦ液により除去した後、図６に示
すように膜厚が３００ｎｍ程度のアモルファスシリコン
膜２０８を減圧ＣＶＤ法により成長させる。次に、注入
量が７×１０15ｃｍ-2程度のボロンを、２０ｋｅＶ程度
でアモルファスシリコン膜２０８ヘイオン注入した後、
膜厚が１５０ｎｍ程度の酸化膜２０９を減圧ＣＶＤ法に
より形成する。ここでアモルファスシリコン膜２０８の
かわりにポリシリコン膜を用いてもよい。
およびシリコン窒化膜２０６を除去し、続いてパッド酸
化膜をパッファードＨＦ液により除去した後、図６に示
すように膜厚が３００ｎｍ程度のアモルファスシリコン
膜２０８を減圧ＣＶＤ法により成長させる。次に、注入
量が７×１０15ｃｍ-2程度のボロンを、２０ｋｅＶ程度
でアモルファスシリコン膜２０８ヘイオン注入した後、
膜厚が１５０ｎｍ程度の酸化膜２０９を減圧ＣＶＤ法に
より形成する。ここでアモルファスシリコン膜２０８の
かわりにポリシリコン膜を用いてもよい。
【００２６】次に図７に示すように、フォトリソグラフ
ィーにより開口したレジスト２１０をマスクにして、酸
化膜２０９およびアモルファスシリコン膜２０８を異方
性エッチングし、横型ＰＮＰトランジスタのエミッタ電
極２０８ｂ、横型ＰＮＰトランジスタのコレクタ電極と
縦型ＮＰＮトランジスタのベース電極を兼ねたコレクタ
電極２０８ａ、および縦型ＮＰＮトランジスタのコレク
タ開口部２１１を形成する。なお、酸化膜２０９のエッ
チングはＣＨＦ3ガスを用い、アモルファスシリコン膜
２０８のエッチングはＨＢｒと塩素系の混合ガスを用い
る。
ィーにより開口したレジスト２１０をマスクにして、酸
化膜２０９およびアモルファスシリコン膜２０８を異方
性エッチングし、横型ＰＮＰトランジスタのエミッタ電
極２０８ｂ、横型ＰＮＰトランジスタのコレクタ電極と
縦型ＮＰＮトランジスタのベース電極を兼ねたコレクタ
電極２０８ａ、および縦型ＮＰＮトランジスタのコレク
タ開口部２１１を形成する。なお、酸化膜２０９のエッ
チングはＣＨＦ3ガスを用い、アモルファスシリコン膜
２０８のエッチングはＨＢｒと塩素系の混合ガスを用い
る。
【００２７】ここで、同一素子領域に形成する横型ＰＮ
Ｐトランジスタのエミッタ電極２０８ｂとコレクタ電極
２０８ａのうち、エミッタ電極２０８ｂが素子分離ＬＯ
ＣＯＳ膜２０７の周辺部を横切っていない。従って、横
型ＰＮＰトランジスタのエミッタ電極２０８ｂおよびコ
レクタ電極２０８ａを形成するエッチング時のエッチン
グ残渣２０８ｃがＬＯＣＯＳ膜２０７の周辺部に残って
も、横型ＰＮＰトランジスタのコレクタ電極２０８ａと
エミッタ電極２０８ｂは、エッチング残渣２０８ｃを介
して繋がることはなく、横型ＰＮＰトランジスタのコレ
クタとエミッタ間に流れるリーク電流を阻止できる。
Ｐトランジスタのエミッタ電極２０８ｂとコレクタ電極
２０８ａのうち、エミッタ電極２０８ｂが素子分離ＬＯ
ＣＯＳ膜２０７の周辺部を横切っていない。従って、横
型ＰＮＰトランジスタのエミッタ電極２０８ｂおよびコ
レクタ電極２０８ａを形成するエッチング時のエッチン
グ残渣２０８ｃがＬＯＣＯＳ膜２０７の周辺部に残って
も、横型ＰＮＰトランジスタのコレクタ電極２０８ａと
エミッタ電極２０８ｂは、エッチング残渣２０８ｃを介
して繋がることはなく、横型ＰＮＰトランジスタのコレ
クタとエミッタ間に流れるリーク電流を阻止できる。
【００２８】更にこの製造方法によると、横型ＰＮＰト
ランジスタのエミッタ電極２０８ｂとコレクタ電極２０
８ａは同一の半導体膜を使って同じ工程で形成できるう
えに、横型ＰＮＰトランジスタのコレクタとエミッタ間
に流れるリーク電流を阻止できる。従って、例えば横型
ＰＮＰトランジスタのコレクタ電極を形成した後にエッ
チング残渣表面にシリコン窒化膜などの絶縁膜を形成
し、次に縦型ＮＰＮトランジスタのエミッタ電極を形成
するような製造方法に比べて、工程数を削減できる。
ランジスタのエミッタ電極２０８ｂとコレクタ電極２０
８ａは同一の半導体膜を使って同じ工程で形成できるう
えに、横型ＰＮＰトランジスタのコレクタとエミッタ間
に流れるリーク電流を阻止できる。従って、例えば横型
ＰＮＰトランジスタのコレクタ電極を形成した後にエッ
チング残渣表面にシリコン窒化膜などの絶縁膜を形成
し、次に縦型ＮＰＮトランジスタのエミッタ電極を形成
するような製造方法に比べて、工程数を削減できる。
【００２９】続いて、酸素プラズマアッシングを用いて
レジスト２１０を除去する。次に図示されていない酸化
膜を１０〜２０ｎｍ程度全面に形成する。この時、エミ
ッタ電極２０８ｂとコレクタ電極２０８ａを構成するア
モルファスシリコン膜からボロンが基板へ拡散し、図８
に示すように、Ｐ型拡散層２１２が形成される。次に、
縦型ＮＰＮトランジスタのコレクタ開口部２１１の領域
を開口したレジストをマスクにして、注入量が３×１０
12ｃｍ-2程度のボロンを、３０ｋｅＶ程度でイオン注入
する。続いて、酸素プラズマアッシングを用いて、レジ
ストを除去する。次に、膜厚が４０ｎｍ程度のシリコン
窒化膜２１３を減圧ＣＶＤ法により堆積し、膜厚が１５
０〜２５０ｎｍ程度のポリシリコン膜２１４を減圧ＣＶ
Ｄ法により堆積する。ここで、ポリシリコン膜２１４の
かわりにアモルファスシリコン膜を用いても良い。続い
てポリシリコン膜２１４を異方性エッチングし、次にコ
レクタ開口部２１１領域を開口したレジストをマスクに
して、シリコン窒化膜２１３をエッチングした後、酸素
プラズマアッシングを用いてレジストを除去する。
レジスト２１０を除去する。次に図示されていない酸化
膜を１０〜２０ｎｍ程度全面に形成する。この時、エミ
ッタ電極２０８ｂとコレクタ電極２０８ａを構成するア
モルファスシリコン膜からボロンが基板へ拡散し、図８
に示すように、Ｐ型拡散層２１２が形成される。次に、
縦型ＮＰＮトランジスタのコレクタ開口部２１１の領域
を開口したレジストをマスクにして、注入量が３×１０
12ｃｍ-2程度のボロンを、３０ｋｅＶ程度でイオン注入
する。続いて、酸素プラズマアッシングを用いて、レジ
ストを除去する。次に、膜厚が４０ｎｍ程度のシリコン
窒化膜２１３を減圧ＣＶＤ法により堆積し、膜厚が１５
０〜２５０ｎｍ程度のポリシリコン膜２１４を減圧ＣＶ
Ｄ法により堆積する。ここで、ポリシリコン膜２１４の
かわりにアモルファスシリコン膜を用いても良い。続い
てポリシリコン膜２１４を異方性エッチングし、次にコ
レクタ開口部２１１領域を開口したレジストをマスクに
して、シリコン窒化膜２１３をエッチングした後、酸素
プラズマアッシングを用いてレジストを除去する。
【００３０】次に、バッファードＨＦを使ってコレクタ
開口部２１１の酸化膜をエッチングし、膜厚が１５０〜
２００ｎｍ程度のポリシリコン膜２１５を減圧ＣＶＤ法
により堆積する。ここで、ポリシリコン膜２１５のかわ
りにアモルファスシリコン膜を用いてもよい。続いてポ
リシリコン膜２１５へ、注入量が１×１０16〜２×１０
16ｃｍ-2程度の砒素を４０ｋｅＶ程度でイオン注入した
後、例えば温度が１０５０℃程度、時間が３０秒程度の
熱処理をして、ポリシリコン膜２１５中の砒素を活性化
させ基板へ拡散させる。それにより、縦型ＮＰＮトラン
ジスタのコレクタ層となるＮ型拡散層２１７を形成する
と共に、縦型ＮＰＮトランジスタのコレクタ開口部２１
１下のＮ型エピタキシャル層２０２中に注入されている
ボロンを活性化して、縦型ＮＰＮトランジスタのベース
層となるＰ型拡散層２１６を形成する。次に、フォトリ
ソグラフィーにより所定の領域を開口したレジストをマ
スクにして、ポリシリコン膜２１５を異方性エッチング
した後、酸素プラズマアッシングを用いてレジストを除
去して縦型ＮＰＮトランジスタのコレクタ電極を形成す
る。以上の様にして、図８に示すような横型ＰＮＰトラ
ンジスタと逆方向構造の縦型ＮＰＮトランジスタを形成
する。
開口部２１１の酸化膜をエッチングし、膜厚が１５０〜
２００ｎｍ程度のポリシリコン膜２１５を減圧ＣＶＤ法
により堆積する。ここで、ポリシリコン膜２１５のかわ
りにアモルファスシリコン膜を用いてもよい。続いてポ
リシリコン膜２１５へ、注入量が１×１０16〜２×１０
16ｃｍ-2程度の砒素を４０ｋｅＶ程度でイオン注入した
後、例えば温度が１０５０℃程度、時間が３０秒程度の
熱処理をして、ポリシリコン膜２１５中の砒素を活性化
させ基板へ拡散させる。それにより、縦型ＮＰＮトラン
ジスタのコレクタ層となるＮ型拡散層２１７を形成する
と共に、縦型ＮＰＮトランジスタのコレクタ開口部２１
１下のＮ型エピタキシャル層２０２中に注入されている
ボロンを活性化して、縦型ＮＰＮトランジスタのベース
層となるＰ型拡散層２１６を形成する。次に、フォトリ
ソグラフィーにより所定の領域を開口したレジストをマ
スクにして、ポリシリコン膜２１５を異方性エッチング
した後、酸素プラズマアッシングを用いてレジストを除
去して縦型ＮＰＮトランジスタのコレクタ電極を形成す
る。以上の様にして、図８に示すような横型ＰＮＰトラ
ンジスタと逆方向構造の縦型ＮＰＮトランジスタを形成
する。
【００３１】以上の様な製造方法によると、横型ＰＮＰ
トランジスタのエミッタ電極とコレクタ電極を同じ半導
体膜をつかって一度に形成できるうえに、横型ＰＮＰト
ランジスタのコレクタとエミッタ間に流れるリーク電流
を阻止できる。
トランジスタのエミッタ電極とコレクタ電極を同じ半導
体膜をつかって一度に形成できるうえに、横型ＰＮＰト
ランジスタのコレクタとエミッタ間に流れるリーク電流
を阻止できる。
【００３２】
【発明の効果】本発明の半導体集積回路とその製造方法
によれば、横型ＰＮＰトランジスタのエミッタ電極が、
素子分離ＬＯＣＯＳ膜の周辺部を横切っていないため、
ＬＯＣＯＳ膜の周辺部に残った半導体膜のエッチング残
渣を介して、横型ＰＮＰトランジスタのコレクタとエミ
ッタが電気的に繋がるのを防ぐことができ、横型ＰＮＰ
トランジスタのコレクターエミッタ間に流れるリーク電
流を阻止できる。
によれば、横型ＰＮＰトランジスタのエミッタ電極が、
素子分離ＬＯＣＯＳ膜の周辺部を横切っていないため、
ＬＯＣＯＳ膜の周辺部に残った半導体膜のエッチング残
渣を介して、横型ＰＮＰトランジスタのコレクタとエミ
ッタが電気的に繋がるのを防ぐことができ、横型ＰＮＰ
トランジスタのコレクターエミッタ間に流れるリーク電
流を阻止できる。
【００３３】また、横型ＰＮＰトランジスタのコレクタ
電極とエミッタ電極が対向する部分における素子領域の
幅が、同じ素子領域の他の部分より狭く形成されている
ため、横型ＰＮＰトランジスタのベース電流を減らすこ
とができ、ＩＩＬのβｅｆｆを向上させることができ
る。
電極とエミッタ電極が対向する部分における素子領域の
幅が、同じ素子領域の他の部分より狭く形成されている
ため、横型ＰＮＰトランジスタのベース電流を減らすこ
とができ、ＩＩＬのβｅｆｆを向上させることができ
る。
【図１】 本発明の半導体集積回路の構成を示し、
（ａ）〜（ｃ）は断面図、（ｄ）は平面図
（ａ）〜（ｃ）は断面図、（ｄ）は平面図
【図２】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図３】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図４】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図５】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図６】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図７】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図８】 本発明の半導体集積回路の製造方法を示す工
程断面図
程断面図
【図９】 従来例の半導体集積回路の構成を示し、
（ａ）〜（ｃ）は断面図、（ｄ）は平面図
（ａ）〜（ｃ）は断面図、（ｄ）は平面図
１，１０１ Ｎ型シリコン基板 ２，１０２ Ｎ型エピタキシャル層 ３，１０３ 素子分離ＬＯＣＯＳ膜 ４ａ，１０４ａ Ｐ型半導体膜（ＰＮＰトランジスタの
コレクタ電極） ４ｂ，１０４ｂ Ｐ型半導体膜（ＰＮＰトランジスタの
エミッタ電極） ４ｃ，１０４ｃ Ｐ型半導体膜のエッチング残渣 ５，１０５ 酸化膜 ６，１０６ Ｐ型拡散層 ７，１０７ Ｐ型拡散層 ８，１０８ Ｐ型拡散層 ９，１０９ Ｐ型拡散層 １０，１１０ サイドウォール膜 １１，１１１ Ｎ型半導体膜 １２，１１２ Ｎ型拡散層 １３，１１３ フィールド膜 １４，１１４ アルミ電極 ２０１ Ｎ型シリコン基板 ２０２ Ｎ型エピタキシャル層 ２０３ シリコン窒化膜 ２０４ フォトレジスト ２０５ シリコン溝 ２０６ シリコン窒化膜 ２０７ 素子分離ＬＯＣＯＳ膜 ２０８ アモルファスシリコン膜 ２０８ａ アモルファスシリコン膜 ２０８ｂ アモルファスシリコン膜 ２０８ｃ アモルファスシリコン膜のエッチング残渣 ２０９ 酸化膜 ２１０ フォトレジスト ２１１ ＮＰＮトランジスタのコレクタ開口部 ２１２ Ｐ型拡散層 ２１３ シリコン窒化膜 ２１４ ポリシリコン膜 ２１５ ポリシリコン膜 ２１６ Ｐ型拡散層 ２１７ Ｎ型拡散層
コレクタ電極） ４ｂ，１０４ｂ Ｐ型半導体膜（ＰＮＰトランジスタの
エミッタ電極） ４ｃ，１０４ｃ Ｐ型半導体膜のエッチング残渣 ５，１０５ 酸化膜 ６，１０６ Ｐ型拡散層 ７，１０７ Ｐ型拡散層 ８，１０８ Ｐ型拡散層 ９，１０９ Ｐ型拡散層 １０，１１０ サイドウォール膜 １１，１１１ Ｎ型半導体膜 １２，１１２ Ｎ型拡散層 １３，１１３ フィールド膜 １４，１１４ アルミ電極 ２０１ Ｎ型シリコン基板 ２０２ Ｎ型エピタキシャル層 ２０３ シリコン窒化膜 ２０４ フォトレジスト ２０５ シリコン溝 ２０６ シリコン窒化膜 ２０７ 素子分離ＬＯＣＯＳ膜 ２０８ アモルファスシリコン膜 ２０８ａ アモルファスシリコン膜 ２０８ｂ アモルファスシリコン膜 ２０８ｃ アモルファスシリコン膜のエッチング残渣 ２０９ 酸化膜 ２１０ フォトレジスト ２１１ ＮＰＮトランジスタのコレクタ開口部 ２１２ Ｐ型拡散層 ２１３ シリコン窒化膜 ２１４ ポリシリコン膜 ２１５ ポリシリコン膜 ２１６ Ｐ型拡散層 ２１７ Ｎ型拡散層
Claims (3)
- 【請求項１】 第１導電型の半導体基板上に形成された
第１導電型の半導体層と、前記半導体層表面の第１の素
子領域を取り囲む素子分離領域に形成された絶縁膜と、
前記第１の素子領域領域内に前記絶縁膜上を横切って形
成された第２導電型の第１の半導体膜と、前記第１の素
子領域上に前記絶縁膜を横切らずに形成された第２導電
型の第２の半導体膜とを備え、前記第１の半導体膜がＩ
ＩＬの横型トランジスタのコレクタ電極を構成し、前記
第２の半導体膜が前記横型トランジスタのエミッタ電極
を構成することを特徴とする半導体集積回路。 - 【請求項２】 第１導電型の半導体基板上に形成された
第１導電型の半導体層と、前記半導体層表面の第１の素
子領域を取り囲む素子分離領域に形成された絶縁膜と、
前記第１の素子領域に形成された第２導電型の第１の半
導体膜と、前記第１の素子領域に前記第２導電型の第１
の半導体膜と離れて形成された第２導電型の第２の半導
体膜とを備え、前記第１の半導体膜と前記第２の半導体
膜が対向する部分における前記第１の素子領域の幅が、
前記第１の素子領域の他の部分の幅より狭く形成され、
前記第１の半導体膜がＩＩＬの横型トランジスタのコレ
クタ電極を構成し、前記第２の半導体膜が前記横型トラ
ンジスタのエミッタ電極を構成することを特徴とする半
導体集積回路。 - 【請求項３】 第１導電型の半導体基板上に第１導電型
の半導体層を形成する工程と、前記半導体層表面の素子
領域を取り囲む素子分離領域に素子分離酸化膜を形成す
る工程と、前記半導体基板上全面に半導体膜を形成する
工程と、前記半導体膜に第２導電型の第１の不純物を導
入して第２導電型の半導体膜とする工程と、前記第２導
電型の半導体膜上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜および前記第２導電型の半導体膜を選択
的にエッチングして、前記第２導電型の半導体膜から、
前記素子分離酸化膜を横切って第１の素子領域と第２の
素子領域にまたがる第１の半導体膜を形成すると同時
に、前記第１の素子領域内に前記素子分離酸化膜上を横
切らずに配置された第２の半導体膜を形成する工程と、
前記第１の不純物を前記半導体層に導入し第２導電型の
第１の拡散層を形成する工程と、前記第２の素子領域に
第２導電型の第２の不純物を導入し、第２導電型の第２
の拡散層を形成する工程と、前記第２導電型の第２の拡
散層に第１導電型の第１の不純物を導入し、第１導電型
の第１の拡散層を形成する工程とを備えたことを特徴と
する半導体集積回路の製造方法。
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