JPH10173039A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来の素子間分離領域の拡散層は熱工程等に
より拡散層中の不純物、特にはｐ型不純物のホウ素の拡
散により拡散層の幅が広がるため、素子の微細化、高集
積化の妨げとなっていた。 【解決手段】 半導体基板１１に素子間分離のための不
純物層である素子間分離領域１７を備えた半導体装置１
であって、上記素子間分離領域１７はゲルマニウムを含
むものである。それによって、ホウ素の拡散を抑制し
て、拡散層の広がりを抑え、素子の微細化、高集積化を
図るものである。また図示はしないが、半導体基板にｐ
型半導体基板を用い、そのｐ型半導体基板上にｎ型半導
体層を備え、上記不純物層は素子間分離用の絶縁膜下の
ｎ型半導体層からｐ型半導体基板にかけて形成されてい
て、かつゲルマニウムを含むものであってもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはｐ型半導体基板上に構成
されている素子間を分離する素子間分離領域を備えた半
導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】半導体装置の素子間分離方法として、一
般に、接合型素子間分離技術、局所酸化法〔例えば、Ｌ
ＯＣＯＳ（Local Oxidation of Silicon）法〕を用いた
分離技術、トレンチ分離技術等が開示されていて、一般
に良く知られている。この中で、特に接合型素子間分離
技術は工程数が少なく、比較的簡便に形成することがで
きる方法である。しかしながら、接合型素子間分離技術
は接合幅および空乏層の広がりを考慮すると、素子間分
離幅を縮小し、素子集積度を高めるにはＬＯＣＯＳ素子
間分離技術およびトレンチ素子間分離技術に比べると不
利となる。またＬＯＣＯＳ素子間分離技術およびトレン
チ素子間分離技術においても、素子分離用の絶縁膜形成
とともに、チャネルストッパ層を形成するのが一般的で
あり、そのチャネルストッパ層の幅が、素子間分離幅を
決めている。一方、Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｐａ
ｔｅｎｔ Ｎｏ．５１３７８３８には、ゲルマニウムを
含むシリコン半導体基板中では、ホウ素の拡散係数が低
下することが開示されている。

【０００３】

【発明が解決しようとする課題】従来の素子間分離領域
の拡散層は熱工程等により拡散層中の不純物、特にはｐ
型不純物のホウ素の拡散により拡散層の幅が広がるた
め、素子の微細化、高集積化の妨げとなっている。

【０００４】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置は、半導体基板に素子間分
離のための不純物層を備えた半導体装置であって、上記
不純物層はゲルマニウムを含むものである。さらに上記
半導体基板はｐ型半導体基板である。またｐ型半導体基
板上にｎ型半導体層を備え、上記不純物層はｎ型半導体
層からｐ型半導体基板にかけて形成されていて、かつゲ
ルマニウムを含むものである。

【０００５】上記半導体装置では、素子間分離のための
不純物層にゲルマニウムが含まれることから、不純物層
中の不純物、特にはｐ型不純物のホウ素の拡散が抑制さ
れる。そのため、不純物層を幅が狭くなる。

【０００６】半導体装置の製造方法は、ｐ型半導体基板
上にｎ型半導体層を形成する工程と、上記ｐ型半導体基
板および上記ｎ型半導体層における素子間領域にｐ型不
純物を導入して素子間分離領域を形成する工程とを備え
ていて、上記素子間領域にゲルマニウムを導入するとい
う方法である。上記ｎ型半導体層を形成した後に素子間
領域に絶縁膜を形成する工程と、上記絶縁膜の下部にお
ける上記素子間領域にゲルマニウムを導入する工程とを
備えた方法である。

【０００７】上記半導体装置の製造方法では、素子間分
離のための不純物層にゲルマニウムを含ませることか
ら、その後の熱工程において、不純物層中の不純物、特
にはｐ型不純物のホウ素の拡散が抑制される。そのた
め、不純物層を幅が狭くなる。

【０００８】

【発明の実施の形態】本発明の半導体装置に係わる第１
実施形態の一例を、図１の概略構成断面図によって説明
する。図１では、素子の一例としていわゆるウォッシュ
トエミッタ型ｎｐｎバイポーラトランジスタを示す。

【０００９】図１に示すように、ｐ型のシリコン基板か
らなる半導体基板１１の第１素子形成領域１２の上層に
はｎ⁺ 型の埋め込み拡散層１４が形成されていて、同半
導体基板１１の第２素子形成領域１３の上層にはｎ⁺ 型
の第２埋め込み拡散層１５が形成されている。さらに上
記半導体基板１１上にはｎ型のエピタキシャル層からな
る半導体層１６が形成されている。

【００１０】そして各第１，第２素子形成領域１２，１
３同士およびそれらを他の素子形成領域と分離するため
の素子間分離領域１７が、上記半導体層１６から上記半
導体基板１１に達する状態に形成されている。すなわ
ち、平面視的にみると素子間分離領域１７は、例えば上
記各第１，第２素子形成領域１２，１３を取り囲む状態
に形成されている。上記素子間分離領域１７はｐ型不純
物であるホウ素を拡散してなる不純物層で形成されてお
り、そしてこの素子間分離領域１７にはゲルマニウムが
導入されている。上記素子間分離領域１７におけるゲル
マニウムの濃度は、例えば１．０×１０ ¹⁸個／ｃｍ³ 〜
５．０×１０²¹個／ｃｍ³ 程度であり、好ましくは１．
５×１０ ¹⁸個／ｃｍ³ 〜５．０×１０²⁰個／ｃｍ³ 程度
である。そしてこの素子間分離領域１７は接合型素子間
分離領域（Junction Isolation）およびチャネルストッ
パ領域となる。

【００１１】上記第１素子形成領域１２における上記半
導体層１６の上層には、ｐ型のベース拡散層２１が形成
され、このベース拡散層２１の上層にはｎ⁺ 型のエミッ
タ拡散層２３が形成されている。他方、上記第２素子形
成領域１３における上記半導体層１６の上層には、ｐ型
のベース拡散層２２が形成され、このベース拡散層２２
の上層にはｎ⁺ 型のエミッタ拡散層２４が形成されてい
る。

【００１２】さらに上記半導体層１６上には絶縁膜３０
が形成されている。そして各ベース拡散層２１，２２上
の絶縁膜３０にはコンタクトホール３１，３２が形成さ
れ、それらを通して各ベース拡散層２１，２２接続する
電極４１，４２が形成されている。同様に各エミッタ拡
散層２３，２４上の絶縁膜３０にはコンタクトホール３
３，３４が形成され、それらを通して各エミッタ拡散層
２３，２４に接続する電極４３，４４が形成されてい
る。さらに各コレクタとなる半導体層１６（１６Ａ，１
６Ｂ）上の絶縁膜３０にはコンタクトホール３５，３６
が形成され、それらを通して各半導体層１６Ａ，１６Ｂ
に接続する電極４５，４６が形成されている。

【００１３】上記半導体装置１では、素子間分離のため
の不純物層となる素子間分離領域１７にゲルマニウムが
含まれることから、素子間分離領域１７中の不純物、特
にはｐ型不純物のホウ素の拡散が抑制される。例えばホ
ウ素の拡散幅はゲルマニウムが導入されていない場合に
は０．４μｍ程度あったのが、ゲルマニウムが導入され
ていることによりホウ素の拡散幅が０．２μｍ程度に減
少した。すなわち、ホウ素の拡散係数がおよそ１／２程
度に低下した。そのため、素子間分離領域１７は従来よ
りも狭い幅に形成される。

【００１４】次に第２実施形態の一例を、図２の概略構
成断面図によって説明する。図２では、素子の一例とし
ていわゆるダブルポリシリコン型ｎｐｎバイポーラトラ
ンジスタを示す。

【００１５】図２に示すように、ｐ型のシリコン基板か
らなる半導体基板５１の第１素子形成領域５２の上層に
はｎ⁺ 型の埋め込み拡散層５４が形成されていて、同半
導体基板５１の第２素子形成領域５３の上層にはｎ⁺ 型
の第２埋め込み拡散層５５が形成されている。さらに上
記半導体基板５１上にはｎ型のシリコンエピタキシャル
層からなる半導体層５６が形成されている。

【００１６】そして各第１，第２素子形成領域５２，５
３を他の素子形成領域と分離するための素子間分離領域
５７が、上記半導体層５６の上層に形成された素子間分
離絶縁膜５８とこの素子間分離絶縁膜５８の下部から上
記半導体層５６を通り上記半導体基板１１に達する状態
に形成された素子間分離拡散層５９とから構成されてい
る。すなわち、平面視的にみると素子間分離領域５７
は、例えば上記各第１，第２素子形成領域５２，５３を
取り囲む状態に形成されている。上記素子間分離拡散層
５９はｐ型不純物であるホウ素を拡散することにより形
成されており、そしてこの素子間分離拡散層５９にはゲ
ルマニウムが導入されている。そしてこの素子間分離拡
散層５９は接合型素子間分離領域（Jundtion Isolatio
n）およびチャネルストッパ領域となる。なお、上記素
子間分離絶縁膜５８は、例えばいわゆるＬＯＣＯＳ法に
よって形成された酸化シリコン膜からなる。

【００１７】上記半導体層５６上には第１絶縁膜６１が
形成され、この第１絶縁膜６１には第１素子形成領域５
２におけるベース形成領域上に開口部６２が設けられて
いるとともに、第２素子形成領域５３におけるベース形
成領域上に開口部６３が設けられている。

【００１８】上記第１素子形成領域５２の開口部６２の
側周にそった上記半導体層５６に接続するとともに上記
第１絶縁膜６１上に延出された状態にベース取り出し電
極７１が形成されている。このベース取り出し電極７１
は、例えばｐ型不純物を導入したポリシリコンからな
る。

【００１９】そして上記ベース取り出し電極７１に開口
されるベース開口部７２の底部側における半導体層５６
の上層にはｐ型の真性ベース層７３が形成されている。
さらに、この真性ベース層７３の側周部における半導体
層５６にはこの真性ベース層７３に接続するとともに上
記ベース取り出し電極７１に接続するｐ⁺ 型のグラフト
ベース層７４が形成されている。さらに上記ベース取り
出し電極７１を覆う状態に第２絶縁膜６４が形成されて
いる。そして上記ベース取り出し電極７１の端部と以下
に説明するエミッタ領域とを分離する絶縁性のサイドウ
ォール７５が上記ベース開口部７２側のベース取り出し
電極７１の端部を覆う状態に形成されている。その結
果、上記サイドウォール７５で取り囲まれた領域がエミ
ッタ開口部７６となる。

【００２０】上記エミッタ開口部７６には上記真性ベー
ス層７３に接合するｎ⁺ 型のエミッタ電極７７が形成さ
れている。このエミッタ電極７７は、例えばｎ型不純物
を導入したポリシリコンからなる。そして上記真性ベー
ス層７３の上層にはエミッタ電極７７に接続するｎ⁺ 型
のエミッタ層７８が形成されている。

【００２１】同様に上記第２素子形成領域５３にも、ベ
ース取り出し電極８１、ベース開口部８２、ｐ型の真性
ベース層８３、ｐ⁺ 型のグラフトベース層８４、第２絶
縁膜６４、サイドウォール８５、エミッタ開口部８６、
ｎ⁺ 型のエミッタ電極８７、ｎ⁺ 型のエミッタ層８８等
が形成されている。

【００２２】また上記第１素子形成領域５２の半導体層
５６には埋め込み拡散層５４に接続するコレクタ取り出
し拡散層７９が形成されていて、上記第２素子形成領域
５３の半導体層５６には埋め込み拡散層５５に接続する
コレクタ取り出し拡散層８９が形成されている。

【００２３】さらに各ベース取り出し電極７１，８１上
の第２絶縁膜６４にはコンタクトホール６５，６６が形
成され、それらを通して各ベース取り出し電極７１，８
１に接続する金属電極９１，９２が形成されている。ま
た、各エミッタ電極７７，８７に接続する金属電極９
３，９４が形成されている。さらに各コレクタ取り出し
拡散層７９，８９上の第２，第１絶縁膜６４，６１には
コンタクトホール６７，６８が形成され、それらを通し
て各コレクタ取り出し拡散層７９，８９に接続する金属
電極９５，９６が形成されている。

【００２４】上記半導体装置２では、素子間分離のため
の不純物層となる素子間分離領域５７の素子間分離拡散
層５９にゲルマニウムが含まれることから、素子間分離
拡散層５９中の不純物、特にはｐ型不純物のホウ素の拡
散が抑制される。例えばホウ素の拡散幅はゲルマニウム
が導入されていない場合には０．４μｍ程度あったの
が、ゲルマニウムが導入されていることによりホウ素の
拡散幅が０．２μｍ程度に減少した。すなわち、ホウ素
の拡散係数がおよそ１／２程度に低減された。そのた
め、素子間分離拡散層５９は従来よりも狭い幅に形成さ
れる。

【００２５】次に本発明の製造方法に係わる第１実施形
態の一例を、図３および図４の概略構成断面図によって
説明する。図３，図４では、素子の一例として前記図２
で説明したのと同様のいわゆるダブルポリシリコン型ｎ
ｐｎバイポーラトランジスタを示し、また前記図２によ
って説明した構成部品と同様のものには同一符号を付
す。

【００２６】図３の（１）に示すように、半導体基板５
１にｐ型＜１１１＞シリコン基板を用い、その半導体基
板５１の第１素子形成領域５２および第２素子形成領域
５３の各上層に、例えば通常の選択的なアンチモン（Ｓ
ｂ）の固相拡散によりｎ⁺ 型埋め込み拡散層５４，５５
を形成する。続いて通常のエピタキシャル成長技術によ
って、上記半導体基板５１上に０．３Ωｃｍ〜５．０Ω
ｃｍのシート抵抗を有し、０．５μｍ〜２．５μｍ程度
の厚さを有するｎ型のシリコンエピタキシャル層からな
る半導体層５６を形成する。次いで局所酸化法〔例え
ば、ＬＯＣＯＳ（Local Oxidation of Silicon）法〕に
よって、上記半導体層５６と上記半導体基板５１とに形
成される第１，第２素子形成領域５２，５３を分離する
ための素子間分離領域を構成する絶縁膜５８を、上記半
導体層５６の上層に酸化シリコンで形成する。

【００２７】ここでは、半導体層５６をエッチングして
溝を形成した後、その溝を酸化することにより素子間分
離絶縁膜５８を形成する、いわゆるリセストＬＯＣＯＳ
法によって、上記素子間分離絶縁膜５８は上記半導体層
５６との段差が少なくなるように形成されている。さら
に平坦化を行うには、通常の平坦化技術（例えばエッチ
バックによる平坦化技術、化学的機械研磨による平坦化
技術等）によって行えばよい。

【００２８】さらに通常の選択的なイオン注入技術によ
って、上記半導体層５６の表面から、上記埋め込み拡散
層５２に達するコレクタ取り出し拡散層７９と、上記埋
め込み拡散層５３に達するコレクタ取り出し拡散層８９
とを形成する。上記の如くに基体１０を形成する。

【００２９】図３の（２）に示すように、レジスト塗布
技術および通常のリソグラフィー技術によって、上記基
体１０における上記第１，第２素子形成領域５２，５３
上にレジストパターン１０１を形成する。このレジスト
パターン１０１をマスクにしてイオン注入技術により、
上記絶縁膜５８の下部側界面における半導体層５６から
半導体基板５１に達する状態にｐ型不純物のホウ素を導
入することによって、不純物層からなる素子間分離拡散
層５９を形成する。それとともに上記素子間分離拡散層
５９となる領域にゲルマニウムをイオン注入する。その
結果、上記素子間分離領域５７は、平面視的にみると上
記各第１，第２素子形成領域５２，５３を取り囲む状態
に形成される。そしてこの素子間分離拡散層５９は接合
型素子間分離領域（Junction Isolation）およびチャネ
ルストッパ領域となる。

【００３０】上記イオン注入条件としては、イオン種が
ホウ素イオンの場合、ドーズ量を１×１０¹³個／ｃｍ²
〜２×１０¹⁴個／ｃｍ² 程度に設定し、打ち込みエネル
ギーを２００ｋｅＶ〜８００ｋｅＶ程度に設定する。ま
たイオン種がゲルマニウムイオンの場合、ドーズ量を
５．０×１０¹³個／ｃｍ² 〜２．０×１０¹⁶個／ｃｍ²
程度、好ましくは１．０×１０¹⁴個／ｃｍ² 〜１．０×
１０¹⁶個／ｃｍ² 程度に設定し、打ち込みエネルギーを
３００ｋｅＶ〜１．５ＭｅＶ程度に設定する。

【００３１】上記ゲルマニウムのイオン注入条件は、上
記条件よりもゲルマニウムのドーズ量が多い場合にはイ
オン注入領域に結晶欠陥が残留し、上記条件よりもゲル
マニウムのドーズ量が少ない場合にはホウ素の拡散を抑
制する効果が十分に得られない。したがって、上記範囲
にイオン注入条件は設定される。なお、ホウ素イオンの
イオン注入とゲルマニウムイオンのイオン注入は、どち
らを先に行ってもよい。

【００３２】その後、上記レジストパターン１０１を例
えばアッシング等の除去技術により除去する。次いで図
３の（３）に示すように、ＣＶＤ法等の成膜技術によっ
て、上記基体１０の表面上に第１絶縁膜６１を例えば５
０ｎｍ〜２００ｎｍの厚さに形成する。その後、通常の
レジスト塗布、リソグラフィー技術によって上記第１，
第２素子形成領域５２，５３におけるベースを形成する
領域上に開口部を設けたレジストパターン（図示省略）
を形成した後、そのレジストパターンをマスクにしてエ
ッチングを行い、上記第１絶縁膜６１に開口部６２，６
３を形成する。

【００３３】続いてＣＶＤ法によって上記開口部６２，
６３の内部および上記第１絶縁膜６１上にポリシリコン
膜を例えば８０ｎｍ〜２５０ｎｍ程度の厚さに形成す
る。続いてイオン注入法により上記ポリシリコン膜にｐ
型不純物として二フッ化ホウ素イオン（ＢＦ₂ ⁺ ）を導
入して、ベース取り出し電極およびグラフトベースを形
成するための拡散源となるようにｐ⁺ 型のポリシリコン
膜にする。

【００３４】次いで通常のレジスト塗布およびリソグラ
フィー技術によってレジストマスクを形成した後、その
レジストマスクを用いたエッチング技術により、上記ポ
リシリコン膜で、上記開口部６２の側周にそった上記半
導体層５６に接続するとともに上記第１絶縁膜６１上に
延出された状態にベース取り出し電極７１を形成する。
同時に上記ポリシリコン膜で、上記開口部６３の側周に
そった上記半導体層５６に接続するとともに上記第１絶
縁膜６１上に延出された状態にベース取り出し電極８１
を形成する。その後、上記レジストマスクをアッシング
等の除去技術により除去する。

【００３５】さらにＣＶＤ法等の成膜技術によって、上
記第１絶縁膜６１上に上記ベース取り出し電極７１，８
１を覆う第２絶縁膜６４を例えば２００ｎｍ〜５００ｎ
ｍの厚さに形成する。

【００３６】次に図４の（１）に示すように、通常のレ
ジスト塗布およびリソグラフィー技術によって真性ベー
スを形成する領域上に開口部を設けたレジストマスク
（図示省略）を形成した後、そのレジストマスクを用い
たエッチング技術により、上記第２絶縁膜６４と上記ベ
ース取り出し電極７１にベース開口部７２を形成すると
ともに、第２絶縁膜６４と上記ベース取り出し電極８１
にベース開口部８２を形成する。

【００３７】その後上記レジストマスクをアッシング等
の除去技術により除去した後、イオン注入法によりｐ型
不純物として、ホウ素または二フッ化ホウ素を上記ベー
ス開口部７２，８２より半導体層５６の上層にイオン注
入して、ベース開口部７２の底部側における半導体層５
６の上層に真性ベース層７３を形成するとともに、同時
にベース開口部８２の底部側における半導体層５６の上
層に真性ベース層８３を形成する。なお、図示はしない
が、必要に応じていわゆるＳＩＣ（Selective Ionimpla
nted Collector）構造とすることも可能である。

【００３８】そして図４の（２）に示すように、ＣＶＤ
法等の成膜技術によって、上記ベース開口部７２，８２
内を含む第２絶縁膜６４上の全面にサイドウォール形成
用の絶縁膜（図示省略）を例えば厚さが４００ｎｍ〜
１．０μｍ程度の酸化シリコン膜で形成した後、全面エ
ッチバックにより、上記ベース開口部７２の側壁に上記
サイドウォール形成用の絶縁膜を残すことにより絶縁性
のサイドウォール７５を形成するとともに、ベース開口
部８２の側壁にも同様にして絶縁性のサイドウォール８
５を形成する。したがって、このサイドウォール７５，
８５によって上記ベース開口部７２，８２側に露出して
いたベース取り出し電極７１，８１の端部は覆われるた
め、上記ベース取り出し電極７１，８１の端部と以下に
説明するエミッタ領域とが分離されるる。そして上記サ
イドウォール７５で取り囲まれた領域がエミッタ開口部
７６となり、サイドウォール８５で取り囲まれた領域が
エミッタ開口部８６となる。

【００３９】なお、上記サイドウォール７５，８５を形
成する前後の熱工程で、上記ベース取り出し電極７１，
８１からのｐ型不純物であるホウ素の拡散により、上記
真性ベース層７３の側周部における半導体層５６にこの
真性ベース層７３に接続するとともにベース取り出し電
極７１に接続するｐ⁺ 型のグラフトベース層７４が形成
される。それとともに、真性ベース層８３の側周部にお
ける半導体層５６にも真性ベース層８３に接続するとと
もにベース取り出し電極８１に接続するｐ⁺ 型のグラフ
トベース層８４が形成される。

【００４０】そしてＣＶＤ法等の成膜技術を用いて、上
記エミッタ開口部７６内および第２絶縁膜６４上にｎ型
不純物として例えばヒ素またはリンを含むｎ⁺ 型のドー
プトポリシリコン膜１０２を成膜する。またはノンドー
プトポリシリコン膜を成膜した後、イオン注入法により
上記ノンドープトポリシリコン膜にｎ型不純物をドーピ
ングして上記ドープトポリシリコン膜１０２を形成する
ことも可能である。

【００４１】次いで熱処理によって上記ドープトポリシ
リコン膜１０２よりｎ型不純物を上記真性ベース層７
３，８３の各表層に拡散して、真性ベース層７３の表層
にｎ⁺型のエミッタ層７８を形成するとともに、真性ベ
ース層８３の表層にｎ⁺ 型のエミッタ層８８を形成す
る。その後、通常のレジスト塗布およびリソグラフィー
技術によってエミッタ電極を形成する領域上にレジスト
マスク（図示省略）を形成した後、そのレジストマスク
を用いたエッチング技術により、上記ドープトポリシリ
コン膜１０２をエッチングして、上記エミッタ層７８に
接続するｎ⁺ 型のエミッタ電極７７と上記エミッタ層８
８に接続するｎ⁺ 型のエミッタ電極８８とを形成する。

【００４２】次に図４の（３）に示すように、通常のレ
ジスト塗布およびリソグラフィー技術によって各コンタ
クトホールを形成する領域上に開口部を設けたレジスト
マスク（図示省略）を形成した後、そのレジストマスク
を用いたエッチング技術により、上記第２絶縁膜６４お
よび第１絶縁膜６１に各コンタクトホールを形成する。
すなわち、各ベース取り出し電極７１，８１上の第２絶
縁膜６４にコンタクトホール６５，６６を形成する。ま
た各コレクタ取り出し拡散層７９，８９上の第２絶縁膜
６４および第１絶縁膜６１にコンタクトホール６７，６
８を形成する。その後、上記レジストマスクを除去す
る。

【００４３】さらにスパッタリング等の成膜技術によっ
て、各コンタクトホール６５〜６８を埋め込む状態にし
て全面に配線形成用の金属膜（バリアメタル膜等も含
む）を形成する。その後、通常のレジスト塗布およびリ
ソグラフィー技術によって各金属電極を形成する領域上
にレジストマスク（図示省略）を形成した後、そのレジ
ストマスクを用いたエッチング技術により、上記金属膜
をパターニングする。その結果、コンタクトホール６
５，６６を通して各ベース取り出し電極７１，８１に接
続する金属電極９１，９２、各エミッタ電極７７，８７
に接続する金属電極９３，９４、コンタクトホール６
７，６８を通して各コレクタ取り出し拡散層７９，８９
に接続する金属電極９５，９６を形成する。その後、上
記レジストマスクを除去した後、通常の多層配線プロセ
ス等を行う。

【００４４】上記半導体装置２の製造方法では、素子間
分離のための不純物層となる素子間分離拡散層５９にゲ
ルマニウムを導入したことから、その後の熱工程におい
て、素子間分離拡散層５９中の不純物、特にはｐ型不純
物のホウ素の拡散が抑制される。例えばホウ素の拡散が
０．４μｍ程度から０．２μｍ程度に減少した。すなわ
ち、ホウ素の拡散係数がおよそ１／２程度に低下した。
そのため、素子間分離拡散層５９は従来のものよりも狭
い幅に形成される。よって、素子間分離幅の縮小が実現
され、高性能なバイポーラトランジスタと、高信頼性で
高歩留りの素子を含む半導体装置が実現できる。

【００４５】上記実施形態では、一例として、バイポー
ラトランジスタの素子間分離を説明したが、バイポーラ
トランジスタとその他の素子（例えばＭＩＳトランジス
タ、抵抗、容量等）との素子間分離技術、その他の素子
同士の素子間分離技術等に用いることが可能である。

【００４６】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、素子間分離のための不純物層にゲルマニウ
ムが含まれているので、不純物層中の不純物、特にはｐ
型不純物のホウ素の拡散が抑制できる。そのため、不純
物層を幅を狭くすることが可能になるので、半導体装置
の微細化、高集積化が図れる。

【００４７】本発明の半導体装置の製造方法によれば、
素子間分離のための不純物層にゲルマニウムを導入する
ので、その後の熱工程において、不純物層中の不純物、
特にはｐ型不純物のホウ素の拡散を抑制することができ
る。そのため、不純物層を幅を狭くすることができるの
で、半導体装置の微細化、高集積化が図れる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる第１実施形態の概
略構成断面図である。

【図２】本発明の半導体装置に係わる第２実施形態の概
略構成断面図である。

【図３】本発明の製造方法に係わる実施形態の製造工程
図（その１）である。

【図４】本発明の製造方法に係わる実施形態の製造工程
図（その２）である。

【符号の説明】

１１ 半導体基板 １７ 素子間分離領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板に素子間分離のための不純物
   層を備えた半導体装置において、 前記不純物層はゲルマニウムを含むことを特徴とする半
   導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、前
   記半導体基板はｐ型半導体基板であることを特徴とする
   半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 前記ｐ型半導体基板上にｎ型半導体層を備え、 前記不純物層は前記ｎ型半導体層から前記ｐ型半導体基
   板にかけて形成されていて、かつゲルマニウムを含むこ
   とを特徴とする半導体装置。
4. 【請求項４】 ｐ型半導体基板上にｎ型半導体層を形成
   する工程と、 前記ｐ型半導体基板と前記ｎ型半導体層の素子間領域に
   ｐ型不純物を導入して素子間分離領域を形成する工程と
   を備えた半導体素子分離の製造方法において、 前記素子間領域にゲルマニウムを導入することを特徴と
   する半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置において、 前記ｎ型半導体層を形成した後に素子間領域に絶縁膜を
   形成する工程と、 前記絶縁膜の下部における前記素子間領域にゲルマニウ
   ムを導入する工程とを備えたことを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 請求項４記載の半導体装置において、 前記ゲルマニウムはイオン注入により導入することを特
   徴とする半導体装置の製造方法。
7. 【請求項７】 請求項５記載の半導体装置において、 前記ゲルマニウムはイオン注入により導入することを特
   徴とする半導体装置の製造方法。