TW512526B - Semiconductor integrated circuit device and manufacturing method thereof - Google Patents

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TW512526B
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Tadayoshi Takada
Osamu Kitamura
Sigeaki Okawa
Hirotsugu Hata
Chikao Fujinuma
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Description

A7 A7 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 五、發明說明（1 ) [發明所屬技術領域] 本發明係有關在電介質隔離型的互補型雙極性電晶體 中’藉由形成較厚之集極區域，而實現電晶體高耐壓化之 半導體積體電路裝置及其製法。 [習知技術] 近年’影音放大器或顯示器驅動器等所採用的電晶 體，講求高耐壓化及高集積化。在將高耐壓積體電路予以 尚集積化及高速化上，為防止寄生電晶體之形成、或形成 元件隔離而造成的晶片尺寸之增大，最好採用電介質隔離 技術。 第29圖係習知一例的半導體積體電路裝置的剖面示 意圖（譬如日本特開平n_354535號）。有關第29圖所示之 半導體積體電路裝置的製造方法，請參閱第30圖至第36 圖說明如下。 第30圖所示係高耐壓縱型npn電晶體形成區域與高 耐壓縱型PNP電晶體形成區域。首先，在由矽所構成的^ 型基板3表面上，例如藉由熱氧化法形成膜厚2//m左右 的埋入氧化膜2。隔著埋入氡化膜2在室溫下，使n型基 板3貼合在支撐基板1上。n型基板3便藉由後續程序， 形成屬活性層的N+型埋入層4及P+型埋入層5。N型基板 3乃譬如採用電阻率10Q /cm左右的矽基板。然後，嬖如 以1100°C下、2小時左右之氧環境中施行退火處理，以提 尚埋入氧化膜2與支撐基板1之貼合強度。接著，嬖如择 由機械研磨或化學機械研磨（CMP)，將N型基板3形成特 312923 (請先閱讀背面之注意事項再填寫本頁)
A7 五、發明說明（2 定厚度，如2 // m。 其次’為形成1ST型埋入層4而進行離子植入。藉由眾 所周知之微影（photo lith〇graphy)技術以在npn電晶體部 分設有開口的光阻劑（未圖示）作為罩幕，將N型雜質，如 砰（As)以加速電壓5〇kev、導入量3χ i〇15/cm2，施行離子 植入。然後，去除光阻劑。再者，為形成P+型埋入層5而 進行離子植入。藉由眾所周知之微影技術，以在pNp電晶 體部分设有開口的光阻劑作為罩幕，而將p型雜質，譬如 將硼（B)以加速電壓5〇kev、導入量3χ 1〇1Vem2,施行離子 植入。然後，去除光阻劑。 接著’譬如以11001i小時左右之水蒸氣環境中施 行退火處理，分別使在前一程序中導入於NPN電晶體部分 的砷，及導入於PNP電晶體部分的硼熱擴散，而形成N+ 型埋入層4與P+型埋入層5。在該退火程序中，因為在活 性層表面上形成氧化膜（未圖示），所以在退火後，便施行 採用氫氟酸溶液等的賴特蝕刻（wright以仏化幻而予以去 除。藉此，便形成如第30圖所示的構造。 其次’如第31圖所示，在屬活性層的n+型埋入層4 與P型埋入層5之上層，生成如電阻率1〇f} /cm、厚度15 //m的N型外延層6qN型外延層ό的NPN型電晶體部分 便形成Ν型集極區域7,而Ν型外延層6的ΡΝΡ型電晶體 部分則藉由後續程序形成Ρ型集極區域8。在Ν型外延層 ό上層’利用熱氧化法形成膜厚5〇nm左右的氧化膜9。藉 由眾所周知之微影技術，以在PNP電晶體部分上設有開口 本紙張尺度過用中國國家標準（CNS)A4規格（210 X 297公爱） 312923 (請先閱讀背面之注意事項再填寫本頁) ^ -I線" 經濟部智慧財產局員工消費合作社印製 2 512526
五、發明說明（3 ) 經濟部智慧財產局員工消費合作社印製 的光阻劑為罩幕，將P型雜質，例如硼，以加速電壓 300keV、導入量8x 1〇12W，施行離子植入。在隋性氣體 環境中’藉由如12GG°C、7小時左右的退火處理，而形成 PNP電晶體之P型集極區域8。藉此，便形成第3ι圖所示 構造。 其次’藉由眾所周知之微影技術，以在NpN電晶體之 基極區域上層處設有開口的光阻劑為罩幕，將P型雜質， 例如硼（B)，以加速電壓4〇keV、導入量lx 1〇14/cm2,施行 離子植入。將光阻劑去除之後，藉由眾所周知之微影技術， 以在PNP電晶體之基極區域上層處設有開口的光阻劑為 罩幕’將N型雜質，如磷（P)以加速電壓6〇keV、導入量i X 10 4/cm2 ’施行離子植入。經去除光阻劑之後，在惰性氣 體環境中，藉由如90(rc、30分鐘左右的退火處理，使雜 質進行熱擴散，而分別形成NPN電晶體之p型基極區域 10與PNP電晶體之n型基極區域11。 其次’藉由眾所周知之微影技術，以在NpN電晶體之 N型射極區域與n型集極接點上層設有開口的光阻劑為罩 幕’將N型雜質，如砷（As)以加速電壓u〇keV、導入量$ X l〇15/cm2，施行離子植入。然後，將光阻劑予以去除。接 著’藉由眾所周知之微影技術，以在PNP電晶體之p型射 極區域與P型集極接點上層設有開口的光阻劑為罩幕，將 P型雜質，如硼（B)以加速電壓40keV、導入量3x l〇15/cm2， 施行離子植入。經去除光阻劑之後，在惰性氣體環境中， 藉由如1000 °c、30分鐘左右的退火處理，使雜質熱擴散， 本紙張尺®過用中國國家標準（CNS)A4規格（210 x 297公釐） 3 312923 (請先閱讀背面之注意事項再填寫本頁)
. ·線- 512526 A7 B7 五、發明說明（4 (請先閱讀背面之注意事項再填寫本頁) 而分別形成NPN電晶體型射極區域12與N+型集極接 點13、PNP電晶體之P+型射極區域14&p+型集極接點15。 藉此便形成第32圖所示之構造。 之後，触刻NPN電晶體之氧化膜9、N型集極區域7 與N+型埋入層4直到埋入氧化膜2為止，藉此形成元件隔 離用溝渠（trench) 16。同時，蝕刻PNP電晶體部分的氧化 膜9、P型集極區域8與p+型埋入層5直到埋入氧化膜2 為止，藉此形成元件隔離用溝渠16。溝渠16的形成係依 使NPN電晶體與PNP電晶體之集極接點13，15侧面分別裸 露出溝渠16内之方式進行。藉此便形成第33圖所示構造。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 其次，例如藉由熱氧化法，在溝渠丨6内壁形成膜厚 5〇〇nm左右的氧化膜17。更藉由蝕刻處理去除與NpN電 晶體與PNP電晶體之集極接點13，15相接觸部分的氧化膜 17。藉此便形成如第34圖所示構造。然後，在已形成氧化 膜17的溝渠16中，例如藉由CVD法埋入並沈積聚矽18。 然後，將由溝渠中溢出的聚矽18，例如藉由反應性離子蝕 刻（RIE)施行回蝕（eteh back)，而將表面予以平坦化。藉此 便形成如第35圖所示構造。 在連接於NPN電晶體之N+型集極接點13的溝渠16 所埋設的聚矽18，導入N型雜質。採用眾所周知之微影技 術形成僅對上述溝渠部位設有開口的光阻劑，並以光阻 劑為罩幕，將N型雜質，如磷（p)以加速電壓18〇keV、導 入量5x l〇i5/em2，施行離子植入。其次，在連接於 ，電日日體之P型集極接點1 5的溝渠1 6所埋設的聚矽1 8，導 本紙張尺度適用中國國家標準（CNS)A4規格⑵〇χ 297公— -— - 4 312923 512526 經濟部智慧財產局員工消費合作社印製 5 A7 B7 五、發明說明（5 入p型雜質。採用眾所周知之微影技術，形成僅對上述溝 渠部位設有開口的光阻劑，並以光阻劑為罩幕，將P型雜 質，如硼（B)以加速電壓18〇keV、導入量5χ 1〇15/請2，施 行離子植入。 接著，在惰性氣體環境中，藉由如1000〇c、30分鐘左 右的退火處理，從NPN電晶體之溝渠熱擴散出磷（p)，而 形成連接N+型埋入層4與N+型集極接點^之^型擴散層 18η。同時，從PNP電晶體之溝渠熱擴散出硼（b)，而形成 連接P +型埋入層5與P +型集極接點15之P+型擴散層18P。 聚碎中雜質的擴散速度，較單晶石夕中之雜質擴散速度大數 十倍，所以在短時間内，雜質便由溝渠内的聚碎擴散至集 極區域的單晶⑦（外延層）。因為移動至集極區域的雜質係 與單晶碎中的雜質擴散速度相同’而在與溝渠的界面上蓄 積成層狀，所以便形成N+型擴散層18n與p+型擴散層i8p (集極牆）。藉此便形成如第36圖所示。 人例如藉由CVD法全面地積氧化膜19。更於全 面地/儿積光阻劑’並藉由眾所周知之微影技術’在電極形 成部分的光阻劑上設置開口。以光_為罩幕，施行如 而在氧化膜19與氧化膜9的電極形成部分上設置開 口。然後，在電極形成部分處設有開H化模19之全面 上，例如藉由錢鍍法沉接力ρ Λ Λ > 積鋁2〇。之後，全面地沉積光阻劑， 並藉由眾所周知的微影技術，去除電極部分以外的光阻 劑。以光阻劑為罩幕’例如藉由_，對銘2〇施行圖 絲綠^ [便獲得 本、·氏張尺及甲_家標準（CNS)A4公 312923 (請先閱讀背面之注意事項再填寫本頁)
512526 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（ 如第29圖所示之剖面般的半導體裝置。 在上述構造的半導體裝置中，採用電介質隔離技術， 施行相鄰接NPN電晶體與PNP電晶體間的電性絕緣隔 離。藉此便可提高集成密度，此外，因各電晶體之pN接 合的寄生電容亦可降低，因此有利於高速化。再者，在上 述構造的半導體裝置中，藉由降低集極區域7,8之雜質濃 度，雖可確保基極_集極間之耐壓，但若將集極區域7,8整 體形成低雜質濃度，則集極之串聯阻抗將增大，導致特性 降低。因此，如第29圖所示，便在低雜質濃度的集極區域 7,8下面’形成分別連接於高濃度雜質之埋入層4,5與集極 接點13，15的集極牆（N+型擴散層ι8η、p+型擴散層18p)。 藉此，便可產生屬於雙極性電晶體之優點的高速化，同時 亦可實現雙極性電晶體的高耐壓化。 [發明欲解決之課題] 在習知半導體積體電路裝置中，為實現高耐壓化，必 須較厚地形成低雜質濃度的集極區域7,8，亦即N型外延 層此情況下，如上述，因為將使雜質由外延層6 表層擴散出，因此必須高溫且長時間的熱處理，且在將笑 極區域厚膜化上有處理程序上的限制。所以，在依單層外 延層所形成集極區域的膜厚，在高耐壓化上亦有限制T而 產生無法獲彳于所需耐壓的問題。 另，在習知半導體積體電路裝置中，為實現鄰接於單 晶片上而形成的NPN電晶體與縱型PNP電晶體之電介質 隔離型的互補型電晶體，便採用溝渠並將雙方之電晶體以 I紙張尺度適用中國國家標準（CNS)A4規格⑵Q χ 297公爱） -------- 312923 (請先閱讀背面之注意事項再填寫本頁}
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經濟部智慧財產局員工消費合作社印製 五、發明說明（7 “陡絕緣隔離。但是’因為在溝渠中蝕刻深度亦存在有限 制，且餘刻精度亦有困難點，故有隨著為了實現高耐壓化 的外延層之厚臈化，而用以元件間隔離之蝕刻處理上，便 成為困難的課題。 此外，在為了實現高耐壓化而較厚地形成低雜質濃度 集極區域7,8亦即N型外延層㈣情形下，於形成縱形^ 電晶體之低雜質濃度集極區域8之際，已離子植入的雜質 便必須在高溫且長時間下進行熱處理，且對N型外延層厚 膜化存在處理程序上的限制，同時成本亦將增高。另= 了將雜質擴散深度加深’當在施行高速電壓、高導入量的 離子植入時’便存在有梦基板之結晶缺陷變為明顯的課 題。 再者，在蝕刻成V槽型而元件隔離的集極區域與虛 島區域中’被膜在自我對準程序中所採用之眾所周= 影技術的光阻劑之際，在集極區域與虛擬島區域的 上被膜有成為困難的課題。 [解決課題之手段] 本發明係有鑑於習知諸項課題而創作，因此本發明之 半導體積體電路裝置中，具有：支撑基板；設置於前述 基板上的多結晶半導體層；由利用前述多結晶半導體^ 離之一導電型低濃度雜質擴散層構成之埋入層所形^ -島區域；由逆導電型低濃度雜質擴散層構成之埋 成的第二島區域；由在與前述第一島區域之前述多結:: 丨導體層相鄰接之周圍形成之一 1電型高濃度雜暂： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297 ---、玲 (請先閱讀背面之注意事項再填寫本頁)
7 512526 A7 B7 五、發明說明（8 道的帛埋入層；由在與前述第二島區域之前述多結晶 :、體層相鄰接之周圍所形成之逆導電型高濃度雜質擴散 :所構成的第二埋入層；以及形成於前述第一島區域與第 、、品域的導電型.%不同之電晶體，纟中，將前述多結晶 半導體層及前述第一與第二島區域之表面以實質平挺的方 式形成。 在^發明半導體積體電路裝置中，較佳是前述第一與 第二島區域係利用複數層外延層之層積而所形《，配合需 要可將刖述該第一與第二島區域予以厚膜化，而實現高 耐壓電晶體。 U再者，為達上述目的，本發明之半導體積體電路裝置 之製法，係包括以下步驟：準備一導電型半導體基板的步 驟；在前述基板上形成複數層之逆導電型外延層，使形成 於前述基板與前述外延層上的一導電型與逆導電型的埋入 層擴散並連結，而形成第一與第二島區域的步驟；將前述 第一與第二島區域之兩端部蝕刻成V槽型的步驟；對前述 第一與第二島區域表面施行離子植入，而在前述第一島區 域上形成由一導電型高濃度雜質擴散層所構成的第一埋入 層，以及在前述第二島區域上形成由逆導電型高濃度雜質 擴散層所構成的第二埋入層的步驟，·在前述第一埋入層表 面上形成LOCOS氧化膜’以及在前述第二埋入層表面上 开> 成氧化膜’並在該LOCOS氧化臈與該氧化膜上形成多 結晶半導體層的步驟；準備被覆有氧化膜的支撐基板，隔 著該氧化膜，將支撐基板貼合於前述多結晶半導體声上的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 312923 (請先閱讀背面之注意事項再填寫本頁) .. 經濟部智慧財產局員工消費合作社印製 8 512526 A7 五、發明說明（9 步驟；以及以前述支撐基板作為底面，對該半導體基板進 行研磨處理直到該第一與第二島區域裸露出為止的步驟。 (請先閱讀背面之注意事項再填寫本頁) 在本發明半導體積體電路裝置之製法中，較佳是將前 述第一與第二島區域施行蝕刻的步驟係為以下步驟··將由 形成前述第一與第二島區域的低濃度雜質擴散層所構成之 前述埋入層，與前述外延層間的境界面予以完全去除，且 元全蝕刻至經膜厚化過的前述第一與第二島區域之底部為 止，為實現電介質隔離型之互補型雙極性電晶體，而蝕刻 成V槽型。 ^ 再者，在本發明半導體積體電路裝置之製法中，較佳 是相較於對基板表面施行離子植入，而形成集極取出擴散 層之情況下，因為對外延層表面施行離子植入，故可明顯 地降低基板中結晶缺陷的產生。 再者，為達上述目的，本發明半導體積體電路裝置之 製法，係包括以下步驟：準備一導電型半導體基板的步驟； 經濟部智慧財產局員工消費合作社印製 在前述基板上形成複數層之逆導電型外延層，使形成於前 述基板與前述外延層上的一導電型與逆導電型的埋入層擴 散並連結，而形成第一與第二島區域的步驟；將前述第一 與第二島區域之兩端部蝕刻成V槽型，而在前述第一島區 域與前述第二島區域之間形成虛擬島區域的步驟；在前述 第島區域、則述弟一島區域及前述虛擬島區域上一致的 形成氧化膜的步驟；在前述第一島區域、前述第二島區域 及前述虛擬島區域上一致形成耐氧化罩幕層的步驟；選擇 性的留下截至前述第二島區域與前述虛擬島區域為止的前 ‘紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） --- 9 34292^
經濟部智慧財產局員工消費合作社印製 10 罩幕層並以前述耐氧化罩幕層作為罩幕，
述第一島區域上的俞、+、k y J 古、 的刖述虱化膜上，施行離子植入一導電型 :濃度雜質的步驟；使前述一導電型高濃度雜質擴散，同 k擇性氧化而形成L〇C〇S氧化膜的步驟；將前/述第二
^區域上之前述耐氧化罩幕層予以去除，並以前述LOCOS -化ί作為則述第一島區域上之罩幕，從前述第二島區域 上之刖述氧化膜，施行離之植入逆導電型高濃度雜質的步 驟，以及使前述逆導電型高濃度雜質擴散的 步驟。
在本發明半導體積體電路裝置之製法中，較佳是前述 虛擬島區域係在該虛擬島區域上形成前述一導電型與逆導 電型回濃度雜質之境界面，並防止對前述第一與第二島區 成不必要的蝻述尚濃度雜質，俾極力減少電性影響。 再者，本發明半導體積體電路裝置之製法，係包括以 下步驟··準備一導電型半導體基板的步驟；在前述基板上 形成複數層之逆導電型外延層，使形成於前述基板與前述 外延層上的一導電型與逆導電型的埋入層擴散並連結，而 形成第一與第二島區域的步驟；將前述第一與第二島區域 之兩端部蝕刻成V槽型的步驟；去除前述第一與第二島區 域之角部的步驟；在前述第一島區域與該第二島區域之表 面上施行離子植入，俾在前述第一島區域上形成由一導電 型南濃度雜質擴散層所構成的第一埋入層，在前述第二島 區域上形成由逆導電型高濃度雜質擴散層所構成的第二埋 入層的步驟；在前述第一與第二埋入層表面上形成LOCOS 氧化^並在該LOCOS氧^上形成多結晶半導體層的 本紙張尺度適用中國國家標準（CNS)A4規格"(210 X 297公釐）-- 312923 (請先閱讀背面之注意事項再填寫本頁)
512526 A7 五、發明說明（U ) 步驟，·在前述多結晶半導體層上形成氧化膜 化膜貼合支撑基板的步驟；以及以前述支撐基板 面’對前料導體基板 Μ為底 (請先閱讀背面之注意事項再填寫本頁) —占、、 仃研磨處理，直到前述第一盥笛 一島區域裸露出為止的步驟。 /、 在本發明半導體積體電路裝置之製法中 蝕刻去除前述第一盥第^ 疋藉由 /、弟一島區域之角部的步驟，係為以丁 步驟：將光阻劑被膜於前述第一盥 : ^ /、乐一馬區域之角部以夕 的區域，並以前述光阻為罩幕來使用並進行以去除角部， 藉此便可容易地被膜前述光阻劑，且實現精度良 行。 [發明之實施形態] 以下針對本發明之半導體積體電路裝置及其製造方 法的第-與第二實施形態，參閱圖式進行詳細說明。 首先’針對第一實施形態使用第1圖至第14圖進行說 明。 第1圖係高耐壓ΝΡΝ電晶體21與高耐壓縱型ΡΝΡ電 晶體22隔著多晶石々49， 曰炒42，而形成電介質隔離型之互補型雙 經濟部智慧財產局員工消費合作社印製 極性電晶體的1C剖面示意圖。 本發明之半導體積體電路裝置係在被覆有矽氧化膜 43的支撐基板44上形成多晶矽42。其中，支撐基板44 係隔著矽氧化膜43，以丨丨㈧它至12〇〇χ：並施加2小時左 右的熱處理，而與多晶矽42相貼合。然後，便隔著多晶矽 42而形成電介質隔離型之互補型雙極性電晶體。 _同耐壓NPN電晶體21係以包圍集極區域32之方式形 本紙張尺度適用中國國豕標準（CNS)A4規格（210x 297公3 " 11 312923 512526 經濟部智慧財產局員工消費合作社印製 12 A7 五、發明說明（12 成碎氧化膜39與型埋入層38。然後，在集極區域32 中分別形成N+型擴散區域47以當作集極導出區域；p塑 擴散區域45以當作基極區域：以及…型擴散區域“以當 作射極區域《此時，藉由N+型擴散區域47 型埋入層-而形成-型高濃度層，而具有降=;壓 NPN電晶體2 1之集極阻抗的構造。 高耐壓縱型PNP電晶體22以包圍集極區域33之方式 形成妙氧化膜^與！-型埋入層4〇。然後，在集極區域33 中分別形成P+型擴散區域48以當作集極導出區域；N+塑 井區域46以當作基極區域；以及p+型擴散區域5〇以當作 射極區域。此時，集極導出區域銘連結於p+型埋入層4〇 藉以开>成卩+型尚濃度層，而具有降低高耐壓pNp電晶體 22之集極阻抗的構造。 在此雖未圖示，當與其他週邊電路進行一體化而形成 為整體之情況時，在該等元件上便形成由A1的電極配線、 聚醯亞胺系絕緣膜的層間絕緣膜、聚醯亞胺系的護套等。 在上述本發明之半導體積體電路裝置中，於Ν·與p-型集極區域32,33周圍形成]sr與Ρ+型埋入層38,4〇，並與 集極導出區域47,48相連結。藉此，便可形成n+與ρ+型高 濃度層而降低集極電阻，而可實現集極區域32,33的厚層 化。其結果’便可形成高耐壓互補型雙極性電晶體。 具體而言’第14圖表示本發明之半導體積體電路裝置 之電介質分離型之互補型雙極性電晶體與集極區域膜厚之 耐壓間的關係。如該特性圖所示，集極區域之膜厚為9〇// 本紙張尺度適用中關家標準（CNS)A4規格⑽χ 297 )------ 312923 (請先閱讀背面之注意事項再填寫本頁)
512526 A7 B7 五、發明說明（l3 (請先閱讀背面之注意事項再填寫本頁) m時’便可獲付集極_射極間耐壓vee〇為300V，而可形成 南耐壓之互補型雙極性電晶體。另，為使集極-射極間耐壓 Vceo可獲得250V以上，便必須將集極區域之膜厚設在60 //m左右以上，遠超過採用溝渠之製造方法的極限之膜 厚。 再者’本發明之半導體積體電路裝置，如上述，因為 南耐壓NPN電晶體21與高耐壓縱型pnp電晶體22隔著 多晶矽42而確實地隔離電介質，所以便可抑制電晶體 21，22相互間的影響與寄生電晶體的產生，而形成適於更 高頻的半導體積體電路裝置。 再者，結晶軸（100)之P型單晶矽基板23，乃使用電 阻率50 Ω/cm以上的基板，並在該基板23上層積外延層而 形成電晶體形成區域。然後在本發明中，雖層積多層之外 延層，但此時基板23係長時間被置於高溫下。譬如，當層 積四層外延層之情況時，便在約1〇〇〇至14〇(rc下24小 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 時。因此，如上述，利用低阻抗率之基板的便可抑制來自 基板23之電阻的攀升。其結果，便可較厚地形成作為集極 區域32,33用的外延層，而實現高耐壓電晶體。 其次，針肖帛1圖m示本發明之+導體積體電路裝置 之製法，請參閲第2圖至第13圖進行說明。 I*先’如第2圖所示’準備厚度65〇_左右的p型 單晶石夕基板23’對該基板23施行熱氧化處理而形成氧化 膜’將氧化臈施行光韻刻處理而形成選擇罩幕。然後，將 表面上形成N-型第一埋入層24的磷（P)，及形成 13 312923 512526 A7 _____________ B7 五、發明說明（14 ) P-型第一埋入層25的硼（B)，施行離子植入並擴散。 其次，如第3圖所示，完全去除作為選擇罩幕用的氧 化膜之後’將基板23配置於外延成長裝置的電納 (susceptance)上，並利用燈加熱，賦予基板23達114〇它左 右的高溫，同時將SiHAl2氣體與H2氣體導入反應管内， 俾使N或N·的第一外延層26成長μ至22 e m。然後，將 第一外延層26表面施行熱氧化而形成氧化膜後，再施行光 蝕刻，而成為各自的選擇罩幕。然後，對第一外延層26 表面’將形成N-型第二埋入層27的鱗（p)，及形成p-型第 二埋入層28的硼（B)，施行離子植入並擴散。 接著，如第4圖所示，完全去除作為選擇罩幕用的氧 化膜之後’將基板23配置於外延成長裝置的電納上，並利 用燈加熱，賦予基板23達1140°C左右的高溫，同時將 SiHfl2氣體與％氣體導入反應管内，俾使n或的第二 外延層29成長18至22 // m。此時，同時使N-型第一與第 二埋入層24，27、P_型第一與第二埋入層25，2 8擴散並連 結。然後’在第一外延層26上形成第二外延層29、第三 外延層30及至第四外延層31為止，如上述，針對各外延 層亦同樣地利用離子植入而形成N-型與p-型埋入層，在約 125 0(：南溫下，進行16小時左右的擴散，而連接各埋入 廣。其結果，便形成高耐壓NPN電晶體21之N·型集極區 域32與PNP電晶體22之P-型集極區域33。 在此，N型雜質之所以採用磷（P)，而p型雜質之所以 採用硼（B)的原因，乃藉由採用擴散速度較快的雜質，便可 本紙張尺度適用中國國家標準（CNS)A4規格（210 x297公釐） 312923 --------------襄—— (請先閱讀背面之注意事項再填寫本頁) I - 經濟部智慧財產局員工消費合作社印製 M2526 A7
經濟部智慧財產局員工消費合作社印製 在較短熱處理時間内’確實完成埋入層的 因為在N型雜質區域與p '°支。亦即’ 成平坦的培面之故。域中，可於短時間内形 再者在基板23上，可同時地形成NpN電晶體？！ ，、PNP電晶體22形成區域亦屬本發明之特徵之一。 作其次’如第5圖所示’將第四外延層31表面施行埶氧 化而形成氧化膜’將氧化膜施行光㈣處理而形成罩幕。 此時’因為已將受接近單—晶片所形成NpN電晶體心 PNP電晶體22的影響予以降低，且因為抑制寄生電晶體 的產生’所以便必須實現NPN電晶體21所形成的N型集 極區域32 ’與PNP電晶體22所形成#ρ·型集極區域^ 間的元件間隔離。此外’亦有兼用次—程序之自我對準程 序中所採用的眾所周知之微影技術，而在N_型集極區域Μ 與P型集極區域33之間形成虛擬島區域34。然後，藉由 施行較第一外延層26、第二外延層29、第三外延層3〇、 第四外延層31及基板23之N-型第一埋入層24與p_型第 埋入層2 5擴散部分更深的触刻處理，便可形成元件間 隔離用的V型之槽。 接著，如第6圖所示，完全去除作為選擇罩幕用的氧 化膜後’如圖所示般，全面地沉積如膜厚為4〇〇至5〇〇人 的石夕氧化膜35，更於其上全面地沉積氮化石夕膜36。然後， 為在N·型集極區域32表面上形成N+型埋入層38，因此便 全面地沉積光阻劑（未圖示），並利用眾所周知之微影技術 留下P-型集極區域33與虛擬島區域34上的氨化矽膜36 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 15 312923 -------------f , (請先閱讀背面之注意事項再填寫本頁) Ί^τ· 丨線· 經濟部智慧財產局員工消費合作社印製 512526 A7 -- B7 五、發明說明（16 ) 與光阻劑3 7，而將其他的氮化矽膜3 6與光阻劑3 7予以去 除。 接著，如第7圖所示，以經圖案化處理過的氮化矽膜 36作為選擇罩幕，為在N-型集極區域32周圍形成N+型埋 入層38，而將譬如砷（As)以加速電壓40keV、導入量3.0 X 1015/cm2 ’施行離子植入。然後，在去除光阻劑37後， 再使經離子植入的钟（As)進行擴散，而使N+型埋入層3 8 形成於N型集極區域32的周圍。此時，藉由採用氮化石夕 膜3 6為耐氧化罩幕，而同時地使矽氧化膜亦選擇性的氧 化，而形成厚度〇·3至0·4/ζ m左右的LOCOS氧化膜39。 然後’完全去除作為選擇罩幕用的氮化矽膜36。 接著’如第8圖所示，為在p-型集極區域33周圍形 成P+型埋入層40，便將譬如硼（B)以加速電壓4〇keV、導 入量3·0χ l〇15/cm2，施行離子植入。此時，在化型集極區 域32中’因LOCOS氧化膜39具有罩幕的功能，所以爛（b) 便不致被植入。 接著’如第9圖所示使經離子植入的硼（b)擴散，而使 P+型埋入層40形成於p-型集極區域33的周圍。此時，不 需要在P型集極區域33上形成LOCOS氧化膜，如圖所 示，LOCOS氧化膜39與氧化膜41便保存具段差的形狀。 在此，雖然N+型埋入層38與型埋入層4〇連接於虛擬島 區域34上，但因為虚擬島區域34並未形成任何半導體元 件，且NPN電晶體121與pnp電晶體122亦被電介質隔 離’所以便不致有任何問題。 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） 16 312923 A7 ^ —1 '丨丨丨丨丨 ---- B7 五、發明說明（l7 ) -------------裝--- ί請先閱讀背面之注音？事項再填寫本頁) 接著’如第10圖所示，在矽氧化膜39,41上，於1240 C左右的高溫中，使多晶矽42於1小時左右以形成150 # ni左右的方式進行c VD沉積。然後，對多晶矽42依即使 在膜厚較薄處亦形成3〇#m左右的方式藉由研磨而平坦 化。另外準備被覆有氧化膜43的晶圓，以其為支撐基板 44，貼合於多晶矽42表面上，在11〇〇t至12〇〇c>c下施 行2小時左右的熱處理，而使支撐基板44確實地貼合。其 中支撐基板44係只要屬於可耐住次一程序中之研磨程序 的材料便可，特別係亦可為無導電性的材料。 ic. 接著，如第11圖所示，將表背面翻轉以使單結晶矽基 板23為表面，而支撐基板44為背面。然後，對58〇v㈤ 左右矽基板23進行研磨，直到由矽基板23表面裸露出n 型集極區域32與P-型集極區域33為止。此時，N_型集極 區域32、P·型集極區域33及虛擬島區域34，便形成隔著 多晶矽42被電介質隔離之構造。另，藉由該程序，n_型集 極區域32與P型集極區域33，便形成6〇至8〇 v瓜左右 的膜厚。 經濟部智慧財產局員工消費合作社印製 其次，如第12圖所示，在N-型集極區域32中形成作 為基極區域用的p型擴散區域45,並在p_型集極區域33 中，利用離子植入而形成作為基極區域用的N+型井區域 46 〇 其次’如第13圖所示，將N-型集極區域32與p_型集 極區域33的表面施行熱氧化’而形成氧化膜，並對氧化膜 刻而形成選擇罩幕。然後，在N•型集極區域32 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公t y 17 312923 五、發明說明（l8 ) 中，離子植人形成當作集極導出區域用之N+型擴散區域47 的坤（As)與形成當作集極導出區域用之p+型擴散區域α :硼(B)’並擴散。同時，藉由在p型擴散區域μ中形成 备作射極區域用的N+型擴散區域49，便形成卿電晶體 另藉由在汉型井區域46中形成當作射極區域用的 P型擴散區域50,便形卿電晶體22。 在該程序中，因為N+型埋入層“與^型埋入層4〇 的形成乃順沿V槽型餘刻的傾斜達至表面，因此， 散區域47與Ρ+φ丨嬸# p a j。， 、 1擴散£域48便可在較短的擴散時間内， 連結N型埋入層38與P+型埋入層40。另，即便發生N+ 型擴散區域47與P +型擴散區域48之罩幕偏 = :ΓΡ+型埋入層4°的形成乃順沿v槽型二 _、斜達至表面，所以便可調整擴散時間，而㈣的連結 -者。藉此，Ν+型擴散區域47與ρ+型擴散區域 ： 與Ν+型埋入層38盥ρ+丨 无刀⑴ 極阻抗的構造， 層"目連結’而形成降低集 然後，全面地沉積氧化膜，並由於電極形成部 口的氧化膜上沉積銘而形成電極51。藉此便形成如第“ 所不之半導體積體電路裝置的構造。 田 有關以上所述之實施，乃針對層積四層外延層 進仃說明’配合使用目的而改變所層積外延層之層數^ 可獲得如同上述第—實施形態之半導 =
的效果。 衣罝相R ___接著，針對第二實施形態使用第15圖至第28_、隹 私紙狀度適用_家標準（以油規格⑵G χ 297公--- 圖進 312923 --------------复—— ^請先閱讀背面之注音？事項再填寫本頁} a^T· -線· 經濟部智慧財產局員工消費合作社印製 18 512526 A7 — B7 五、發明說明（B ) 說明。 第15圖與第一實施形態相同，第i 5圖係高耐壓NPN 電晶體121與高耐壓縱型PNP電晶體122隔著多晶矽 142，而形成電介質隔離型之互補型雙極性電晶體的ic剖 面示意圖。 然後’第一實施形態與第二實施形態之1C構造的不同 點係在第二實施形態中，為具有去除N_型集極區域13 2、 P-型集極區去133及虛擬島區域134等之角部之構造。其 他之構造係因具有與第一及第二實施形態相同之構造，因 此可以說第一實施形態之特徵及效果在第二實施形態中亦 相同。因而，第二實施形態之構造說明則參照第一實施形 態，在此省略構造之詳細說明。 接著’針對第15圖所示本發明之半導體積體電路裝置 之製法，參照第16圖至第28圖進行說明。 首先，如第16圖所示，準備厚度650 //m左右的P型 單晶石夕基板123，對該基板123施行熱氧化處理而形成氧 化膜，將氧化膜施行光蝕刻處理而形成選擇罩幕。然後， 將在基板123表面上形成π型第一埋入層124的磷（P)，及 形成P_型第一埋入層125的硼（B)，施行離子植入並擴散。 其次，如第17圖所示，完全去除作為選擇罩幕用的氧 化膜之後’將基板123配置於外延成長裝置的電納上，並 利用燈加熱，賦予基板123達1140°C左右的高溫，同時將 SiH/l2氣體與h2氣體導入反應管内，俾使n或N-的第一 外延層126成長18至22# m。然後，將第一外延層126 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 312923 -------------Μιν I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
19 512526 A7 五、發明說明（2〇 , --------------餐--- (請先閱讀背面之注意事項再填寫本頁) 表面施行熱氧化而形成氧化膜後，再施行光蝕刻，而成為 各自的選擇罩幕。然後，對第一外延層126表面，將形成 N-型第二埋入層127的磷（P)，及形成p_型第二埋入層 的硼（B)，施行離子植入並擴散。 接著，如第18圖所示，完全去除作為選擇罩幕用的氧 化膜之後，將基板123配置於外延成長裝置的電納上，並 利用燈加熱，賦予基板123達114CTC左右的高溫，同時將
SiHfl2氣體與I氣體導入反應管内，俾使贝或N-的第二 外延層129成長18至22/zm。此時，同時使型第一與 第二埋入層124，127、Ρ·型第一與第二埋入層125，128進行 擴散並連結。然後，在第一外延層126上形成第二外延層 129、第三外延層丨3〇及至第四外延層13ι為止，如上述， 針對各外延層亦同樣地利用離子植入而形成N -型與p-型 埋入層，在約1250C咼溫下、進行16小時左右的擴散， 而連接各埋入層。其結果，便形成高耐壓NpN電晶體ΐ2ι 之N·型集極區域132與PNP電晶體122之p-型集極區域 133 〇 經濟部智慧財產局員工消費合作社印製 在此，N型雜質之所以採用磷（p)，而p型雜質之所以 採用硼（B)的原因，乃藉由採用擴散速度較快的雜質，便可 在較短熱處理時間内，確實完成埋入層的連結之故。亦即， 因為在N型雜質區域與P型雜質區域中，可於短時間内形 成平坦的培面之故。 再者’在基板123上，可同時地形成NPN電晶體12 j 與PNP電晶體122形成區域亦屬本發明之特徵之一。 本紙張尺度適用中關家標準（CNS)A4規格⑵G x 297公髮 1 — -- 312923 512526 A7 經濟部智慧財產局員工消費合作社印製 -· B7五、發明說明（21 ) 其次’如第19圖所示，將第四外延層131表面施行熱 氧化而开> 成氧化膜，將氧化膜施行光儀刻處理而形成罩 幕。此時，因為已將受接近單一晶片所形成NPN電晶體 121與PNP電晶體122的影響予以降低，且因為抑制寄生 電晶體的產生，所以便必須實現NPN電晶體！ 2 i所形成的 N-型集極區域132，與PNP電晶體122所形成的p_型集極 區域133間的元件間隔離。此外，亦有兼用次一程序之自 我對準程序中所採用的眾所周知之微影技術，而在N型集 極區域132與P-型集極區域133之間形成虛擬島區域 134。然後，藉由施行較第一外延層126、第二外延層129、 第三外延層130、第四外延層131及基板123之N•型第一 埋入層124與P_型第一埋入層125擴散部分更深的蝕刻處 理，便可形成元件間隔離用的v型之槽。 接著，如第20圖所示，完全去除作為選擇罩幕用的氧 化膜後，沉積光阻劑152。此時，所滴下之光阻劑i52係 使石夕晶圓旋轉藉以利用離心力而予以被膜。但是，該程序 中，在難以被膜光阻劑152之N-型集極區域132、ρ·型集 極區域133及虛擬島區域134等之角部則在未被膜光阻劑 152之處停止。 接著，如第21圖所示，將未被膜光阻劑i52iN型 集極區域132、P-型集極區域133及虛擬島區域134等之 角部，藉由石夕触刻去除角部。然後，完全去除作為選擇罩 幕用的光阻劑1 52。此時，以蝕刻方法來說，係使用氣體或CF4氣體在常溫下藉由等離子蝕刻來進行。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公餐)"~" ----- --------------裝—— (請先閱讀背面之注意事項再填寫本頁) I. ★ 21 312923 512526 A7 五、發明說明（22 在該程序中，藉由去除N.型集極區域132、 區域⑴及虛擬島區域134等之角部，而使在具有後程序 (請先閱讀背面之注意事項再填寫本頁) 中之V槽型構造之部份調整祜 .蹩破膜先阻劑152時之膜厚成為 容易，且光阻劑被臈程序形成容易之構造。 具體而言’如上述，雖所滴下之光阻劑152係使梦晶 圓旋轉藉以利用離心力予以被膜’然而此時，光阻劑Η〗 係被膜於蚀刻成v槽型之内部或N_型集極區域132、^型 集極區域133及虛擬島區祕〗 久嚴戳馬Ιηε域134之上端，而因角部難以被 膜光阻劑，即使被膜也形成較其他部份為薄。但是，藉由 依該程序蝕刻角部，使光阻劑152之被膜變的非常容易， 而形成具有在Ν-型集極區域132、ρ-型集極區域133及虛 擬島區域134等之角部被膜光阻劑152之精密度的構造。 接著，如第22圖所示，全面地沉積如膜厚為4〇〇至 500 Α的石夕氧化膜135，更於其上全面地沉積氮化石夕膜 136。然後，為在N-型集極區域132表面上成n+型埋入層 138,因此便全面地沉積光阻劑（未圖示），並利用眾所周知 之微影技術留下P-型集極區域133與虛擬島區域134上的 經濟部智慧財產局員工消費合作社印製 氮化石夕膜136與光阻劑137，而將其他的氮化石夕膜136與 光阻劑137予以去除。 接著，如第23圖所示，以經圖案化處理過的氮化石夕膜 136作為選擇罩幕，為在π型集極區域132周圍形成ν+ 型埋入層138，而將譬如砷（As)以加速電壓40keV、導入量 3·0χ l〇15/cm2，施行離子植入。然後，在去除光阻劑137 後，再使經離子植入的砷（As)擴散，而使N+型埋入層138 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 22 312923 512526 A7 _ __ B7 五、發明說明（23 ) 形成於N-型集極區域132的周圍。此時，藉由採用氮化石夕 膜136為耐氧化罩幕，且同時地使矽氧化膜選擇性的氧 化，而形成厚度0.3至0·4 // m左右的LOCOS氧化膜139。 然後，完全去除作為選擇罩幕用的氮化矽膜136。 接著，如第24圖所示，為在p-型集極區域133周圍 形成P+型埋入層140，便將譬如痛（B)以加速電壓40keV、 導入量3·0χ l〇15/cm2，施行離子植入。此時，在N-型集極 區域132中，因LOCOS氧化膜139具有罩幕的功能，所 以硼（B)便不致被植入。 接著，使經離子植入的硼（B)擴散，而使P+型埋入層 140形成於P-型集極區域133的周圍。此時，不需要在p-型集極區域133上形成LOCOS氧化膜，如圖所示，LOCOS 氧化膜139與氧化膜141便保存具段差的形狀。在此，雖 然N+型埋入層138與P+型埋入層i 4〇連接於虛擬島區域 134上’但因為虛擬島區域134並未形成任何半導體元件 上，且NPN電晶體121與PNP電晶體122亦被電介質隔 離，所以便不致有任何問題。 接著’如第25圖所示，在矽氧化膜139,141上，於 1240°C左右的高溫中，使多晶矽142於一小時左右以形成 1 50 左右的方式進行CVD沉積。然後，對多晶矽142 依即使在膜厚較薄處亦形成30 // m左右的方式藉由研磨而 平坦化。另外準備被覆有矽氧化膜143的晶圓，以其為支 撐基板144，貼合於多晶矽142表面上，在ii〇〇°c至1200 °C下，施行2小時左右的熱處理，而使支撐基板ι44確實 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） 312923 ------------— -裝·—— (請先閱讀背面之注意事項再填寫本頁) .. 經濟部智慧財產局員工消費合作社印製 23 M2526 A7 五、發明說明（24 ) 地貼合。其中，支撐基板144係只要可耐住次一程序中之 研磨程序的材料便可，特別係亦可為無導電性的材料。 接著，如第26圖所示，將表背面翻轉以使單結晶石夕基 板123為表面，而支撐基板144為背面。然後，對58〇“m 左右矽基板123進行研磨，直到由矽基板123表面裸露出 N型集極區域132與P型集極區域133為止。此時，]型 集極區域132、P型集極區域133及虛擬島區域134，便形 成隔著多晶石夕142被電介質隔離構造。另，藉由該程序， N_型集極區域132與p-型集極區域133，便形成6〇至8〇 // m左右的膜厚。 其次，如第27圖所示，在N-型集極區域132中形成 作為基極區域用的P型擴散區域145，並在p_型集極區域 133中，利用離子植入而形成作為基極區域用的N+型井區 域 146。
其次’如第28圖所示，將ν·型集極區域132與P-型 集極區域133的表面施行熱氧化，而形成氧化膜，並對氧 化膜施行光餘刻而形成選擇罩幕。然後，在N_型集極區域 I 132中’離子植入形成當作集極導出區域用之N+型擴散區 | 域147的坤（As)與形成當作集極導出區域用之p+型擴散區 ! 域148的硼（B)’並擴散。同時，藉由在p型擴散區域145 至中形成當作射極區域用的型擴散區域149，便形成NPN '消丨 |電晶體121。另，藉由在；^+型井區域146中形成當作射極 | 區域用的P+型擴散區域15〇，便形成pNp電晶體122。 製| 在該程序中，因為N+型埋入層138與P+型埋入層140 本紙張尺度適用中國國家標準（CNS)A4‘格（210 x 297公釐)-- 24 312923 (請先閱讀背面之注意事項再填寫本頁) 裝： .. ，線- 經濟部智慧財產局員工消費合作社印製 512526 A7 ____ B7 五、發明說明（25 ) 的形成乃順沿V槽型触刻的傾斜達至表面，因此，型擴 散區域147與P+型擴散區域148便可在較短的擴散時間 内’連結N+型埋入層138與P+型埋入層140。另，即便發 生N+型擴散區域147與P+型擴散區域ι48之罩幕偏移， 但因為N+型埋入層138與P+型埋入層14〇的形成乃順沿v 槽型餘刻的傾斜而形成至表面，所以便可調整擴散時間， 而輕易的連結二者。藉此，N+型擴散區域147與P+型擴散 區域148便分別與N+型埋入層138與p+型埋入層14〇相連 結’而形成降低集極阻抗的構造。 然後，全面地沉積氧化膜，並從於電極形成部設有開 口的氧化膜上沉積鋁而形成電極1 5丨。藉此便形成如第i 5 圖所示之半導體積體電路裝置的構造。 有關以上所述之實施，乃針對層積四層外延層的構造 進行說明’配合使用目的而改變所層積外延層之層數，亦 可獲得如同上述第一實施形態之半導體積體電路裝置相同 的效果。 [發明功效] 根據本發明，在半導體積體電路裝置中，藉由於低濃 度層之集極區域周圍形成高濃度層的埋入層，而連結高濃 度集極導出區域，便可形成高濃度層區域而降低集極電 阻，且可實現集極區域的厚膜化，以實現富高耐壓之半導 體積體電路裝置。具體而言，在為使集極—射極間耐壓…⑶ 可獲得250V以上，便必須將集極區域膜厚設在⑽“❿左 右以上，而可形成在採用溝渠之製造方法中所無法形成的 本紙張尺度適用中關家標準（CNS)A4規格（210x 297公复）—----- 25 312923 •---------------- (請先閱讀背面之注意事項再填寫本頁) . 丨線· A7 A7 B7 五、發明說明（26 雨耐壓元件。 此外，粮撼士拉 课本發明之半導體積體電路裝置之製法，在 形成集極區域之葙& + 打 程序中，因藉由層積多層外延層而形成， 故可實現集極區域夕 ^ ^ ^ _ 續之厗層化，且實現富鬲耐壓之半導體積 體電路裝置之製法。 再者’根據本發明之半導體積體電路裝置之製法，在 刻集極區域之翁皮a .
At程序中，藉由蝕刻成V槽型，便可截至深 部為止的面方位進行蚀刻處理，使多晶石夕更確實地被電介 質隔離，藉以 了降低電晶體之相互影響的半導體積體 電路裝置之製法。 再者，根據本發明之半導體積體電路裝置之製法，在 蝕刻集極區域的程序中，藉由蚀刻成V槽型，便可使华極 區域側面形成傾斜，而π十隹4 ^ m # 产…： 集極區域周圍—次地形成高濃 二。胃卑實現極佳量產性的半導體積體電路裝置之製 再者，根據本發明I導體積體電路裝置法 補型電晶體的集極導出區域形成程序中
槽型而高濃度埋入層以傾钭& 胃由蝕J成V 八層以傾斜的形成，所以 乎未擴散，便可與該高濃度埋 導 斤德相®海产/ 不目連結，且可依與射極 £域相_㈣成，俾f職㈣錄 = 裝置之製法。 亍導體積體電路 再者，根據本發明半導體積體電路 成高濃度埋入層之程序中，藉 之製法，在形 使光阻劑程序省卻一道程序， 準技街，便可
__-_____ T見現極隹番太 I I 本纸張尺度_^iT(CNS)A4祕⑵G X 297% _里產性的半導 312923 - -------------^裝—— (請先閱讀背面之注意事項再填寫本頁) . -線- 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 26 M2526 A7 五、發明說明（27 積體電路裝置之製法。 再者，根據本發明半導體積體電路裝置之製法，藉由 對N_型與p-型集極區域及虚擬島區域等的角部施行矽蝕 刻處理而將角部予以去除，便可在微影技術的光阻劑被膜 程序中’使角部處的光阻劑被膜變為容易，且精度良好的 進行’俾實現極佳量產性的半導體積體電路裝置之製法。 再者，根據本發明半導體積體電路裝置之製法，在形 成高濃度埋入層之程序中，藉由採用自我對準技術，便使 光阻劑程序省卻一道程序，俾實現極佳量產性的半導體積 體電路裝置之製法。 [圖式簡單說明] 第1圖係說明本發明之第一實施形態之半導體積體電 路裝置的剖面示意圖。 第2圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第3圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第4圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第5圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第6圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第7圖係說明本發明之第一實施形態之半導體積體電 ------------丨-裏—— (請先閱讀背面之注意事項再填寫本頁) . 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 27 312923 512526 A7 _ B7 五、發明說明（28 ) 路裝置之製法的剖面示意圖。 (請先閱讀背面之注意事項再填寫本頁) 第8圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第9圖係說明本發明之第一實施形態之半導體積體電 路裝置之製法的剖面示意圖。 第1 〇圖係說明本發明之第一實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第11圖係說明本發明之第一實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第12圖係說明本發明之第一實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第13圖係說明本發明之第一實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第14圖係本發明之第一與第二實施形態之半導體積 體電路裝置的電介質隔離型之互補型電晶體與集極區域膜 厚之耐壓間之關係特性圖。 經濟部智慧財產局員工消費合作社印製 第1 5圖係說明本發明之第二實施形態之半導體積體 電路裝置的剖面示意圖。 第16圖係說明本發明之第二實施形癌之半導體積體 電路裝置之製法的剖面示意圖。 第17圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第18圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 28 312923 經濟部智慧財產局員工消費合作社印製 512526 A7 B7 五、發明說明（29 ) 第19圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第20圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第2 1圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第22圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第23圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第24圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第25圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第26圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第27圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第28圖係說明本發明之第二實施形態之半導體積體 電路裝置之製法的剖面示意圖。 第29圖係說明習知之半導體積體電路裝置的剖面示 意圖。 第30圖係說明習知之半導體積體電路裝置之製法的 剖面示意圖。 -------------t.·-- (請先閱讀背面之注意事項再填寫本頁) 訂·' c_ 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） 29 312923 512526 A7 B7 五、發明說明（3〇 ) 第31圖係說明習知之半導體積體電路裝置之製法的 剖面示意圖。 第32圖係說明習知之半導體積體電路裝置之製法的 剖面示意圖。 第33圖係說明習知之半導體積體電路裝置之製法的 剖面示意圖。 第34圖係說明習知之半導體積體電路裝置之製法的 剖面示意圖。 第35圖係說明習知之半導體積體電路裝置之製法的 剖面示意圖。 第36圖係說明習知之半導體積體電路裝置之製法的 ------------、！氣—— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 剖面 示意圖。 [圖式符號說明] 1 支撐基板 2 埋入氧化膜 3 Ν型基板 4、38 、138 Ν+型埋入 5、40 P+型埋入層 6 Ν型外延層 7 Ν型集極區域 8 Ρ型集極區域 9 氧化膜 10 Ρ型基極區域 11 Ν型基極區域 12 Ν型射極區域 13 1ST型集極接點 14 Ρ+型射極區域 15 Ρ+型集極接點 16 溝渠 17 ^ 19氧化膜 18 聚矽 18η Ν+型擴散層 18ρ Ρ+型擴散層 20 鋁 21 ΝΡΝ電晶體 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公釐） 30 312923 512526 五、發明說明（31 ) 22 PNP電晶體 24 N -型第一埋入層 26、126第一外延層 28 P-型第二埋入層 30、130第三外延層 32、132 N-型集極區域 34、134虛擬島區域 36、136氮化矽膜 39、139 LOCOS 氧化膜 44、144支撐基板 46 N+型井區域 48 P+型擴散區域(集極導出區域)49 50 P+型擴散區域 121 NPN電晶體 124 N-型第一埋入層 127 第二埋入層 A7 B7 23、123 P型單晶矽基板 25 P_型第一埋入層 27 N·型第二埋入層 29、129第二外延層 31、131第四外延層 33、133 P·型集極區域 35、41、43、135矽氧化膜 37、137、152 光阻劑 42、142多晶矽 45、145 P型擴散區域 47 1ST型擴散區域(集極導出區域) N+型擴散區域 51 電極 122 PNP電晶體 125 P-型第一埋入層 128 第二埋入層 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 31 312923

Claims (1)

  1. 512526 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 ι· 一種半導體積體電路裝置，其係具有： 支撐基板； 設置於前述支撐基板上的多結晶半導體層； 由利用前述多結晶半導體層隔離之一導電型低濃 度雜質擴散層構成之埋入層所形成的第一島區域； 由逆導電型低濃度雜質擴散層構成之埋入層所形 成的第二島區域； 由在與前述第一島區域之前述多結晶半導體層相 鄰接之周圍形成之一導電型高濃度雜質擴散層所構成 的第一埋入層； 由在與前述第二島區域之前述多結晶半導體層相 鄰接之周圍形成之逆導電型高濃度雜質擴散層所構成 的第二埋入層；以及 形成於前述第一島區域與第二島區域的導電型態 不同之電晶體， 其中’將前述多結晶半導體層及前述第一與第二島 區域之表面以實質平坦的方式形成。 •如申請專利範圍第1項之半導體積體電路裝置，其中， 則述該第一與第二島區域係利用複數層外延膚所形成。 3·如申請專利範圍第1項之半導體積體電路裝置，其中， '、第與第一島區域的膜厚係5//πι至l〇〇^/m。 •如申睛專利範圍第i項之半導體積體電路裝置，其中， 成；則述第一島區域的前述第^一導電型電晶體係 格 mo 士後 32 312923 (請先閱讀背面之注意事項再填寫本頁) •裝· · •線- 經濟部智慧財產局員工消費合作社印製 C8 --------2________ 六、申請專利範圍 〜 刪電晶體，㈣成於前述第：島區域的前述逆 電晶體係PNP電晶體。 5·種半導體積體電路裝置之製法，其係包括以下步驟： 準備一導電型半導體基板的步驟； 在則述基板上形成複數層之逆導電型外延層，使形 成於刖述基板與前述外延層上的一導電型與逆導電型 的埋入層擴散並連結，而形成第一與第二島區域的步 驟， 將刖述第一與第二島區域之兩端部蚀刻成V槽型 的步驟； 對前述第一與第二島區域表面施行離子植入，而在 前述第一島區域上形成由一導電型高濃度雜質擴散層 所構成的第一埋入層，以及在前述第二島區域上形成由 逆導電型高濃度雜質擴散層所構成的第二埋入層的步 驟， 在前述第一埋入層表面上形成LOCOS氧化膜，以 及在前述第二埋入層表面上形成氧化膜，並在該 LOCOS氧化膜與該氧化膜上形成多結晶半導體層的步 驟； 準備被覆有氧化膜的支撐基板，隔著該氧化膜，將 支撐基板貼合於前述多結晶半導體層上的步驟；以及 以前述支撐基板作為底面，對該半導體基板進行研 磨處理直到該第一與第二島區域裸露出為止的步驟。 6·如申請專利範圍第5項之半導體積體電路裝置之製法， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 33 312923 (請先閱讀背面之注意事項再填寫本頁)
    丄 ^---^_ _D8 ___ _____ 申請專利範圍 其中，將前述第一與第二島區域之兩端部蝕刻成V槽型 的步驟，係在該第一島區域與第二島區域之間形成虛擬 島區域。 7 I •如申請專利範圍第5項之半導體積體電路裝置之製法， 其中’前述半導體基板係由電阻率50 Ω/Cm以上之基板 所構成。 8.如申請專利範圍第5項之半導體積體電路裝置之製法， 其中，在前述第一島區域中形成NPN電晶體，而在前 述第二島區域中形成縱型PNP電晶體。 9· 一種半導體積體電路裝置之製法，其係包括以下步驟： 準備一導電型半導體基板的步驟； 在前述基板上形成複數層之逆導電型外延層，使形 成於刖述基板與前述外延層上的一導電型與逆導電型 的埋入層擴散並連結，而形成第一與第二島區域的步 驟； 將前述第一與第二島區域之兩端部蝕刻成¥槽 型，而在前述第一島區域與前述第二島區域之間形成虛 擬島區域的步驟； 在前述第一島區域、前述第二島區域及前述虛擬島 區域上一致形成氧化膜的步驟； 在前述第一島區域、前述第二島區域及前述虛擬島 區域上一致形成耐氧化罩幕層的步驟； (請先閱讀背面之注意事項再填寫本頁) 裝 --線· 經濟部智慧財產局員工消費合作社印製 選擇性的留下截至前述第二島區域與前述虛擬島 區域為止的前述耐氧化罩幕層，並以前述耐氧化罩幕層
    512526 六、申請專利範圍 第一島區域上的前述氧化膜上，施行 離子植入一導電型高濃度雜質的步驟； ，前述-導電型高濃度雜質擴散: 而形成LOCOS氧化膜的步驟； 擇f乳化 將前述第二島區域上之前述耐氧化罩幕層予以去 =並:，0C0S氧化媒作為前述第一島區域上之 則述第—島區域上之前述氧化膜上，施行離子 植入逆導電型高濃度雜質的步驟；以及 使前述逆導電型高濃度雜質擴散的步驟。 1〇·一種半導體積體電路裝置之製法’其係包括以下步驟： 準備一導電型半導體基板的步驟； 在前述基板上形成複數層之逆導電型外延層使形 成於前述基板與前述外延層上的一導電型與逆導電型/ 的埋入層擴散並連結，而形成第一與第二島區 驟； 將前述第-與第二島區域之兩端部姓刻成V槽型 的步驟； 去除前述第一與第二島區域之角部的步驟； 在前述第一島區域與第二島區域之表面上施行離 子植入，俾在前述第一島區域上形成由一導電型高濃度 雜質擴散層所構成的第一埋入層，在前述第二島區域2 形成由逆導電型高濃度雜質擴散層所構成的第二埋入 層的步驟； 在前述第一與第二埋入層表面上形成LOCOS氧化 —————— 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ 幻 312923 512526 六 A8 B8 C8 D8 申請專利範圍 膜，並在該LOCOS氧化膜上报屮 騰上形成多結晶半導體層的步 驟； 在月!j述多結晶半導體芦p并^士、 产 屬上开/成氧化膜，並隔著該氧 化膜貼合支撐基板的步驟；以及 以别述支撐基板作為底面，對前述半導體基板進行 研磨處理，直到前述第一與第二島區域裸露出為止的步 驟。 11·如申請專利範圍第10項之半導體積體電路裝置之製 法，其中，將前述第一與第二島區域的角部予以去除的 步驟，係將光阻劑被膜於前述第一與第二鳥 、 x <角部 以外的區域，並以前述光阻劑作為罩幕，藉由蚀刻、 行。 ’進 12.如申請專利範圍第1〇項之半導體積體電路震置之製 法，其中，在前述第一島區域形成NPN電晶體，而在 前述第二島區域形成PNP電晶體。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 中國國家標準（CNS)A4規格（210 X 297公釐 36 312923
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