KR101750580B1 - 응력을 저감한 ｓｏｓ 기판 - Google Patents

응력을 저감한 ｓｏｓ 기판 Download PDF

Info

Publication number
KR101750580B1
KR101750580B1 KR1020127015690A KR20127015690A KR101750580B1 KR 101750580 B1 KR101750580 B1 KR 101750580B1 KR 1020127015690 A KR1020127015690 A KR 1020127015690A KR 20127015690 A KR20127015690 A KR 20127015690A KR 101750580 B1 KR101750580 B1 KR 101750580B1
Authority
KR
South Korea
Prior art keywords
substrate
single crystal
crystal silicon
silicon
sos
Prior art date
Application number
KR1020127015690A
Other languages
English (en)
Other versions
KR20120095993A (ko
Inventor
쇼지 아키야마
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20120095993A publication Critical patent/KR20120095993A/ko
Application granted granted Critical
Publication of KR101750580B1 publication Critical patent/KR101750580B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H01L29/78657—SOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

응력을 저감한 SOS 기판을 제공한다.　사파이어 기판 상에 단결정 실리콘 박막이 적층된 Silicon　On　Sapphire(SOS) 기판으로서, 라만 쉬프트법에 의해 측정한, 상기 SOS 기판의 실리콘막의 응력이 면내 전역에서 2.5x108Pa 이하인 SOS 기판이다.

Description

응력을 저감한 ＳＯＳ 기판{SOS SUBSTRATE WITH REDUCED STRESS}
본 발명은 응력을 저감한 SOS 기판에 관한 것이다.
종래, 높은 절연성·저유전손실·고열전도율을 겸비한 사파이어 핸들(handle) 기판을 가지는 Silicon　on　Sapphire(SOS) 기판이, 1960년대부터 실용화되어 현재까지 사용되고 있다. SOS 기판은 최고의 Silicon　on　Insulator(SOI) 기판이고, 사파이어의 R면(1012)에 실리콘을 고온으로 헤테로에피택셜(heteroepitaxial) 성장시킴으로써 SOI 구조를 실현화하고 있다.
그러나, 근년에는 SIMOX법이나 첩합(貼合)법 등을 이용한 SOI가 주류로 되어, SOS 기판은 핸들 기판이 실리콘인 SOI에서는 대응할 수 없는 것, 예를 들면 낮은 유전손실이 필요하게 되는 고주파 디바이스 등에만 사용되고 있다. 헤테로에피택셜 SOS는 격자 정수가 12% 다른 사파이어 상에 실리콘을 헤테로에피택셜 성장시키기 때문에, 격자 크기의 부정합(mismatch)에 기인하는 결함이 다수 발생하는 것이 알려져 있다(예를 들면, 비특허문헌 1을 참조).
근년 들어, 휴대전화로 대표되는 이동통신의 이용이 확대됨으로써 고주파 디바이스의 수요는 높아지고 있는데, 이 분야에서의 SOS의 이용이 생각되고 있다. 그러나, 헤테로에피택셜 SOS에서는 결함 밀도가 높아 작은 개별 부품(스위치 등)으로 하는 것에 한정되어 있는 것이 현실이다.
높은 결함 밀도에 더하여 또 하나의 큰 문제는 실리콘 박막에 걸리는 과대한 응력이다. 종래법에서는 실리콘막은 900℃~1000℃에서 성막되기 때문에, 성장시에 무응력으로 성장한 실리콘막이 실온으로 냉각될 때, 사파이어의 열팽창 계수가 실리콘과 비교하여 크기 때문에 실리콘에 큰 압축 응력이 발생한다. 이러한 경우, 응력은 성장 온도와 실온의 차에 비례한다(ΔT=875℃~975℃： 실온이 25℃인 경우). 이에 의해 실리콘의 전도체에 변화가 생겨 전자의 이동도가 80% 정도로 저하하는 것이 지적되고 있다(예를 들면, 비특허문헌 2 및 비특허문헌 3을 참조).
또 이와 같이 성장된 실리콘의 응력은 6.2x108Pa의 압축 응력에 이른다는 보고도 있다(예를 들면, 비특허문헌 4를 참조).
Yoshii et al. Japanese Journal of Applied Physics, Vol.21(1982) Supplement 21-1, pp.175-179 야스다 유키오： 응용 물리, 45(1976) pp.1172 오무라 야미치： 응용 물리, 49(1980) pp.110 J. Appl. Phys. 82(1997) p.5262
본 발명은 상기 현 상태를 감안하여, 실리콘 박막에 걸리는 과대한 응력을 저감한 SOS 기판을 얻는 것을 목적으로 한다.
본 발명자는 상기 과제를 해결하기 위해서 이하와 같은 제작법을 고안하였다.
즉, 본 발명은 사파이어 기판 상에 단결정 실리콘 박막이 적층된 Silicon　On　Sapphire(SOS) 기판으로서, 라만 쉬프트법(Raman shift method)에 의해 측정한, 상기 SOS 기판의 실리콘막의 응력이 면내 전역에서 2.5x108Pa 이하인 SOS 기판이다.
본 발명의 바람직한 태양으로서는, 실리콘 기판 혹은 산화막 부착 실리콘 기판에 이온을 주입하여 이온 주입층을 형성하는 공정, 사파이어 기판의 하나의 표면, 및 상기 이온을 주입한 실리콘 기판 혹은 산화막 부착 실리콘 기판의 상기 표면의 적어도 일방의 면에 표면 활성화 처리를 하는 공정, 상기 실리콘 기판 혹은 산화막 부착 실리콘 기판과 상기 사파이어 기판을 50℃ 이상 350℃ 이하에서 첩합(貼合)한 후에 150℃ 이상 350℃ 이하의 열처리를 가하여 접합체를 얻는 공정, 상기 이온 주입층의 계면을 취화(脆化)하는 공정, 및 상기 이온 주입층의 계면에 기계적 충격을 가하여, 당해 계면을 따라 첩합한 기판을 박리함으로써 실리콘 박막을 상기 사파이어 기판에 전사하여 SOS층을 형성하는 공정을 이 순으로 행함으로써 얻어진 SOS 기판이다. 취화 및 박리시에는 휨을 완화하기 위해서 첩합 온도 근방(=첩합 온도±50℃)까지 기판을 가열하는 것도 가능하다.
첩합 온도가 50℃ 이상 350℃ 이하이면, 실리콘의 응력은 첩합 온도-실온(ΔT=25℃~325℃： 실온이 25℃인 경우)으로 결정되기 때문에 응력을 현저히 저감할 수가 있다.
도 1은 본 발명에 관계되는 SOS 기판의 제조 방법의 일태양를 나타낸다.
도 2는 본 발명에 관계되는 SOS 기판의 층간 계면에 있어서 측정한 라만(Raman) 스펙트럼을 나타낸다.
본 발명에 관계되는 SOS 기판은, 사파이어 기판 상에 단결정 실리콘 박막이 적층된 Silicon　On　Sapphire(SOS) 기판으로서, 라만 쉬프트법에 의해 측정한, 상기 SOS 기판의 실리콘막의 응력이 면내 전역에서 2.5x108Pa 이하인 것이다. 여기서 SOS 기판의 실리콘막의 응력이란 어디까지나 레퍼런스(reference)로 되는 단결정 실리콘 웨이퍼와의 차로 결정된다.
본 발명에 관계되는 SOS 기판은, 상기 단결정 실리콘 박막과 상기 사파이어 기판 사이에 실리콘 산화막이 끼여 있는 것이 바람직하다. 주입 이온의 채널링(channeling)을 억제하는 효과가 얻어지기 때문이다. 이러한 SOS 기판은, 예를 들면, 후술의 첩합법에 있어서는, 이온 주입 공정에 앞서, 실리콘 기판의 표면에 실리콘 산화막 등의 절연막을 형성함으로써 얻어진다.
상기 실리콘 산화막의 두께는 수nm~500nm 정도로 할 수가 있다.
본 발명에 관계되는 SOS 기판에 있어서는, 단결정 실리콘 박막의 두께는 30nm 이상으로 할 수가 있다. 실리콘 박막이 두꺼우면, 두께 차이(thickness variation)에 전기 특성이 비교적 둔감하므로 취급하기 쉽다고 하는 이점이 있다. 두께의 상한으로서는, 예를 들면, 500nm로 할 수가 있다. 단결정 실리콘 박막의 막두께는, 광간섭식 막후계(膜厚計)로 측정되고, 측정 빔광의 스팟(spot) 직경인 직경 약 1mm 내에 있어서 평균화된 값이다.
본 발명에 관계되는 SOS 기판은, 단결정 실리콘 박막의 두께 차이를 20nm 이하로 할 수가 있다. 실리콘 박막이 두꺼우면, 두께 차이에 전기 특성이 비교적 둔감하므로 취급하기 쉽다고 하는 이점이 있지만, 본 발명에 관계되는 SOS 기판은, 두께 차이가 작음으로써 전기 특성을 더 향상시킬 수가 있다. 후술의 본 발명에 관계되는 SOS 기판의 제조 방법에 의하면, 박리·전사는 이온 주입 계면에서 규정되므로, 전사 후의 막두께 차이를 상기 범위 내로 하는 것이 용이하게 된다. 두께 차이는, 측정점을 방사상으로 361점 설치하여, 평균치로부터의 막두께 변위의 제곱합의 평방근에 의해 정의되는 값이다.
본 발명에 관계되는 SOS 기판에 있어서는, 웨이퍼면 내의 단결정 실리콘 박막의 응력의 차가 0.5x108Pa 이하로 할 수가 있다. 웨이퍼면 내에 있어서의 응력의 국소성이 저감되어 있음으로써, 디바이스의 특성 차이가 저감된다고 하는 이점이 있다.
응력의 차란 상기 웨이퍼면 내에 있어서 위치에 따라 생기는 응력의 차를 의미한다. 구체적으로는, 웨이퍼가 동심원 상에 응력이 동일하다고 파악하면, 기판 단면에 가까운 부분(주변부)과 기판의 중심 부근의 응력의 차로 할 수가 있다.
또한, 응력의 차는 절대치의 차는 아니고 차의 절대치이다. 즉, 주변부에서 압축 응력이 작용하고, 중심부에서 인장 응력이 작용하는 경우, 이들을 합한 값의 절대치가 응력의 차로 된다.
본 발명에 관계되는 SOS 기판은, 통상의 단결정 실리콘 웨이퍼, 즉 단결정 실리콘 웨이퍼 단체(單體)에서 관측되는 라만 쉬프트량인 520.50cm－1에 대해서 라만 쉬프트량의 차가 절대치로 1.0cm－1 이하인 것으로 할 수가 있다. 보다 바람직한 상한은 0.9cm－1, 더 바람직한 상한은 0.8cm－1이다.
절대치이기 때문에 저파수측 쉬프트, 고파수측 쉬프트 모두 포함할 수 있는 것이다.
상기 라만 쉬프트량은 아르곤 이온 레이저(파장 514.5nm)의 광을 현미경의 렌즈계를 이용하여 SOS 기판의 사파이어 기판측으로부터 직경 1㎛의 영역에 수직으로 조사하고, 시료로부터 180о 후방에 라만 산란된 광을 분광기를 통하여 검출 측정함으로써 얻어진 피크치이다.
상기 라만 쉬프트량은 웨이퍼면 내에 있어서 목적 개소를 1점 측정함으로써 얻어진 값이다.
인장 응력이 작용하면 라만 피크는 저파수측으로 쉬프트하고, 압축 응력이 작용하면 고파수측으로 쉬프트한다.
라만 피크의 쉬프트량은 통상의 응력 변형에 있어서 뒤틀림에 거의 비례하고, 뒤틀림과 응력은 선형의 관계에 있기 때문에, 라만 피크의 쉬프트량은 거의 응력에 비례하고 있다.
라만 피크의 쉬프트량과 응력의 관계는 하기 식
2.49x108(Pa)xΔn(쉬프트량의 변화： cm-1)
으로 나타낼 수가 있다.
상기 SOS 기판은 첩합법에 의해 제조된 것인 것이 바람직하다. 첩합법을 채용함으로써, 에피 성장법에 비해 사파이어/실리콘 계면 근방에 작용하는 국소 응력을 작게 할 수 있는 이점이 있다.
첩합법으로서는, 예를 들면, 접합체를 불활성 가스 분위기하 500℃ 정도에서 열처리를 행하여, 결정의 재배열 효과와 주입한 수소의 기포의 응집 효과에 의해 열박리를 행하는 방법； 첩합 기판의 양면 사이에서 온도차를 붙임으로써, 수소 이온 주입 계면에서 박리를 행하는 방법 등을 채용해도 좋지만, 본 발명에 관계되는 SOS 기판의 제조 방법을 채용하는 것이 매우 적합하다.
이하, 본 발명에 관계되는 SOS 기판의 제조 방법에 대해서 도 1에 기초하여 상세하게 설명한다.
먼저, 반도체 기판으로서, 예를 들면, 실리콘 기판 혹은 산화막 부착 실리콘 기판(1)(이하, 구별하지 않는 한 단순히 실리콘 웨이퍼라고 칭한다)에 이온을 주입하여 이온 주입층(2)을 형성한다.
이온 주입층(2)은 실리콘 웨이퍼 내에 형성한다. 이때 그 표면으로부터 소망의 깊이에 이온 주입층을 형성할 수 있는 것 같은 주입 에너지로, 소정의 선량의 수소 이온(H＋) 또는 수소 분자 이온(H2 ＋)을 주입한다. 이때의 조건으로서, 예를 들면, 주입 에너지는 30~100keV로 할 수 있다.
상기 실리콘 웨이퍼에 주입하는 수소 이온(H＋)의 도우즈(dose)량은 5.0×1016atoms/cm2~2.0×1017atoms/cm2인 것이 바람직하다. 5.0×1016atoms/cm2 미만이면, 계면의 취화(脆化)가 일어나지 않는 경우가 있고, 2.0×1017atoms/cm2를 넘으면, 첩합 후의 열처리 중에 기포로 되어 전사 불량으로 되는 경우가 있다. 보다 바람직한 도우즈량은 7.0×1016atoms/cm2이다.
주입 이온으로서 수소 분자 이온(H2 ＋)을 이용하는 경우, 그 도우즈량은 2.5×1015atoms/cm2~1.0×1017atoms/cm2인 것이 바람직하다. 2.5×1015atoms/cm2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 1.0×1017atoms/cm2를 넘으면, 첩합 후의 열처리 중에 기포로 되어 전사 불량으로 되는 경우가 있다. 보다 바람직한 도우즈량은 2.5×1016atoms/cm2이다.
다음에, 실리콘 기판(1)의 표면 및/또는 사파이어 기판(3)의 표면을 활성화 처리한다. 표면 활성화 처리의 방법으로서는 플라즈마 처리, 오존수 처리, UV 오존 처리, 이온빔 처리 등을 들 수 있다.
플라즈마로 처리를 하는 경우, 진공 챔버 내에 RCA 세정 등의 세정을 한 실리콘 웨이퍼 및/또는 사파이어 기판을 놓고, 플라즈마용 가스를 감압하에서 도입한 후, 100W 정도의 고주파 플라즈마에 5~10초 정도 쬐어 표면을 플라즈마 처리한다. 플라즈마용 가스로서는, 실리콘 기판을 처리하는 경우, 표면을 산화하는 경우에는 산소 가스의 플라즈마, 산화하지 않는 경우에는 수소 가스, 아르곤 가스, 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨 가스의 혼합 가스를 이용할 수가 있다. 사파이어 기판을 처리하는 경우는 어느 가스라도 좋다.
플라즈마로 처리함으로써 실리콘 기판 및/또는 사파이어 기판 표면의 유기물이 산화하여 제거되고, 또한 표면의 OH기가 증가하고 활성화된다. 처리는 실리콘 기판의 이온 주입한 표면, 및 사파이어 기판의 첩합면의 양방에 대해서 행하는 것이 보다 바람직하지만, 어느 일방만 행해도 좋다.
오존으로 처리를 하는 경우는, 순수 중에 오존 가스를 도입하여, 활성인 오존으로 웨이퍼 표면을 활성화하는 것을 특징으로 하는 방법이다.
UV 오존 처리를 하는 경우, 대기 혹은 산소 가스에 단파장의 UV광(파장 195nm 정도)을 쬐어, 활성인 오존을 발생시킴으로써 표면을 활성화하는 것을 특징으로 한다.
이온빔 처리를 하는 경우, 고진공 중(＜1x10－6Torr)에서 Ar 등의 이온빔을 웨이퍼 표면에 쬠으로써, 활성도가 높은 댕글링 본드(dangling bond)를 노출시켜 행하는 표면 활성화이다.
실리콘 기판의 표면 활성화 처리를 행하는 표면은 이온 주입을 행한 표면인 것이 바람직하다.
본 발명에 있어서는 실리콘 기판의 두께는 특히 한정되지 않지만, 통상의 SEMI/JEIDA 규격 근방의 것이 핸들링(handling)의 관계에서 취급하기 쉽다.
본 발명에 있어서는 사파이어 기판의 두께는 특히 한정되지 않지만, 통상의 SEMI/JEIDA 규격 근방의 것이 핸들링의 관계에서 취급하기 쉽다.
다음에, 이 실리콘 기판(1)의 표면 및 사파이어 기판(3)의 플라즈마 및/또는 오존으로 처리를 한 표면을 접합면으로 하여 50℃ 이상 350℃ 이하의 온도에서 첩합한다. 350℃를 넘으면, 실리콘의 응력은 (첩합 온도-실온)이 큰 팩터(factor)로 되기 때문에 바람직하지 않은 경우가 있다.
첩합 후 이어서 후술하는 것 같은 접합체를 얻기 위한 열처리 공정을 행한 후 실온까지 냉각해도 좋고, 첩합 후 일단 실온까지 냉각한 후, 재차 접합체를 얻기 위한 열처리 공정을 행해도 좋다.
상기 냉각 공정은 응력이 발생하는 공정이고, 특히 냉각 속도는 5℃／분~50℃／분으로 할 수가 있다.
다음에, 첩합한 기판에 150℃ 이상 350℃ 이하의 열처리를 하여 접합체(6)를 얻는다. 열처리를 행하는 이유는, 후공정의 가시광 조사로 첩합 계면(9)이 고온으로 되었을 때에 급격한 온도 상승으로 첩합 계면(9)이 어긋나는 것에 의한 결정 결함 도입을 막기 위해서이다. 150℃ 이상 350℃ 이하로 하는 이유는, 150℃ 미만에서는 결합 강도가 오르지 않기 때문이고, 350℃를 넘으면 첩합한 기판이 파손될 가능성이 있기 때문이다.
열처리 시간으로서는, 온도에도 어느 정도 의존하지만 12시간~72시간이 바람직하다.
다음에, 이온 주입층의 계면을 취화하는 공정에 앞서, 상기 접합체(6)의 종단부의 첩합 계면(9)의 근방에 기계적 충격을 가해도 좋다. 첩합 계면 근방에 기계적 충격을 가함으로써, 취화하는 공정에 있어서 박리 개시점이 1개소로 되어, 그곳으로부터 박리가 웨이퍼 전면으로 퍼지기 때문에 박막이 전사하기 쉬워진다고 하는 이점이 있다.
이어서, 이온 주입층의 계면을 취화하는 공정을 행한다. 취화하는 방법으로서는, 예를 들면, 상기 접합체(6)의 사파이어 기판(3)측 또는 실리콘 기판(1)측으로부터 실리콘층(5)의 이온 주입층(2)을 향해 가시광을 조사하여, 어닐(anneal)을 하는 방법 등을 채용할 수가 있다.
본 명세서에 있어서, 「가시광」이란, 400~700nm의 범위에 극대 파장을 가지는 광을 말한다. 가시광은 코히어런트(coherent)광 또는 인코히어런트(incoherent)광의 어느 것이라도 좋다.
상기 이온 주입층의 계면을 취화하는 공정, 및/또는 이온 주입층의 계면에 기계적 충격을 가할 때에, 상기 접합체(6)를 첩합 온도±50℃이고 또 상기 접합체가 50℃ 이상 350℃ 이하로 되는 온도로 하는 것이 바람직하다. 박리시에 기판 온도를 첩합 온도에 접근시킴으로써 접합체(6)의 휨을 되돌려 작업을 하기 쉽게 할 수가 있기 때문이다.
가시광 조사시의 접합체(6)의 온도는, 상술한 바와 같이 첩합시의 온도±50℃이고 50℃ 이상 350℃ 이하로 되도록 가열하여 행하는 것이 바람직하다.
광조사를 첩합 온도 근방에서 행하는 것이 바람직한 이유는, 본 발명의 기술적 범위를 하등 제약하는 것은 아니지만, 이하와 같이 설명을 할 수 있다. 즉, 고온에서 첩합한 기판은 가열하여 충분한 결합 강도가 얻어진 후에 실온으로 되돌렸을 때에, 양 기판의 팽창률의 차로부터 기판이 휘어 버린다. 이 기판에 광을 조사하면 박막 전사시에 급격히 응력이 개방되어, 기판이 평탄한 상태로 돌아가려고 함으로써, 전사되는 반도체 박막에 결함이 도입되는 일이나, 경우에 따라서는 기판 그 자체가 파손되어 버리는 일이 있는 것이 본 발명자들의 실험에 의해 판명되었기 때문이다.
광조사를 예를 들면, 핫플레이트(hot plate) 상에 기판을 얹어 고온하에서 행함으로써, 이러한 기판 파손을 회피할 수가 있다. 기판이 평탄한 상태로 광조사를 하기 위해서는, 첩합시와 동일한 온도 근처까지 가온하는 것이 바람직하다. 중요한 점은 조사시에 웨이퍼가 가열되고 있다는 점이다.
가시광의 일례로서 레이저광을 이용하여 어닐을 행한 경우, 레이저광은 사파이어 기판(3)을 통과하고 거의 흡수되지 않으므로, 사파이어 기판(3)을 가열하지 않고 실리콘 기판(1)에 도달한다. 도달한 레이저광은 실리콘의 첩합 계면(9)의 근방만(첩합 계면 포함), 특히 수소 이온 주입에 의해 아모퍼스(amorphous)화한 부분을 선택적으로 가열하여, 이온 주입 개소의 취화를 촉진한다.
또 실리콘 기판(1)의 극히 일부(첩합 계면(9) 근방의 실리콘만)를 순간적으로 가열함으로써, 기판의 갈라짐, 냉각 후의 휨도 생기지 않는다고 하는 특징을 가진다.
여기서 이용하는 레이저의 파장은 실리콘에 비교적 흡수되기 쉬운 파장이고(700nm 이하), 또 수소 이온 주입에 의해 아모퍼스화한 부분을 선택적으로 가열할 수가 있도록, 아모퍼스 실리콘에 흡수되고, 단결정 실리콘 부분에 흡수되기 어려운 파장인 것이 바람직하다. 적합한 파장 영역은 400nm 이상 700nm 이하 정도이고, 바람직하게는 500nm 이상 600nm 이하이다. 이 파장역에 합치하는 레이저로서는 Nd：YAG 레이저의 제2차 고조파(파장 λ=532nm), YVO4 레이저의 제2차 고조파(파장 λ=532nm) 등이 있지만, 한정되는 것은 아니다.
여기서 주의하지 않으면 안되는 것은 레이저의 조사에 의해 이온 주입 부분(2)을 너무 가열하면, 부분적으로 열박리가 발생하여 블리스터(blister)로 불리는 부풀음 결함이 발생한다. 이것은 첩합 SOS 기판의 사파이어 기판측으로부터 눈으로 관찰된다. 이 블리스터에 의해 한 번 박리가 시작되면, 첩합 SOS 기판에 응력이 국재화(局在化)하여, 첩합 SOS 기판의 파괴를 일으킨다. 따라서, 열박리를 발생시키지 않을 정도로 레이저를 조사하고, 그런 후에 기계 박리를 행하는 것이 긴요하다. 혹은, 레이저의 조사에 앞서, 첩합 SOS 기판의 단부, 첩합 계면(9)의 근방에 기계적 충격을 주어 두어, 레이저 조사에 의한 열의 충격이 단부의 기계적 충격의 기점(起點)부로부터 첩합 SOS 기판 전면에 걸쳐 이온 주입 계면의 파괴를 생기게 하는 것이 긴요하게 된다.
레이저의 조사 조건으로서는, 출력 50W~100W로 발진 주파수가 25mJ＠3kHz인 것을 이용하는 경우, 면적당 조사 에너지가 경험상 5J/cm2~30J/cm2인 것이 바람직하다. 5J/cm2 미만이면 이온 주입 계면에서의 취화가 일어나지 않을 가능성이 있고, 30J/cm2를 넘으면 취화가 너무 강하여 기판이 파손될 가능성이 있기 때문이다. 조사는 스팟(spot)상의 레이저광을 웨이퍼 상에서 주사하기 때문에 시간으로 규정하는 것은 어렵지만, 처리 후의 조사 에너지가 상기의 범위에 들어가 있는 것이 바람직하다.
또 상술과 같은 레이저 어닐에 대신하여 스파이크(spike) 어닐을 포함하는 RTA(Rapid　Thermal　Anneal)를 하는 것도 가능하다. RTA란 할로겐 램프를 광원으로 하고, 대상인 웨이퍼를 30℃／초~200℃／초라는 매우 빠른 속도로 목적 온도에 도달시켜 가열하는 것이 가능한 장치이다. 이때의 할로겐 램프가 발하는 파장은 흑체 방사에 따라 가시광 영역에서 높은 발광 강도를 가진다. 스파이크 어닐이란, 특히 종류가 구분되는 것은 아니고, RTA 중에서도 특히 승온 속도가 빠른 것(예를 들면, 100℃／초 이상)을 말한다. 매우 빠른 속도로 승온하고, 또 사파이어는 이 파장대에서는 (방사에 의해서는) 가열되지 않으므로, 사파이어보다도 실리콘이 먼저 따뜻해져, 이온 주입 계면의 취화에 매우 적합하다. RTA의 경우는 사파이어에 충분히 열이 전해질 무렵에는 프로세스가 종료하고 있다.
또한, 상술과 같은 레이저 어닐에 대신하여 플래시 램프(flash lamp) 어닐을 하는 것도 가능하다. 여기서 이용하는 플래시 램프의 파장으로서는, 램프인 이상 어느 정도의 파장역이 있는 것은 피할 수 없지만, 400nm 이상 700nm 이하의 파장역으로(실리콘에 효율적으로 흡수되는 파장역) 피크 강도를 가지는 것이 바람직하다. 400nm 미만에서는 단결정 실리콘에서도 높은 흡수 계수를 가지고, 700nm를 넘으면 아모퍼스 실리콘에서도 흡수 계수가 낮아져 버리기 때문이다. 적합한 파장 영역은 400nm 이상 700nm 이하 정도이다. 이 파장역에 합치하는 램프 광원으로서는 크세논 램프에 의한 가열이 일반적이다. 크세논 램프의 피크 강도(700nm 이하에서)는 500nm 근방이고, 본 발명의 목적에 합치하고 있다.
또한, 크세논 램프광을 이용하는 경우, 가시광역 외의 광을 커트(cut)하는 파장 필터를 통하여 조사를 행해도 좋다. 또, 단결정 실리콘에서의 흡수 계수가 높은, 450nm 이하의 가시광을 차단하는 필터 등도 프로세스의 안정화를 위해서 유효하다. 전술의 블리스터의 발생을 억제하기 위해서는 본 크세논 램프광으로 첩합 SOS 기판 전면의 일괄 조사를 행하는 것이 바람직하다. 일괄 조사에 의해 첩합 SOS 기판의 응력 국재화를 막아, 첩합 SOS 기판의 파괴를 막는 것이 용이하게 된다. 따라서, 열박리를 발생시키지 않을 정도로 크세논 램프광을 조사하고, 그런 후에 기계 박리를 행하는 것이 긴요하다. 혹은, 크세논 램프광의 조사에 앞서, 기계적 충격을 첩합 SOS 기판의 단부, 첩합면 근방에 주어 두어, 크세논 램프 광조사에 의한 열의 충격이 단부의 기계적 충격의 기점(起點)부로부터 첩합 SOS 기판 전면에 걸쳐 이온 주입 계면에 파괴를 생기게 하는 것이 긴요하게 된다.
레이저광 조사, RTA 처리 또는 플래시 램프 조사 후에, 단결정 실리콘 박막의 사파이어 기판에의 전사를 확인할 수 없는 경우는, 이온 주입층의 계면에 기계적 충격을 줌으로써 당해 계면을 따라 박리를 행하여, 단결정 실리콘 박막을 사파이어 기판에 전사하는 박막 전사를 행한다.
이온 주입층의 계면에 기계적 충격을 주기 위해서는, 예를 들면 가스나 액체 등의 유체의 제트(jet)를 접합한 웨이퍼의 측면으로부터 연속적 또는 단속적으로 뿜어내면 좋지만, 충격에 의해 기계적 박리가 생기는 방법이면 특히 한정은 되지 않는다.
박리 기구는 150℃ 이상 350℃ 이하의 온도에서 열처리된 접합체(6)의 수소 이온 주입층의 측면으로부터 기계적 충격을 부여할 수 있는 것이고, 바람직하게는 수소 이온 주입층의 측면에 닿는 부분이 뾰족하고, 이온 주입층을 따라 이동 가능한 것이고, 바람직하게는 가위 모양의 예각인 도구나 가위 모양의 예각인 칼날을 구비하는 장치를 이용하고, 그 재질로서는 플라스틱(예를 들면 폴리에터에터케톤)이나 지르코니아, 실리콘, 다이아몬드 등을 이용할 수가 있고, 오염에 구애되지 않으므로 금속 등을 이용할 수도 있다. 오염에 구애되는 경우에는 플라스틱을 이용하면 좋다. 또, 쐐기 모양의 예각인 도구로서 가위 등의 칼날을 이용해도 좋다.
상기 박리 공정에 의해, 사파이어 기판(3) 상에 단결정 실리콘 박막(4)이 형성된 본 발명의 SOS 기판(8)이 얻어진다.
상기 박리 직후의 단결정 실리콘 박막의 표면에는 150nm 정도의 데미지(damage)층이 잔존하므로, CMP 연마를 하는 것이 바람직하다. 데미지층 모두를 연마로 제거하는 것은 막두께 차이를 증대시키게 되므로, 실제의 프로세스에서는 대부분을 화학적인 에칭 방법으로 제거하고, 그런 후에 경면 마무리 연마로 표면을 경면화한다는 방법이 합리적이다.
상기 화학적인 에칭에 이용하는 에칭 용액으로서는, 암모니아과산화수소수, 암모니아, KOH, NaOH, CsOH, TMAH, EDP 및 히드라진으로 이루어지는 군에서 선택되는 1종 또는 2종 이상의 조합인 것이 바람직하다. 일반적으로 유기 용제는 알칼리 용액과 비교하면 에칭 속도가 늦으므로, 정확한 에칭량 제어가 필요한 때에는 적합하다.
CMP 연마는 표면을 경면화하기 위해서 행하므로, 통상은 30nm 이상의 연마를 행하는 것이 일반적이다.
상기 CMP 연마 및 경면 마무리 연마 후, RCA 세정이나 스핀 세정 등의 웨트(wet) 프로세스에 의한 세정； 및/또는 UV/오존 세정이나 HF 증기 세정 등의 드라이 프로세스에 의한 세정을 해도 좋다.
실시예 1
미리 산화막을 200nm 성장시킨 직경 150mm의 실리콘 기판(두께 625㎛)에 55keV, 도우즈량 7.0x1016atoms/cm2로 수소 이온(H＋)을 주입하고, 사파이어 기판 쌍방의 표면에 이온빔 활성화 처리를 행하여 200℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에 실온으로 냉각하였다. 다음에, 200℃의 핫플레이트에 첩합 기판을 얹고, 첩합 계면에 기계적 충격을 가하여 박리를 함으로써 실리콘 박막을 사파이어에 전사하였다. 기판 전면에의 실리콘 박막의 전사를 확인할 수 있었다. 이 기판의 실리콘층을 CMP 연마하여 두께를 200nm로 하였다. 실리콘 박막의 라만 쉬프트의 측정 결과를 도 2에 나타낸다. 중심부의 라만 쉬프트는 520.94cm－1, 주변은 520.90cm－1로 되었다. 같은 시기에 측정한 단결정 실리콘 웨이퍼의 라만 쉬프트는 520.50cm－1이고, 응력은 중심(1점 측정)에서 1.10x108Pa이고, 주변(웨이퍼단으로부터 1cm의 개소)에서 1.00x108Pa로 낮은 값을 나타냈다.
실시예 2
미리 산화막을 200nm 성장시킨 직경 150mm의 실리콘 기판(두께 625㎛)에 55keV, 도우즈량 7.0x1016atoms/cm2로 수소 이온(H＋)을 주입하고, 사파이어 기판 쌍방의 표면에 플라즈마 활성화 처리를 행하여 350℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에 실온으로 냉각하였다. 다음에, 기판을 300℃로 핫플레이트 상에서 가열하고, 첩합 계면에 기계적 충격을 가하여 박리를 함으로써 실리콘 박막을 사파이어에 전사하였다. 기판 전면에의 실리콘 박막의 전사를 확인할 수 있었다. 이 기판의 실리콘층을 CMP 연마하여 두께를 200nm로 하였다. 중심부의 라만 쉬프트는 521.28cm－1, 주변은 521.10cm－1로 되었다. 같은 시기에 측정한 벌크(bulk) 실리콘의 라만 쉬프트는 520.50cm－1이고, 응력은 중심 1점 측정에서 1.94x108Pa이고, 주변(웨이퍼단으로부터 1cm의 개소 1점 측정)에서 1.49x108Pa로 되었다. 면내의 응력의 차이는 0.5x108Pa 이내로 되었다.
실시예 3
미리 산화막을 200nm 성장시킨 직경 150mm의 실리콘 기판(두께 625㎛)에 55keV, 도우즈량 7.0x1016atoms/cm2로 수소 이온(H＋)을 주입하고, 사파이어 기판 쌍방의 표면에 플라즈마 활성화 처리를 행하여 200℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에 실온으로 냉각하였다. 다음에, 기판을 250℃로 핫플레이트 상에서 가열하고, 파장 523nm의 YAG 레이저를 조사하였다. 첩합 계면에 기계적 충격을 가하여 박리를 함으로써 실리콘 박막을 사파이어에 전사하였다. 기판 전면에의 실리콘 박막의 전사를 확인할 수 있었다. 이 기판의 실리콘층을 CMP 연마하여 두께를 200nm로 하였다. 중심부의 라만 쉬프트는 521.25cm－1, 주변은 521.07cm－1로 되었다. 같은 시기에 측정한 벌크 실리콘의 라만 쉬프트는 520.47cm－1이고, 응력은 중심(중심 1점 측정)에서 1.87x108Pa이고, 주변(웨이퍼단으로부터 1cm의 개소 1점 측정)에서 1.42x108Pa로 되었다. 면내의 응력의 차이는 0.5x108Pa 이내로 되었다.
실시예 4
미리 산화막을 200nm 성장시킨 직경 150mm의 실리콘 기판(두께 625㎛)에 55keV, 도우즈량 7.0x1016atoms/cm2로 수소 이온(H＋)을 주입하고, 사파이어 기판 쌍방의 표면에 플라즈마 활성화 처리를 행하여 200℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에 실온으로 냉각하였다. 다음에, 기판을 250℃로 핫플레이트 상에서 가열하여, Xe 플래시 램프광을 조사하였다. 첩합 계면에 기계적 충격을 가하여 박리를 함으로써 실리콘 박막을 사파이어에 전사하였다. 기판 전면에의 실리콘 박막의 전사를 확인할 수 있었다. 이 기판의 실리콘층을 CMP 연마하여 두께를 200nm로 하였다. 중심부의 라만 쉬프트는 521.18cm－1, 주변은 521.00cm－1로 되었다. 같은 시기에 측정한 벌크 실리콘의 라만 쉬프트는 520.50cm－1이고, 응력은 중심(중심 1점 측정)에서 1.69x108Pa이고, 주변(웨이퍼단으로부터 1cm의 개소 1점 측정) 1.25x108Pa로 되었다. 면내의 응력의 차이는 0.45x108Pa 이내로 되었다.
1　반도체 기판
2　이온 주입층
3　사파이어 기판
4　박막층
5　실리콘층
6　접합체
7　산화막
8　첩합 SOS 기판
9　첩합 계면

Claims (9)

  1. 사파이어 기판 상에 단결정 실리콘 박막이 적층된 Silicon　On　Sapphire(SOS) 기판으로서,
    라만 쉬프트법에 의해 측정한, 상기 SOS 기판의 실리콘막의 응력이 면내 전역에서 절대치로 2.5x108Pa 이하이고,
    단결정 실리콘 기판 혹은 산화막 부착 단결정 실리콘 기판에 이온을 주입하여 이온 주입층을 형성하는 공정,
    사파이어 기판의 하나의 표면, 및 상기 이온을 주입한 단결정 실리콘 기판 혹은 산화막 부착 단결정 실리콘 기판의 상기 표면의 적어도 일방의 면에 표면 활성화 처리를 하는 공정,
    상기 단결정 실리콘 기판 혹은 산화막 부착 단결정 실리콘 기판과 상기 사파이어 기판을 50℃ 이상 350℃ 이하에서 첩합한 후에 150℃ 이상 350℃ 이하의 열처리를 가하여 접합체를 얻는 공정,
    상기 이온 주입층의 계면을 취화하는 공정, 및
    상기 이온 주입층의 계면에 기계적 충격을 가하여, 당해 계면을 따라 첩합한 기판을 박리함으로써, 상기 단결정 실리콘 박막을 상기 사파이어 기판에 전사하여 SOS층을 형성하는 공정을 이 순으로 행함으로써 얻어지고,
    상기 이온 주입층의 계면을 취화하는 공정, 및/또는 상기 이온 주입층의 계면에 기계적 충격을 가할 때에, 상기 접합체를 첩합 온도±50℃, 또 50℃ 이상 350℃ 이하로 되도록 가열하여 얻어진 것을 특징으로 하는 SOS 기판.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    단결정 실리콘 웨이퍼의 520.50cm－1에 대해서 라만 쉬프트량의 차가 절대치로 1.0cm－1 이하인 것을 특징으로 하는 SOS 기판.
  5. 제1항에 있어서,
    웨이퍼면 내의 상기 단결정 실리콘 박막의 응력의 차가 0.5x108Pa 이하인 것을 특징으로 하는 SOS 기판.
  6. 제1항에 있어서,
    상기 단결정 실리콘 박막의 두께가 30nm 이상인 것을 특징으로 하는 SOS 기판.
  7. 제1항에 있어서,　
    상기 단결정 실리콘 박막과 사파이어 기판 사이에 실리콘 산화막이 끼여 있는 것을 특징으로 하는 SOS 기판.
  8. 제1항에 있어서,
    상기 단결정 실리콘 박막의 두께 차이가 20nm 이하인 것을 특징으로 하는 SOS 기판.
  9. 제1항에 기재된 SOS 기판에 의해 제작되는 반도체 디바이스.
KR1020127015690A 2009-12-28 2010-12-27 응력을 저감한 ｓｏｓ 기판 KR101750580B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009297994A JP5643509B2 (ja) 2009-12-28 2009-12-28 応力を低減したｓｏｓ基板の製造方法
JPJP-P-2009-297994 2009-12-28
PCT/JP2010/073590 WO2011081146A1 (ja) 2009-12-28 2010-12-27 応力を低減したｓｏｓ基板

Publications (2)

Publication Number Publication Date
KR20120095993A KR20120095993A (ko) 2012-08-29
KR101750580B1 true KR101750580B1 (ko) 2017-06-23

Family

ID=44226550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127015690A KR101750580B1 (ko) 2009-12-28 2010-12-27 응력을 저감한 ｓｏｓ 기판

Country Status (6)

Country Link
US (1) US8748294B2 (ko)
EP (1) EP2521177B1 (ko)
JP (1) JP5643509B2 (ko)
KR (1) KR101750580B1 (ko)
CN (1) CN102687272B (ko)
WO (1) WO2011081146A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2980916B1 (fr) * 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
FR2992464B1 (fr) * 2012-06-26 2015-04-03 Soitec Silicon On Insulator Procede de transfert d'une couche
US9646873B2 (en) 2012-07-25 2017-05-09 Shin-Etsu Chemical Co., Ltd. Method for producing SOS substrates, and SOS substrate
JP6137196B2 (ja) * 2012-12-07 2017-05-31 信越化学工業株式会社 インターポーザー用基板及びその製造方法
JP2014120664A (ja) * 2012-12-18 2014-06-30 Dainippon Screen Mfg Co Ltd 剥離補助方法および剥離補助装置
JP5944873B2 (ja) * 2013-09-20 2016-07-05 新日鉄住金マテリアルズ株式会社 炭化珪素単結晶ウェハの内部応力評価方法、及び炭化珪素単結晶ウェハの反りの予測方法
WO2015181971A1 (ja) * 2014-05-30 2015-12-03 新日鉄住金マテリアルズ株式会社 バルク状炭化珪素単結晶の評価方法、及びその方法に用いられる参照用炭化珪素単結晶
CN104103601A (zh) * 2014-07-08 2014-10-15 厦门润晶光电有限公司 一种蓝宝石绝缘层上覆硅衬底及其制备方法
CN107112205B (zh) * 2015-01-16 2020-12-22 住友电气工业株式会社 半导体衬底及其制造方法，组合半导体衬底及其制造方法
US9890033B2 (en) * 2015-04-06 2018-02-13 Honeywell International Inc. Silicon-on-sapphire device with minimal thermal strain preload and enhanced stability at high temperature
JP6396852B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6454606B2 (ja) 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396853B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396854B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
US10586817B2 (en) 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
JP6563360B2 (ja) * 2016-04-05 2019-08-21 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220900A (ja) * 2006-02-16 2007-08-30 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2009049387A (ja) * 2007-07-23 2009-03-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
US6224668B1 (en) * 1998-06-02 2001-05-01 Shin-Etsu Handotai Co., Ltd. Method for producing SOI substrate and SOI substrate
US6171965B1 (en) * 1999-04-21 2001-01-09 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
JPWO2003049189A1 (ja) * 2001-12-04 2005-04-21 信越半導体株式会社 貼り合わせウェーハおよび貼り合わせウェーハの製造方法
JP2003234455A (ja) 2002-02-07 2003-08-22 Matsushita Electric Ind Co Ltd 電子デバイスの製造方法、電子デバイスおよび電子デバイス装置
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
US7052978B2 (en) * 2003-08-28 2006-05-30 Intel Corporation Arrangements incorporating laser-induced cleaving
FR2861497B1 (fr) * 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
JP4730581B2 (ja) * 2004-06-17 2011-07-20 信越半導体株式会社 貼り合わせウェーハの製造方法
US7268051B2 (en) * 2005-08-26 2007-09-11 Corning Incorporated Semiconductor on glass insulator with deposited barrier layer
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
JP5064692B2 (ja) * 2006-02-09 2012-10-31 信越化学工業株式会社 Ｓｏｉ基板の製造方法
US8268705B2 (en) * 2006-04-24 2012-09-18 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer
JP5065748B2 (ja) * 2007-04-27 2012-11-07 信越化学工業株式会社 貼り合わせウエーハの製造方法
JP5336101B2 (ja) * 2008-04-01 2013-11-06 信越化学工業株式会社 Ｓｏｉ基板の製造方法
JP5420968B2 (ja) * 2009-05-07 2014-02-19 信越化学工業株式会社 貼り合わせウェーハの製造方法
US8921239B2 (en) * 2009-12-15 2014-12-30 Soitec Process for recycling a substrate
JP5859496B2 (ja) * 2013-08-22 2016-02-10 信越化学工業株式会社 表面欠陥密度が少ないｓｏｓ基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220900A (ja) * 2006-02-16 2007-08-30 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
JP2009049387A (ja) * 2007-07-23 2009-03-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の製造方法

Also Published As

Publication number Publication date
EP2521177B1 (en) 2020-01-22
CN102687272B (zh) 2015-09-09
US20120280355A1 (en) 2012-11-08
EP2521177A4 (en) 2014-05-28
US8748294B2 (en) 2014-06-10
JP5643509B2 (ja) 2014-12-17
WO2011081146A1 (ja) 2011-07-07
EP2521177A1 (en) 2012-11-07
JP2011138932A (ja) 2011-07-14
CN102687272A (zh) 2012-09-19
KR20120095993A (ko) 2012-08-29

Similar Documents

Publication Publication Date Title
KR101750580B1 (ko) 응력을 저감한 ｓｏｓ 기판
KR101652144B1 (ko) 계면 근방에 있어서의 결함 밀도가 낮은 ｓｏｓ 기판
KR102599962B1 (ko) 산화물 단결정 박막을 구비한 복합 웨이퍼의 제조 방법
KR101685727B1 (ko) 표면 결함 밀도가 적은 ｓｏｓ기판
US8546245B2 (en) Method for manufacturing composite substrate comprising wide bandgap semiconductor layer
AU2009314986B2 (en) SOI substrate manufacturing method
JP5859497B2 (ja) 界面近傍における欠陥密度が低いｓｏｓ基板の製造方法
JP5859496B2 (ja) 表面欠陥密度が少ないｓｏｓ基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant