KR101652144B1 - 계면 근방에 있어서의 결함 밀도가 낮은 ｓｏｓ 기판 - Google Patents

계면 근방에 있어서의 결함 밀도가 낮은 ｓｏｓ 기판 Download PDF

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Abstract

실리콘과 사파이어의 격자 정수의 부적합에 기인하여 결함 밀도가 증대하는 문제를 극복하고, 매우 얇은 실리콘막에 있어서도 표면의 결함 밀도가 낮은 SOS 기판을 제공한다. 사파이어 기판(3)의 표면에 반도체 박막(4)을 구비한 첩합 SOS 기판(8)으로서, 상기 사파이어 기판(3)과 반도체 기판(1)을 제공하는 공정과, 상기 반도체 기판(1)의 표면으로부터 이온을 주입하여 이온 주입층(2)을 형성하는 공정과, 상기 사파이어 기판(3)의 상기 표면, 및 상기 이온을 주입한 반도체 기판(1)의 상기 표면의 적어도 일방의 면에 표면 활성화 처리를 행하는 공정과, 상기 반도체 기판(1)의 상기 표면과 상기 사파이어 기판(3)의 상기 표면을 50℃ 이상 350℃ 이하에서 첩합하는 공정과, 상기 첩합한 기판에, 최고 온도로서 200℃ 이상 350℃ 이하의 열처리를 가하고 접합체(6)를 얻는 공정과, 상기 접합체(6)를 상기 첩합 온도보다 고온 상태에 설치하고, 사파이어 기판(3)측 또는 반도체 기판(1)측으로부터 상기 반도체 기판(1)의 이온 주입층(2)을 향해 가시광을 조사하여 상기 이온 주입층(2)의 계면을 취화하고, 상기 반도체 박막(4)을 전사하는 공정에 의해 얻어진 첩합 SOS 기판이다.

Description

계면 근방에 있어서의 결함 밀도가 낮은 ＳＯＳ 기판{SOS SUBSTRATE HAVING LOW DEFECT DENSITY IN THE VICINITY OF INTERFACE}
본 발명은, 계면 근방에 있어서의 결함 밀도가 낮은 SOS 기판에 관한 것이다.
종래, 고절연성·저유전 손실·고열전도율을 겸비한 사파이어를 사파이어 기판으로 하는 Silicon　on　Sapphire(SOS) 기판이 1960년대부터 실용화되어 현재까지 사용되고 있다. SOS 기판은 최고의 Silicon　on　Insulator(SOI) 기판이고, 사파이어의 R면(1012)에 실리콘을 헤테로에피택셜(heteroepitaxial) 성장시킴으로써 SOI 구조를 실현화하고 있다.
그러나, 근년은 SIMOX법이나 첩합법 등을 이용한 SOI가 주류로 되고, SOS 기판은 사파이어 기판이 실리콘인 SOI에서는 대응할 수 없는 것, 예를 들면 낮은 유전 손실이 필요한 고주파 소자 등에만 사용되고 있다. 헤테로에피택셜 SOS는 격자 정수가 12% 다른 사파이어 상에 실리콘을 헤테로에피택셜 성장시키기 때문에, 격자의 크기의 부정합(mismatch)에 기인하는 결함이 다수 발생하는 것이 알려져 있다(예를 들면, 비특허 문헌 1을 참조).
근년, 휴대전화로 대표되는 이동통신의 이용이 널리 퍼짐으로써 고주파 소자의 수요는 높아지고 있지만, 이 분야에서의 SOS의 이용이 생각되고 있다. 그러나, 헤테로에피택셜 SOS에서는 결함 밀도가 높고, 작은 개별 부품(스위치 등)에 사용이 한정되어 있는 것이 현실이다.
헤테로에피택셜 SOS의 표면 결함 밀도는 Secco(세코) 결함 검출법(K2Cr2O7 혹은 Cr2O3과 HF의 혼합 용액)이나 선택 에칭 결함 검출법(HF와 KI와 I와 CH3OH의 혼합 용액) 등에서는 109개/㎝2 정도인 것이 보고되고 있다(예를 들면, 비특허 문헌 1을 참조).
이 헤테로에피택셜 SOS의 결함을 저감하기 위해, Si막과 사파이어 기판의 계면 근방에 고농도 Si를 이온 주입하고 Si 표면을 남겨 아몰퍼스(amorphous)로 변질시켜, 600℃ 근처에서 어닐(anneal)을 행하고, 결함이 적은 표면측으로부터 아몰퍼스층(amorphous layer)을 서서히 재결정화시키는 방법이 제안되어 있고 단일 고상(固相) 성장으로 불리고 있다. 또 이 처리를 2회 반복하여 새로운 결함 저감을 시도하는 방법(이중 고상 성장법)도 제안되어 있다(예를 들면, 비특허 문헌 1을 참조).
그렇지만, 이중 고상 성장법을 이용해도 결함 밀도는 106~107개/㎝2 정도이고, 근년의 미세화가 진행된 첨단 소자를 만들어 넣는 것은 어렵다. 또 많은 연산 처리 기능을 포함시킨 시스템 칩(chip)과 같은 비교적 큰 사이즈의 소자를 만드는 것도 곤란하다. 이는 헤테로에피택셜 성장이 가지는 본질적인 문제(격자 정수가 다른 재료의 에피택셜(epitaxial) 성장)에 기인하고 있다고 말할 수 있다.
또한, 이 결함 밀도는 성장 계면인 사파이어/실리콘 계면에 가까울수록 많은 것이 비특허 문헌 1에 나타나 있다.
Yoshii　et　al.　Japanese　Journal　of　Applied　Physics,　Vol　21(1982)　Supplement　21-1,　pp. 175-179 리아라이즈사　「SOI의 과학」 제2장 제2절 제2항
본 발명은, 상기 현상을 감안하여 실리콘과 사파이어의 격자 정수의 부적합에 기인하여 결함 밀도가 증대하는 문제를 극복하고, 매우 얇은 실리콘막에 있어서도 표면의 결함 밀도가 낮은 SOS 기판을 제공하는 것을 목적으로 한다.
본 발명자는 상기 과제를 해결하기 위해서 이하와 같은 제작법을 고안하였다.
즉, 본 발명은, 사파이어 기판(핸들(handle))의 표면에 단결정 실리콘층을 형성하여 SOS 기판을 제조하는 방법으로서, 실리콘 기판 혹은 산화막 부착 실리콘 기판에 이온을 주입하여 이온 주입층을 형성하는 공정과, 상기 사파이어 기판의 상기 표면, 및 상기 이온을 주입한 실리콘 기판 혹은 산화막 부착 실리콘 기판의 상기 표면의 적어도 일방의 면에 표면 활성화 처리를 행하는 공정과, 상기 실리콘 기판 혹은 산화막 부착 실리콘 기판과 상기 사파이어 기판을 50℃ 이상 350℃ 이하에서 첩합한 후에 200℃ 이상 350℃ 이하의 열처리를 가하고 접합체를 얻는 공정, 및 상기 접합체의 사파이어 기판측으로부터 상기 실리콘 기판 혹은 산화막 부착 실리콘 기판의 이온 주입층을 향해 가시광을 조사하여 상기 이온 주입층의 계면을 취화(脆化)하고, 실리콘 박막을 사파이어 기판에 전사하는 공정을 이 순서로 포함하는 SOS 기판의 제조 방법이다.
본 발명에 의해, 결함 밀도가 첩합 SOI와 동등(104개/㎝2 정도 : 비특허 문헌 2를 참조)하게 되어 집적화된 소자를 실현할 수 있다.
도 1은 본 발명의 첩합 SOS의 제조 공정을 나타내는 모식도이다.
도 2는 본 발명의 첩합 SOS의 (a) 전체 평면도, 및 (b) 외주부의 확대 평면도이다.
도 3은 본 발명의 첩합 SOS의 결함 검출 개소(웨이퍼 외주부/웨이퍼 중심부) 및 결함 검출 방법(세코/선택적 에칭)을 바꾸어 측정한 결함 밀도를 나타내는 그래프이다.
도 4는 본 발명의 첩합 SOS의 (a) 웨이퍼 중심부, 및 (b) 웨이퍼 외주부에 있어서의 단면도이다.
본 발명과 관련되는 SOS 기판은, 사파이어 기판에 두께가 100㎚ 이하의 단결정 실리콘 박막을 구비하고, Secco(세코) 결함 검출법 및 선택 에칭 결함 검출법에 의해 측정되는 상기 단결정 실리콘 박막의 표면의 결함 밀도가 104개/㎝2 이하인 것이다. 본 발명과 관련되는 SOS 기판은, 위에서 설명한 바와 같이 매우 얇고 한편 결함 밀도가 작은 단결정 실리콘 박막을 가지는 것이고, 완전 공핍의 실리콘 박막을 형성할 수가 있다. 따라서, 기생 용량이 없고 고속의 반도체 소자를 제작할 수가 있다.
Secco(세코) 결함 검출법 및 선택 에칭 결함 검출법은 당업자에게 공지의 검출 기술이고, 여기에서는 설명을 할애한다. 이들의 검출법은 CMP 연마에 의해 단결정 실리콘 박막을 소정의 두께로 한 후에 행하는 것이 일반적이다.
본 발명과 관련되는 SOS 기판은, 상기 단결정 실리콘 박막과 상기 사파이어 기판의 사이에 실리콘 산화막이 끼어 있는 것이 바람직하다. 예를 들면, 첩합법에 있어서, 주입 이온의 채널링(channeling)을 억제하는 효과가 얻어지기 때문이다. 이러한 SOS 기판은, 예를 들면, 후술의 첩합법에 있어서는, 이온 주입 공정에 앞서, 실리콘 웨이퍼의 표면에 실리콘 산화막 등의 절연막을 형성함으로써 얻어진다.
본 발명과 관련되는 SOS 기판은, 단결정 실리콘 박막의 두께 불균일을 20㎚ 이하로 할 수가 있다. 일반적으로, 막 두께가 얇으면 막 두께의 불균일에 전기 특성이 극단적으로 민감하게 되므로, 취급하기 어려운 경향이 있지만, 본 발명의 SOS 기판은, 두께 불균일을 상기 범위 내로 할 수가 있으므로, 전기 특성에의 영향이 작다고 하는 이점이 있다.
단결정 실리콘 박막의 막 두께는, 광간섭식 막 두께의 합계로 측정되고, 측정 빔(beam) 광의 스폿(spot) 직경인 직경 약 1㎜ 내에 있어서 평균화된 값이다. 두께 불균일은 측정점을 방사상으로 361점 설치하고 평균치로부터의 막 두께 변위의 제곱의 합의 평방근에 의해 정의되는 값이다.
후술의 본 발명에 관련되는 SOS 기판의 제조 방법에 의하면, 박리·전사는 이온 주입 계면에서 규정되므로, 전사후의 막 두께 불균일을 상기 범위 내로 하는 것이 용이하게 된다.
본 발명과 관련되는 SOS 기판은, 상기 단결정 실리콘 박막과 상기 사파이어 기판의 사이에 실리콘 산화막이 끼어 있는 것이 바람직하다. 주입 이온의 채널링(channeling)을 억제하는 효과가 얻어지기 때문이다. 이러한 SOS 기판은, 예를 들면, 후술의 첩합법에 있어서는, 이온 주입 공정에 앞서, 실리콘 웨이퍼의 표면에 실리콘 산화막 등의 절연막을 형성함으로써 얻어진다.
본 발명과 관련되는 SOS 기판은, 위에서 설명한 바와 같이 매우 얇고 한편 결함 밀도가 작은 단결정 실리콘 박막을 가지는 것이고, 완전 공핍의 실리콘 박막을 형성할 수가 있다. 따라서, 기생 용량이 없고 고속의 반도체 소자를 제작할 수가 있다.
본 발명과 관련되는 반도체 소자로서는, 예를 들면, 많은 복잡한 연산 처리 기능을 포함시킨 CPU나 시스템 칩(chip), 유전 손실이 적은 것이 요구되는 마이크로파 소자, 밀리미터파(milimeter wave) 소자 등의 고주파 소자, 액정 장치 등의 전기 공학 장치용 기판 등을 들 수 있다.
본 발명과 관련되는 SOS 기판은, 직경이 100㎜ 이상이라도 결함 밀도가 상기 범위 내인 것이다. 직경은, 상기 범위 내이면, 상한을 예를 들면, 300㎜로 할 수가 있다.
상기 SOS 기판은, 첩합법에 의해 제조된 것인 것이 바람직하다. 첩합법을 채용함으로써, 에피택셜(epitaxial) 성장법에 비해, 사파이어/실리콘 계면 근방에 있어서의 결함 밀도와 벌크부(bulk portion)에 있어서의 결함 밀도의 상관을 작게 할 수가 있는 이점이 있다.
첩합법으로서는, 예를 들면, 접합체를 불활성 가스 분위기 하에서 500℃ 정도로 열처리를 행하고, 결정의 재배열 효과와 주입한 수소의 기포의 응집 효과에 의해 열박리를 행하는 방법, 첩합 기판의 양면 사이에 온도차를 둠으로써, 수소 이온 주입 계면에서 박리를 행하는 방법 등을 채용해도 좋지만, 본 발명에 관련되는 SOS 기판의 제조 방법을 채용하는 것이 매우 적합하다.
이하, 본 발명에 관련되는 SOS 기판의 제조 방법에 대해서 도 1에 기초하여 상세하게 설명한다.
우선, 반도체 기판으로서, 예를 들면, 실리콘 기판 혹은 산화막 부착 실리콘 기판(1)(이하, 구별하지 않는 한 단지 실리콘 웨이퍼라고 칭함)에 이온을 주입하여 이온 주입층(2)을 형성한다.
이온 주입층(2)은 실리콘 웨이퍼 내에 형성한다. 이 때, 그 표면으로부터 소망의 깊이로 이온 주입층을 형성할 수 있는 것 같은 주입 에너지로 소정의 선량의 수소 이온(H＋) 또는 수소 분자 이온(H2 ＋)을 주입한다. 이 때의 조건으로서, 예를 들면, 주입 에너지는 30~100keV로 할 수 있다.
상기 실리콘 웨이퍼에 주입하는 수소 이온(H＋)의 도우즈량(dose quantity)은, 1.0×1016원자/㎝2~1.0×1017원자/㎝2인 것이 바람직하다. 1.0×1016원자/㎝2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 1.0×1017원자/㎝2를 넘으면, 첩합후의 열처리 중에 기포로 되어 전사 불량으로 되는 경우가 있다. 보다 바람직한 도우즈량은, 6.0×1016원자/㎝2이다.
주입 이온으로서 수소 분자 이온(H2 ＋)을 이용하는 경우, 그 도우즈량은 5.0×1015원자/㎝2~5.0×1016원자/㎝2인 것이 바람직하다. 5.0×1015원자/㎝2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 5.0×1016원자/㎝2를 넘으면, 첩합후의 열처리 중에 기포로 되어 전사 불량으로 되는 경우가 있다. 보다 바람직한 도우즈량은, 2.5×1016원자/㎝2이다.
또, 실리콘 웨이퍼의 표면에 미리 수㎚~500㎚ 정도의 실리콘 산화막 등의 절연막을 형성해 두고, 그것을 통해 수소 이온 또는 수소 분자 이온의 주입을 행하면, 주입 이온의 채널링(channeling)을 억제하는 효과가 얻어진다.
다음에, 실리콘 웨이퍼(1)의 표면 및/또는 사파이어 기판(3)의 표면을 활성화 처리한다. 표면 활성화 처리의 방법으로서는, 플라스마 처리, 오존 처리, UV 오존 처리, 이온 빔 처리 등을 들 수 있다.
플라스마로 처리를 하는 경우, 진공 챔버 내에 RCA 세정 등의 세정을 한 실리콘 웨이퍼 및/또는 사파이어 기판을 재치하고, 플라스마용 가스를 감압 하에서 도입한 후, 100W 정도의 고주파 플라스마에 5~10초 정도 쬐어 표면을 플라스마 처리한다. 플라스마용 가스로서는, 실리콘 웨이퍼를 처리하는 경우, 표면을 산화하는 경우에는 산소 가스의 플라스마, 산화하지 않는 경우에는 수소 가스, 아르곤 가스, 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨 가스의 혼합 가스를 이용할 수가 있다. 사파이어 기판을 처리하는 경우는 어느 가스라도 좋다.
플라스마로 처리함으로써, 실리콘 웨이퍼 및/또는 사파이어 기판의 표면의 유기물이 산화하여 제거되고, 또한 표면의 OH기가 증가하고, 활성화한다. 처리는 실리콘 웨이퍼의 이온 주입한 표면, 및 사파이어 기판의 첩합면의 양방에 대해서 행하는 것이 보다 바람직하지만, 어느 일방만 행해도 좋다.
오존으로 처리를 하는 경우는, 순수(純水) 중에 오존 가스를 도입하고, 활성인 오존으로 웨이퍼 표면을 활성화하는 것을 특징으로 하는 방법이다.
UV 오존 처리를 하는 경우, 대기 혹은 산소 가스에 단파장의 UV광(파장 195㎚ 정도)을 쬐어 활성인 오존을 발생시킴으로써 표면을 활성화하는 것을 특징으로 한다.
이온 빔 처리를 하는 경우, 고진공중(＜1×10-6Torr)에서 Ar 등의 이온 빔을 웨이퍼 표면에 쬠으로써, 활성도가 높은 댕글링 본드(dangling bond)를 노출시킴으로써 행하는 표면 활성화이다.
실리콘 웨이퍼의 표면 활성화 처리를 행하는 표면은 이온 주입을 행한 표면인 것이 바람직하다.
본 발명에 있어서는, 실리콘 웨이퍼의 두께는, 특히 한정되지 않지만, 통상의 SEMI/JEIDA 규격 근방의 것이 핸들링의 관계로부터 취급하기 쉽다.
사파이어 기판은, 가시광 영역(파장 400㎚~700㎚)의 광이 첩합한 실리콘 웨이퍼의 이온 주입층에 도달하기까지 에너지 손실이 적은 것이 바람직하고, 상기 가시광 영역의 투과율이 70% 이상의 기판이면 특히 한정되지 않지만, 그 중에서도 절연성·투명성이 뛰어난 점에서 석영, 유리 또는 사파이어의 어느 하나인 것이 바람직하다.
본 발명에 있어서는, 사파이어 기판의 두께는, 특히 한정되지 않지만, 통상의 SEMI/JEIDA 규격 근방의 것이 핸들링의 관계로부터 취급하기 쉽다.
다음에, 이 실리콘 웨이퍼(1)의 표면 및 사파이어 기판(3)의 플라스마 및/또는 오존으로 처리를 한 표면을 접합면으로 하여 50℃ 이상 350℃ 이하에서 첩합한다.
그 다음에, 첩합한 기판에 최고 온도로서 200℃ 이상 350℃ 이하의 열처리를 행하여 접합체(6)를 얻는다. 열처리를 행하는 이유는, 후속 공정의 가시광 조사로 첩합 계면(9)이 고온이 되었을 때에 급격한 온도 상승으로 첩합 계면(9)이 어긋나는 것에 의한 결정 결함 도입을 방지하기 위해서이다. 최고 온도를 200℃ 이상 350℃ 이하로 하는 이유는, 200℃ 미만에서는 결합 강도가 상승하지 않기 때문이고, 350℃을 넘으면 첩합한 기판이 파손될 가능성이 나타나기 때문이다.
열처리 시간으로서는, 온도에도 어느 정도 의존하지만 12시간~72시간이 바람직하다.
그 다음에, 가시광 조사에 앞서, 상기 접합체(6)의 종단부의 첩합 계면(9)의 근방에 기계적 충격을 가해도 좋다. 첩합 계면 근방에 기계적 충격을 가해 둠으로써, 가시광 조사했을 때에 박리 개시점이 한 개소로 되고, 그곳으로부터 박리가 웨이퍼 전면에 퍼지기 때문에 박막이 전사하기 쉬워진다고 하는 이점이 있다.
이어서, 소망에 의해 기판을 실온까지 냉각하고, 상기 접합체(6)의 사파이어 기판(3)측 또는 반도체 기판(1)측으로부터 실리콘 웨이퍼(5)의 이온 주입층(2)을 향해 가시광을 조사하고, 어닐을 행한다.
본 명세서에 있어서, 「가시광」이란, 400~700㎚의 범위에 극대 파장을 가지는 광을 말한다. 가시광은, 코히런트(coherent) 광 또는 인코히런트(incoherent) 광의 어느 것이라도 좋다.
가시광 조사시의 접합체(6)의 온도는 첩합시의 온도보다 30℃ 내지 100℃ 고온인 것이 바람직하다.
광 조사를 고온 하에서 행하는 것이 바람직한 이유는, 본 발명의 기술적 범위에 어떤 제약을 하는 것은 아니지만, 이하와 같이 설명을 할 수 있다. 즉, 고온으로 첩합한 기판은 가열하고 충분한 결합 강도가 얻어진 후에 실온으로 되돌렸을 때에, 양쪽 기판의 팽창율의 차이 때문에 기판이 젖혀져 버린다. 이 기판에 광을 조사하면 박막 전사시에 급격하게 응력이 개방되고, 기판이 평탄한 상태로 되돌아가려고 함으로써, 전사되는 반도체 박막에 결함이 도입되는 것이나, 경우에 따라서는 기판 자체가 파손되어 버리는 일이 있는 것이 본 발명자들의 실험에 의해 판명되었기 때문이다.
광 조사를 고온 하에서 행함으로써 관련되는 기판 파손을 회피할 수가 있다.
기판을 평탄한 상태에서 광 조사를 하기 위해서는, 첩합시와 같은 온도 근처까지 가온하는 것이 바람직하다. 중요한 점은 조사시에 웨이퍼가 가열되어 있는 점에 있다.
가시광의 일례로서 레이저 광을 이용하여 어닐(anneal)을 행하는 경우, 레이저 광은 사파이어 기판(3)을 통과하여 거의 흡수되지 않기 때문에, 사파이어 기판(3)을 가열하는 일 없이 실리콘 기판(1)에 도달한다. 도달한 레이저 광은 실리콘의 첩합면 근방만(포함 : 첩합 계면), 특히 수소 이온 주입에 의해 아몰퍼스화한 부분을 선택적으로 가열하여 이온 주입 개소의 취화를 재촉한다.
또 실리콘 기판(1)의 극히 일부(첩합 계면 근방의 실리콘만)를 순간적으로 가열함으로써, 기판이 갈라지고, 냉각후의 젖혀짐도 생기지 않는다고 하는 특징을 가진다.
여기서 이용하는 레이저의 파장이지만, 실리콘에 비교적 흡수되기 쉬운 파장이고(700㎚ 이하), 또한 수소 이온 주입에 의해 아몰퍼스화한 부분을 선택적으로 가열할 수가 있도록 아몰퍼스 실리콘에 흡수되어 단결정 실리콘 부분에 흡수되기 어려운 파장인 것이 바람직하다. 적합한 파장 영역은 400㎚ 이상 700㎚ 이하 정도이고, 바람직하게는 500㎚ 이상 600㎚ 이하이다. 이 파장 영역에 합치하는 레이저로서는, Nd : YAG 레이저의 제2차 고조파(파장 λ=532㎚), YVO4 레이저의 제2차 고조파(파장 λ=532㎚) 등이 있지만, 한정되는 것은 아니다.
여기서 조심하지 않으면 안 되는 것은 레이저의 조사에 의해 이온 주입 부분(2)을 지나치게 가열하면, 부분적으로 열박리가 발생하고, 블리스터(blister)로 불리는 팽창 결함이 발생한다. 이는 첩합 SOS 기판의 사파이어 기판측으로부터 눈으로 보아 관찰된다. 이 블리스터에 의해 한번 박리가 시작되면, 첩합 SOS 기판에 응력이 국소화하여 첩합 SOS 기판의 파괴를 일으킨다. 따라서, 열박리를 발생시키지 않을 정도로 레이저를 조사하고, 이러한 후에 기계 박리를 행하는 것이 중요하다. 혹은, 레이저의 조사에 앞서, 첩합 SOS 기판의 단부, 첩합면의 근방에 기계적 충격을 주어 두고, 레이저 조사에 의한 열의 충격이 단부의 기계적 충격의 기점부로부터 첩합 SOS 기판 전체면에 걸쳐서 이온 주입 계면의 파괴를 생기게 하는 것이 중요하게 된다.
레이저의 조사 조건으로서는, 출력 50W~100W로 발진 주파수가 25mJ@3 ㎑의 것을 이용하는 경우, 면적당의 조사 에너지가, 경험상 5J/㎝2~30J/㎝2인 것이 바람직하다. 5J/㎝2 미만이면 이온 주입 계면에서의 취화가 일어나지 않을 가능성이 있고, 30J/㎝2를 넘으면 취화가 너무 강해 기판이 파손될 가능성이 있기 때문이다. 조사는 스폿(spot) 형상의 레이저 광을 웨이퍼 상에서 주사하기 때문에, 시간으로 규정하는 것은 어렵지만, 처리후의 조사 에너지가 상기의 범위에 들어가 있는 것이 바람직하다.
또 상술과 같은 레이저 어닐에 대신하여 스파이크(spike) 어닐을 포함하는 RTA(Rapid　Thermal　Anneal)를 행하는 것도 가능하다. RTA라는 것은, 할로겐 램프를 광원으로 하고, 대상인 접합체(6)를, 30℃/초~200℃/초로 하는 매우 빠른 속도로 목적 온도에 도달시키고 가열하는 것이 가능한 장치이다. 이 때의 할로겐 램프가 발하는 파장은, 흑체(黑體) 방사에 따르고, 가시광 영역에서 높은 발광 강도를 가진다. 스파이크 어닐이라는 것은, 특히 선긋기가 있는 것은 아니고, RTA 중에서도 특히 승온 속도가 빠른 것(예를 들면, 100℃/초 이상)을 말한다. 매우 빠른 속도로 승온하고, 또한 사파이어는 이 파장대에서는(방사에 따라서는) 가열되지 않기 때문에, 사파이어보다 실리콘이 먼저 따뜻해져 이온 주입 계면의 취화에 매우 적합하다. RTA의 경우는 사파이어에 충분히 열이 전해질 무렵에는 프로세스가 종료하고 있다.
또한, 상술과 같은 레이저 어닐에 대신하여 플래시(flash) 램프 어닐을 행하는 것도 가능하다. 여기서 이용하는 플래시 램프의 파장으로서는, 램프인 이상, 어느 정도의 파장 영역이 있는 것은 피할 수 없지만, 400㎚ 이상 700㎚ 이하의 파장 영역(실리콘에 효율적으로 흡수되는 파장 영역)에서 피크(peak) 강도를 가지는 것이 바람직하다. 400㎚ 미만에서는 단결정 실리콘에서도 높은 흡수 계수를 가지고, 700㎚를 넘으면 아몰퍼스 실리콘에서도 흡수 계수가 낮아져 버리기 때문이다. 적합한 파장 영역은 400㎚ 이상 700㎚ 이하 정도이다. 이 파장 영역에 합치하는 램프 광원으로서는 크세논(xenon) 램프에 의한 가열이 일반적이다. 크세논 램프의 피크 강도(700㎚ 이하에서)는 500㎚ 근방이고, 본 발명의 목적에 합치하고 있다.
또한, 크세논 램프 광을 이용하는 경우, 가시광 영역 밖의 광을 차단(cut)하는 파장 필터를 통해 조사를 행해도 좋다. 또, 단결정 실리콘에서의 흡수 계수가 높은 450㎚ 이하의 가시광을 차단하는 필터 등도 프로세스의 안정화를 위해서 유효하다. 전술의 블리스터의 발생을 억제하기 위해서는 본 크세논 램프 광으로 첩합 SOS 기판 전체면의 일괄 조사를 행하는 것이 바람직하다. 일괄 조사에 의해, 첩합 SOS 기판의 응력 국소화를 방지하여 첩합 SOS 기판의 파괴를 방지하는 것이 용이하게 된다. 따라서, 열박리를 발생시키지 않을 정도로 크세논 램프 광을 조사하고, 이러한 후에 기계 박리를 행하는 것이 중요하다. 혹은, 크세논 램프 광의 조사에 앞서, 기계적 충격을 첩합 SOS 기판의 단부, 첩합 계면(9)의 근방에 주어 두고, 크세논 램프 광 조사에 의한 열의 충격이 단부의 기계적 충격의 기점부로부터 첩합 SOS 기판 전체면에 걸쳐서 이온 주입 계면에 파괴를 생기게 하는 것이 중요하게 된다.
레이저 광 조사, RTA 또는 플래시 램프 조사후에, 실리콘 박막의 사파이어 기판에의 전사를 확인할 수 없는 경우는, 이온 주입층의 계면에 기계적 충격을 줌으로써 이 계면을 따라 박리를 행하고, 단결정 실리콘 박막을 사파이어 기판에 전사하는 박막 전사를 행한다.
이온 주입층의 계면에 기계적 충격을 주기 위해서는, 예를 들면 가스나 액체 등의 유체의 제트를 접합한 웨이퍼의 측면으로부터 연속적 또는 단속적으로 내뿜으면 좋지만, 충격에 의해 기계적 박리가 생기는 방법이면 특히 한정은 되지 않는다.
상기 박리 공정에 의해, 사파이어 기판(3) 상에 단결정 실리콘 박막(4)이 형성된 본 발명의 SOS 기판(8)이 얻어진다.
상기 박리 직후의 단결정 실리콘 박막의 표면에는, 150㎚ 정도의 손상층이 잔존하므로, CMP 연마를 행하는 것이 바람직하다. 손상층 모두를 연마로 없애는 것은 막 두께 불균일을 증대시키게 되므로, 실제의 프로세스에서는, 대부분을 화학적인 에칭 방법으로 제거하고, 이러한 후에 연마로 표면을 경면화한다고 하는 방법이 합리적이다.
상기 화학적인 에칭에 이용하는 에칭 용액으로서는, 암모니아과수, 암모니아, KOH, NaOH, CsOH, TMAH, EDP 및 히드라진으로 이루어지는 군으로부터 선택되는 1종 또는 2종 이상의 조합인 것이 바람직하다. 일반적으로 유기 용제는 알칼리 용액을 비교하면 에칭 속도가 늦기 때문에 정확한 에칭량 제어가 필요한 때는 적합하다.
CMP 연마는, 표면을 경면화하기 위해서 행하므로, 통상은 30㎚ 이상의 연마를 행하는 것이 일반적이다.
상기 CMP 연마 및 경면 마무리 연마의 후, RCA 세정이나 스핀 세정 등의 웨트 프로세스에 의한 세정, 및/또는 UV/오존 세정이나 HF증기 세정 등의 드라이 프로세스에 의한 세정을 행하여도 좋다.
<실시예 1>
미리 산화막을 200㎚ 성장시킨 직경 150㎜의 실리콘 기판(두께 625㎛)에 37keV, 도우즈량 6.0×1016원자/㎝2로 수소 이온을 주입하고, 사파이어 기판 쌍방의 표면에 이온 빔 활성화 처리를 행하고 150℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에, 첩합 웨이퍼를 200℃로 가열하고, 사파이어 기판측으로부터 파장 532㎚의 녹색(green) 레이저를 조사하였다. 이 때의 레이저 조건은, 20J/㎝2이다. 기판 전체면을 조사한 후에, 첩합 계면에 기계적 충격을 가하고 박리를 행함으로써, 실리콘 박막을 사파이어에 전사하였다. 기판 전체면에의 실리콘 박막의 전사를 확인할 수 있었다. 이 기판의 실리콘층을 CMP 연마로 두께를 50㎚로 하고, 기판 중심부 및 외주부에 대해 세코 결함 검출법·선택 에치법(etch method)으로 결함수를 계수하였더니, 5×103개/㎝2로부터 7×103개/㎝2 정도였다. 이 방법으로 제작한 첩합 SOS(연마전)의 외관 사진을 도 2에 나타낸다. 또 박리·전사는 이온 주입 계면에서 규정되기 때문에, 전사후의 막 두께 불균일은 억제되어 5㎚ 이하였다. 경면 마무리(CMP)한 후의 막 두께 불균일은 20㎚ 이하였다.
<실시예 2>
미리 산화막을 200㎚ 성장시킨 직경 150㎜의 실리콘 기판(두께 625㎛)에 37keV, 도우즈량 6.0×1016원자/㎝2로 수소 이온을 주입하고, 사파이어 기판 쌍방의 표면에 플라스마 활성화 처리를 행하여 200℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에, 250℃에서 사파이어 기판측으로부터 크세논 플래시 램프를 조사하였다. 기판 전체면을 조사한 후에, 첩합 계면에 기계적 충격을 가하고 박리를 행함으로써, 실리콘 박막을 사파이어에 전사하였다. 기판 전체면에의 실리콘 박막의 전사를 확인할 수 있었다. 이 기판의 실리콘층을 CMP 연마하고, 두께를 50㎚로 하고, 기판 중심부 및 외주부에 대해 세코 결함 검출법·선택 에치법(etch method)으로 결함수를 계수하였더니, 6×103개/㎝2로부터 9×103개/㎝2 정도였다. 실시예 1의 결과와 아울러, 결함 밀도를 집계한 것을 표 1 및 도 3에 나타낸다.
Figure 112011089907852-pct00001
또, 전체 표본에 대해서, 박리·전사는 이온 주입 계면에서 규정되므로, 전사후의 막 두께 불균일은 억제되어 5㎚ 이하였다. 경면 마무리(CMP)한 후의 막 두께 불균일은 20㎚ 이하였다.
<실시예 3>
미리 산화막을 200㎚ 성장시킨 직경 150㎜의 실리콘 기판(두께 625㎛)에 37keV, 도우즈량 6.0×1016원자/㎝2로 수소 이온을 주입하고, 사파이어 기판 쌍방의 표면에 UV 오존 활성화 처리를 행하고 100℃에서 첩합하였다. 기판을 225℃에서 24시간 열처리를 행하여 가접합을 한 후에, 175℃에서 사파이어 기판측으로부터 크세논 플래시 램프를 조사하였다. 기판 전체면을 조사한 후에, 첩합 계면에 기계적 충격을 가하고 박리를 행함으로써, 실리콘 박막을 사파이어에 전사하였다. 이 기판의 첩합 계면 근방의 단면 TEM(투과형 전자현미경 사진을 중심, 외주의 2개소에서 촬영하였다. TEM 레벨의 좁은 시야에서는 결함은 전혀 관찰되지 않았다. 이 사진을 도 4에 나타낸다. 또 박리·전사는 이온 주입 계면에서 규정되기 때문에, 전사후의 막 두께 불균일은 억제되어 5㎚ 이하였다. 경면 마무리(CMP)한 후의 막 두께 불균일은 20㎚ 이하였다.
1　반도체 기판 2　이온 주입층
3　사파이어 기판 4　박막층
5　실리콘 웨이퍼 6　접합체
7　실리콘 산화막
8　첩합 SOS 기판 9　첩합 계면

Claims (18)

  1. 사파이어 기판의 표면에 반도체 박막을 구비한 첩합 SOS 기판의 제조 방법으로서,
    상기 사파이어 기판과 반도체 기판을 제공하는 공정과,
    상기 반도체 기판의 표면으로부터 이온을 주입하여 이온 주입층을 형성하는 공정과,
    상기 사파이어 기판의 상기 표면, 및 상기 이온을 주입한 반도체 기판의 상기 표면의 적어도 일방의 면에 표면 활성화 처리를 행하는 공정과,
    상기 반도체 기판의 상기 표면과 상기 사파이어 기판의 상기 표면을 50℃ 이상 350℃ 이하에서 첩합하는 공정과,
    상기 첩합한 기판에, 최고 온도로서 200℃ 이상 350℃ 이하의 열처리를 가하고 접합체를 얻는 공정과,
    상기 접합체를 상기 첩합 온도보다 고온 상태에 설치하고, 사파이어 기판측 또는 반도체 기판측으로부터 상기 반도체 기판의 이온 주입층을 향해 가시광을 조사하여 상기 이온 주입층의 계면을 취화하고, 상기 반도체 박막을 전사하는 공정과,
    상기 반도체 박막의 화학 에칭 및/또는 연마를 행하는 공정을 포함하며,
    상기 가시광 조사시의 상기 접합체의 온도가 첩합시의 온도보다 30℃ 내지 100℃ 고온이고,
    상기 반도체 기판이 단결정 실리콘 기판 혹은 산화막을 성장시킨 실리콘 기판이며,
    상기 SOS 기판이 사파이어 기판 상에 두께가 100㎚ 이하인 단결정 실리콘 박막을 구비하는 첩합 SOS 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 표면 활성화 처리가, 오존수 처리, UV 오존 처리, 이온 빔 처리, 플라스마 처리의 어느 하나, 또는 이들의 2종 이상의 조합으로 행해지는 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 가시광 조사의 후, 이온 주입층의 계면에 기계적 충격을 가하고 이 계면을 따라 첩합한 기판을 박리하는 공정을 포함하는 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 가시광 조사에 앞서, 상기 접합체의 종단부의 첩합 계면 근방에 기계적 충격을 가하는 공정을 포함하는 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 가시광이 레이저 광인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 가시광이 스파이크 어닐을 포함하는 RTA(Rapid　Thermal　Anneal)인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 가시광이 플래시 램프 광인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 주입 이온이 수소 원자 이온(H＋)이고, 도우즈량이 1×1016원자/㎝2 이상 1×1017원자/㎝2 이하인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 주입 이온이 수소 분자 이온(H2 ＋)이고, 도우즈량이 5×1015원자/㎝2 이상 5×1016원자/㎝2 이하인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  10. 제1항에 있어서,
    Secco(세코) 결함 검출법 및 선택 에칭 결함 검출법에 의해 측정되는 단결정 실리콘 박막 표면의 결함 밀도가 104개/㎝2 이하인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 단결정 실리콘 박막과 상기 사파이어 기판의 사이에 실리콘 산화막을 구비하고, 상기 단결정 실리콘 박막 표면의 결함 밀도가 104개/㎝2 이하인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 단결정 실리콘 박막과 상기 사파이어 기판의 사이에 실리콘 산화막이 끼어 있는 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
  13. 제10항 또는 제11항에 있어서,
    상기 단결정 실리콘 박막의 두께 불균일이 20㎚ 이하인 것을 특징으로 하는 첩합 SOS 기판의 제조 방법.
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